JPH0846140A - 集積回路およびその製造方法 - Google Patents
集積回路およびその製造方法Info
- Publication number
- JPH0846140A JPH0846140A JP6176389A JP17638994A JPH0846140A JP H0846140 A JPH0846140 A JP H0846140A JP 6176389 A JP6176389 A JP 6176389A JP 17638994 A JP17638994 A JP 17638994A JP H0846140 A JPH0846140 A JP H0846140A
- Authority
- JP
- Japan
- Prior art keywords
- lower electrode
- forming
- film
- wiring
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】製造工程が簡易でしかも耐電圧特性に優れたキ
ャパシタを有する集積回路およびその製造方法を提供す
る。 【構成】ＧａＡｓ基板１上にｎ型層２を形成し、次で全
面にＳｉＯ2 膜３を形成したのちパターニングし、ｎ型
層２の両端部上を含む領域に開口部を形成し、次でこの
開口部内に下部電極５と配線４を形成する。次に全面に
誘電体膜６を形成したのち、下部電極５を覆うと共に端
部が下部電極５と配線４間のＳｉＯ2 膜３の中央部上に
位置する上部電極７を形成する。
ャパシタを有する集積回路およびその製造方法を提供す
る。 【構成】ＧａＡｓ基板１上にｎ型層２を形成し、次で全
面にＳｉＯ2 膜３を形成したのちパターニングし、ｎ型
層２の両端部上を含む領域に開口部を形成し、次でこの
開口部内に下部電極５と配線４を形成する。次に全面に
誘電体膜６を形成したのち、下部電極５を覆うと共に端
部が下部電極５と配線４間のＳｉＯ2 膜３の中央部上に
位置する上部電極７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は高周波帯で用いる集積回
路およびその製造方法に関し、特にＭＩＭ（電極−絶縁
膜−電極）構造を有するキャパシタおよびその製造方法
に関する。
路およびその製造方法に関し、特にＭＩＭ（電極−絶縁
膜−電極）構造を有するキャパシタおよびその製造方法
に関する。
【０００２】
【従来の技術】高周波帯で使用される集積回路内の従来
のＭＩＭキャパシタは、図４の断面図に示す様に、Ｇａ
Ａｓ基板１の上に絶縁膜１３とＭＩＭキャパシタの下部
電極５Ａおよび配線４Ａとが設けられている。さらにそ
の上に誘電体膜６Ａが設けられ、その上に下部電極５Ａ
と部分的に重なりあう上部電極７Ａが設けられた構造と
なっている。上部電極７Ａは、伝送損失の低減のため、
メッキ等により数μｍ程度の厚さとなっている。この上
部電極７Ａのパターン形成は、イオンミリング等のドラ
イエッチング金属加工によって行われるが、この際に上
部電極７Ａの周辺に沿って誘電体膜６Ａが薄く掘られ、
溝８Ｂが形成される。この溝８Ｂには、イオンミリング
等のくずがたまったり、この溝８Ｂの下の誘電体膜６Ａ
の深い部分まで欠陥が導入されることも多い。このため
溝８Ｂの部分に電流のリークパスが生じやすく十分な耐
電圧特性が得られないという欠点があった。この欠点は
上部電極が下部電極より小さい場合は特に目立つ。上部
電極７Ａを下部電極５Ａよりも面積を大きくして全体を
覆うことによりイオンミリング等による溝が形成される
部分を配線４Ａ上の部分だけにした場合においても前述
の理由により耐電圧特性が低下し、問題は解決しない。
のＭＩＭキャパシタは、図４の断面図に示す様に、Ｇａ
Ａｓ基板１の上に絶縁膜１３とＭＩＭキャパシタの下部
電極５Ａおよび配線４Ａとが設けられている。さらにそ
の上に誘電体膜６Ａが設けられ、その上に下部電極５Ａ
と部分的に重なりあう上部電極７Ａが設けられた構造と
なっている。上部電極７Ａは、伝送損失の低減のため、
メッキ等により数μｍ程度の厚さとなっている。この上
部電極７Ａのパターン形成は、イオンミリング等のドラ
イエッチング金属加工によって行われるが、この際に上
部電極７Ａの周辺に沿って誘電体膜６Ａが薄く掘られ、
溝８Ｂが形成される。この溝８Ｂには、イオンミリング
等のくずがたまったり、この溝８Ｂの下の誘電体膜６Ａ
の深い部分まで欠陥が導入されることも多い。このため
溝８Ｂの部分に電流のリークパスが生じやすく十分な耐
電圧特性が得られないという欠点があった。この欠点は
上部電極が下部電極より小さい場合は特に目立つ。上部
電極７Ａを下部電極５Ａよりも面積を大きくして全体を
覆うことによりイオンミリング等による溝が形成される
部分を配線４Ａ上の部分だけにした場合においても前述
の理由により耐電圧特性が低下し、問題は解決しない。
【０００３】この対策として、例えば特開平２−３０１
７５７号公報に配線と下部電極とを積層して形成し、溝
の形成される誘電体膜の下に絶縁膜を形成する方法が示
されている。以下図５（ａ），（ｂ）の平面図とＢ−Ｂ
線断面図を用いて説明する。
７５７号公報に配線と下部電極とを積層して形成し、溝
の形成される誘電体膜の下に絶縁膜を形成する方法が示
されている。以下図５（ａ），（ｂ）の平面図とＢ−Ｂ
線断面図を用いて説明する。
【０００４】ＧａＡｓ基板１の上に第１絶縁膜１３Ａを
介して配線１４を設け、その上に配線１４の一部を露出
した第２絶縁膜１３Ｂを設ける。その開口部に下部電極
５Ｂを設け、その上に誘電体膜６Ｂを介して上部電極７
Ｂを設けるものである。この改良型のキャパシタでは上
部電極７Ｂをパターニングする時、溝８Ｃが形成される
が、その下に第２絶縁膜１３Ｂがある為、耐電圧特性が
低下することはなくなる。
介して配線１４を設け、その上に配線１４の一部を露出
した第２絶縁膜１３Ｂを設ける。その開口部に下部電極
５Ｂを設け、その上に誘電体膜６Ｂを介して上部電極７
Ｂを設けるものである。この改良型のキャパシタでは上
部電極７Ｂをパターニングする時、溝８Ｃが形成される
が、その下に第２絶縁膜１３Ｂがある為、耐電圧特性が
低下することはなくなる。
【０００５】
【発明が解決しようとする課題】上述した従来のＭＩＭ
キャパシタは、上部電極形成時の溝の部分にリークパス
が生じやすく、耐電圧特性が低下するという問題があっ
た。また図５に示した従来例は、耐電圧特性は優れてい
るが、構造が複雑で多くの工程を必要とすると共に、多
層構造のため集積回路内の段差が大きくなるといった欠
点があった。
キャパシタは、上部電極形成時の溝の部分にリークパス
が生じやすく、耐電圧特性が低下するという問題があっ
た。また図５に示した従来例は、耐電圧特性は優れてい
るが、構造が複雑で多くの工程を必要とすると共に、多
層構造のため集積回路内の段差が大きくなるといった欠
点があった。
【０００６】本発明の目的は、製造工程が簡易で、しか
も耐電圧特性に優れたキャパシタを有する集積回路およ
びその製造方法を提供することにある。
も耐電圧特性に優れたキャパシタを有する集積回路およ
びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】第１の発明の集積回路
は、半絶縁性半導体基板の表面に形成された伝導層と、
この伝導層上を含む全面に形成された絶縁膜と、前記伝
導層の両端部上を含む領域の前記基板上の前記絶縁膜に
形成された開口部と、この開口部内にそれぞれ設けられ
前記伝導層の一端の上部に接続された下部電極と他端の
上部に接続された配線と、少くとも前記下部電極と前記
伝導層上を覆って設けられた誘電体膜と、この誘電体膜
上に設けられ前記下部電極上を覆うと共に端部が前記下
部電極と前記配線間の前記絶縁膜の中央部上に位置する
ように設けられた上部電極とを含むことを特徴とするも
のである。
は、半絶縁性半導体基板の表面に形成された伝導層と、
この伝導層上を含む全面に形成された絶縁膜と、前記伝
導層の両端部上を含む領域の前記基板上の前記絶縁膜に
形成された開口部と、この開口部内にそれぞれ設けられ
前記伝導層の一端の上部に接続された下部電極と他端の
上部に接続された配線と、少くとも前記下部電極と前記
伝導層上を覆って設けられた誘電体膜と、この誘電体膜
上に設けられ前記下部電極上を覆うと共に端部が前記下
部電極と前記配線間の前記絶縁膜の中央部上に位置する
ように設けられた上部電極とを含むことを特徴とするも
のである。
【０００８】第２の発明の集積回路の製造方法は、半絶
縁性半導体基板表面に不純物を導入し選択的に伝導層を
形成する工程と、この伝導層を含む全面に絶縁膜を形成
したのちパターニングし前記伝導層の両端部上を含む領
域の前記基板上にそれぞれ開口部を形成する工程と、全
面に金属膜を形成したのちパターニングし前記開口部内
に前記伝導層の一端の上部に接続する下部電極と他端の
上部に接続する配線とを形成する工程と、少くとも前記
下部電極と前記伝導層上を覆う誘電体膜を形成する工程
と、全面に金属膜を設けたのちパターニングし前記下部
電極上を覆うと共に端部が前記下部電極と前記配線間の
前記絶縁膜の中央部上に位置するように設けられた上部
電極とを含むことを特徴とするものである。
縁性半導体基板表面に不純物を導入し選択的に伝導層を
形成する工程と、この伝導層を含む全面に絶縁膜を形成
したのちパターニングし前記伝導層の両端部上を含む領
域の前記基板上にそれぞれ開口部を形成する工程と、全
面に金属膜を形成したのちパターニングし前記開口部内
に前記伝導層の一端の上部に接続する下部電極と他端の
上部に接続する配線とを形成する工程と、少くとも前記
下部電極と前記伝導層上を覆う誘電体膜を形成する工程
と、全面に金属膜を設けたのちパターニングし前記下部
電極上を覆うと共に端部が前記下部電極と前記配線間の
前記絶縁膜の中央部上に位置するように設けられた上部
電極とを含むことを特徴とするものである。
【０００９】第３の発明の集積回路の製造方法は、半絶
縁性半導体基板上に伝導性エピタキシャル層を形成する
工程と、前記伝導性エピタキシャル層を選択的に残し他
の部分を高抵抗化する工程と、残された伝導性エピタキ
シャル層を含む全面に絶縁膜を形成したのちパターニン
グし前記伝導性エピタキシャル層の両端部上を含む領域
の前記基板上に開口部を形成する工程と、全面に金属膜
を形成したのちパターニングし前記開口部内に前記伝導
性エピタキシャル層の一端の上部に接続する下部電極と
他端の上部に接続する配線とを形成する工程と、少くと
も前記下部電極と前記伝導性エピタキシャル層上を覆う
誘電体膜を形成する工程と、全面に金属膜を設けたのち
パターニングし前記下部電極上を覆うと共に端部が前記
下部電極と前記配線間の前記絶縁膜の中央部上に位置す
るように設けられた上部電極とを含むことを特徴とする
ものである。
縁性半導体基板上に伝導性エピタキシャル層を形成する
工程と、前記伝導性エピタキシャル層を選択的に残し他
の部分を高抵抗化する工程と、残された伝導性エピタキ
シャル層を含む全面に絶縁膜を形成したのちパターニン
グし前記伝導性エピタキシャル層の両端部上を含む領域
の前記基板上に開口部を形成する工程と、全面に金属膜
を形成したのちパターニングし前記開口部内に前記伝導
性エピタキシャル層の一端の上部に接続する下部電極と
他端の上部に接続する配線とを形成する工程と、少くと
も前記下部電極と前記伝導性エピタキシャル層上を覆う
誘電体膜を形成する工程と、全面に金属膜を設けたのち
パターニングし前記下部電極上を覆うと共に端部が前記
下部電極と前記配線間の前記絶縁膜の中央部上に位置す
るように設けられた上部電極とを含むことを特徴とする
ものである。
【００１０】
【作用】本発明においては、ＭＩＭキャパシタの下部電
極と配線との接続を伝導性半導体層で行ない、上部電極
と伝導性半導体層を絶縁膜と誘電体膜の２層の膜で隔て
ることにより、イオンミリング等による溝の影響をほと
んどなくし、良好な耐電圧特性を得ることができる。さ
らに本発明の構造は従来例と比べて簡単であるため、製
造工程が簡易となり、集積回路内の段差も小さくするこ
とができる。
極と配線との接続を伝導性半導体層で行ない、上部電極
と伝導性半導体層を絶縁膜と誘電体膜の２層の膜で隔て
ることにより、イオンミリング等による溝の影響をほと
んどなくし、良好な耐電圧特性を得ることができる。さ
らに本発明の構造は従来例と比べて簡単であるため、製
造工程が簡易となり、集積回路内の段差も小さくするこ
とができる。
【００１１】
【実施例】次に本発明の実施例を図面を参照して説明す
る。図１（ａ），（ｂ）は本発明の第１の実施例のＭＩ
Ｍキャパシタの平面図およびＡ−Ａ線断面図である。
る。図１（ａ），（ｂ）は本発明の第１の実施例のＭＩ
Ｍキャパシタの平面図およびＡ−Ａ線断面図である。
【００１２】図１（ａ），（ｂ）においてＭＩＭキャパ
シタは、ＧａＡｓ基板１表面上の一部に不純物のドーピ
ングによるｎ型層２を有し、そのｎ型層２の両端部上に
下部電極５と下部電極用の配線４とを有し、その他のＧ
ａＡｓ基板１の表面を絶縁膜としてのＳｉＯ2 膜３で覆
い、さらに下部電極５およびＳｉＯ2 膜３の上に誘電体
膜６を有し、その誘電体膜６上に下部電極５を完全に覆
いしかも下部電極用配線４にはかからない位置に、すな
わち、下部電極５と配線４との間のＳｉＯ2 膜３の中央
部上に端部がくるように上部電極７を設けた構造をもっ
ている。この構造のＭＩＭキャパシタにおいては、上部
電極７のパターニングの際に溝８が形成されても、上部
電極７と配線４の引出線であるｎ型層２とを隔てる絶縁
膜が２層であるため、従来のものと比べて優れた耐電圧
特性が得られる。図１ではｎ型層２が下部電極５よりも
狭い形状をしているが、ｎ型層２が下部電極５からはみ
出した構造であっても同様の効果が得られる。
シタは、ＧａＡｓ基板１表面上の一部に不純物のドーピ
ングによるｎ型層２を有し、そのｎ型層２の両端部上に
下部電極５と下部電極用の配線４とを有し、その他のＧ
ａＡｓ基板１の表面を絶縁膜としてのＳｉＯ2 膜３で覆
い、さらに下部電極５およびＳｉＯ2 膜３の上に誘電体
膜６を有し、その誘電体膜６上に下部電極５を完全に覆
いしかも下部電極用配線４にはかからない位置に、すな
わち、下部電極５と配線４との間のＳｉＯ2 膜３の中央
部上に端部がくるように上部電極７を設けた構造をもっ
ている。この構造のＭＩＭキャパシタにおいては、上部
電極７のパターニングの際に溝８が形成されても、上部
電極７と配線４の引出線であるｎ型層２とを隔てる絶縁
膜が２層であるため、従来のものと比べて優れた耐電圧
特性が得られる。図１ではｎ型層２が下部電極５よりも
狭い形状をしているが、ｎ型層２が下部電極５からはみ
出した構造であっても同様の効果が得られる。
【００１３】図２（ａ）〜（ｃ）は本発明の第２の実施
例の製造方法を説明するための半導体チップの断面図で
ある。以下図１を併用して説明する。まず図２（ａ）に
示すように、ＧａＡｓ基板１上に開口部が形成されたフ
ォトレジスト膜９をマスクとして２ｘ１０13ｃｍ-2のシ
リコン（Ｓｉ+ ）を７０ｋｅＶにてイオン注入し、さら
にその後ＳｉＯ2 を保護膜として８００℃、２０分の熱
処理を行い、電子濃度約１．２ｘ１０13ｃｍ-3の矩形の
ｎ型層２を形成する。
例の製造方法を説明するための半導体チップの断面図で
ある。以下図１を併用して説明する。まず図２（ａ）に
示すように、ＧａＡｓ基板１上に開口部が形成されたフ
ォトレジスト膜９をマスクとして２ｘ１０13ｃｍ-2のシ
リコン（Ｓｉ+ ）を７０ｋｅＶにてイオン注入し、さら
にその後ＳｉＯ2 を保護膜として８００℃、２０分の熱
処理を行い、電子濃度約１．２ｘ１０13ｃｍ-3の矩形の
ｎ型層２を形成する。
【００１４】次に図２（ｂ）に示すように、絶縁膜層と
して２００ｎｍ厚のＳｉＯ2 膜３をＣＶＤ法により成膜
したのちパターニングし、ｎ型層２の両端部上を含む領
域に開口部１０Ａ，１０Ｂを形成する。
して２００ｎｍ厚のＳｉＯ2 膜３をＣＶＤ法により成膜
したのちパターニングし、ｎ型層２の両端部上を含む領
域に開口部１０Ａ，１０Ｂを形成する。
【００１５】次に図２（ｃ）に示すように、全面にＡｕ
Ｇｅ・Ｎｉ・Ａｕを蒸着して開口部１０Ａ，１０Ｂを埋
めたのちリフトオフすることにより、これら開口部内に
下部電極５および配線４を形成する。下部電極５のサイ
ズは７５μｍｘ５５μｍである。次でその上に誘電体膜
層６としてＳｉＮx 膜をＣＶＤ法により１００ｎｍ成膜
する。その後全面にめっき用のＴｉ・Ａｕ膜をスパッタ
法で形成し、上部電極用マスクをほどこした後にめっき
により３μｍ程度のＡｕ膜を被着する。
Ｇｅ・Ｎｉ・Ａｕを蒸着して開口部１０Ａ，１０Ｂを埋
めたのちリフトオフすることにより、これら開口部内に
下部電極５および配線４を形成する。下部電極５のサイ
ズは７５μｍｘ５５μｍである。次でその上に誘電体膜
層６としてＳｉＮx 膜をＣＶＤ法により１００ｎｍ成膜
する。その後全面にめっき用のＴｉ・Ａｕ膜をスパッタ
法で形成し、上部電極用マスクをほどこした後にめっき
により３μｍ程度のＡｕ膜を被着する。
【００１６】以下図１（ａ），（ｂ）に示したように、
Ｔｉ・Ａｕ膜及びＡｕ膜をイオンミリング等によってパ
ターニングして下部電極５を覆う上部電極７を形成し、
３ｐＦの容量を持つＭＩＭキャパシタを作成する。この
工程により、第１の実施例で示した構造をもつＭＩＭキ
ャパシタが製造できる。
Ｔｉ・Ａｕ膜及びＡｕ膜をイオンミリング等によってパ
ターニングして下部電極５を覆う上部電極７を形成し、
３ｐＦの容量を持つＭＩＭキャパシタを作成する。この
工程により、第１の実施例で示した構造をもつＭＩＭキ
ャパシタが製造できる。
【００１７】この構造のＭＩＭキャパシタにおいては、
上部電極７と配線４の引出線であるｎ型層を隔てる絶縁
膜が２層であるため、従来のキャパシタが１０Ｖ程度の
耐電圧であるのに対し、３０Ｖ以上の優れた耐電圧特性
が得られる。
上部電極７と配線４の引出線であるｎ型層を隔てる絶縁
膜が２層であるため、従来のキャパシタが１０Ｖ程度の
耐電圧であるのに対し、３０Ｖ以上の優れた耐電圧特性
が得られる。
【００１８】図３（ａ）〜（ｃ）は本発明の第３の実施
例の製造方法を説明するための半導体チップの断面図で
ある。まず図３（ａ）に示すように、電子濃度３ｘ１０
18ｃｍ-3で０．０５〜０．１μｍ厚のｎ型エピタキシャ
ル層をＧａＡｓ基板１上に形成したのち、フォトレジス
ト膜９Ａをマスクとして矩形のｎ型エピタキシャル層１
２を残すように他の部分にボロンをイオン注入して高抵
抗化を行う。
例の製造方法を説明するための半導体チップの断面図で
ある。まず図３（ａ）に示すように、電子濃度３ｘ１０
18ｃｍ-3で０．０５〜０．１μｍ厚のｎ型エピタキシャ
ル層をＧａＡｓ基板１上に形成したのち、フォトレジス
ト膜９Ａをマスクとして矩形のｎ型エピタキシャル層１
２を残すように他の部分にボロンをイオン注入して高抵
抗化を行う。
【００１９】次に図３（ｂ）に示すように、第２の実施
例と同様に絶縁膜として２００ｎｍ厚のＳｉＯ2 膜３を
ＣＶＤ法により成膜したのちパターニングし、ｎ型エピ
タキシャル層１２の両端部上を含む領域にそれぞれ開口
部を形成する。次で全面にＡｕＧｅ・Ｎｉ・Ａｕを蒸着
して開口部を埋めたのち、リフトオフすることにより下
部電極５および配線４を形成する。下部電極５のサイズ
は７５μｍｘ５５μｍである。
例と同様に絶縁膜として２００ｎｍ厚のＳｉＯ2 膜３を
ＣＶＤ法により成膜したのちパターニングし、ｎ型エピ
タキシャル層１２の両端部上を含む領域にそれぞれ開口
部を形成する。次で全面にＡｕＧｅ・Ｎｉ・Ａｕを蒸着
して開口部を埋めたのち、リフトオフすることにより下
部電極５および配線４を形成する。下部電極５のサイズ
は７５μｍｘ５５μｍである。
【００２０】次に図３（ｃ）に示すように、全面に誘電
体膜６としてＳｉＮx 膜をＣＶＤ法により１００ｎｍ成
膜する。その後めっき用のＴｉ・Ａｕ膜をスパッタ法で
形成し、上部電極用マスクをほどこした後にめっきによ
り厚さ３μｍ程度のＡｕ膜を被着する。次でＴｉ・Ａｕ
膜及びＡｕ膜をイオンミリング等によってパターニング
して下部電極５を覆う上部電極７を形成することによ
り、３ｐＦの容量を持つＭＩＭキャパシタを作成する。
この工程により、第１の実施例で示したのと同様の構造
をもつＭＩＭキャパシタが製造できる。
体膜６としてＳｉＮx 膜をＣＶＤ法により１００ｎｍ成
膜する。その後めっき用のＴｉ・Ａｕ膜をスパッタ法で
形成し、上部電極用マスクをほどこした後にめっきによ
り厚さ３μｍ程度のＡｕ膜を被着する。次でＴｉ・Ａｕ
膜及びＡｕ膜をイオンミリング等によってパターニング
して下部電極５を覆う上部電極７を形成することによ
り、３ｐＦの容量を持つＭＩＭキャパシタを作成する。
この工程により、第１の実施例で示したのと同様の構造
をもつＭＩＭキャパシタが製造できる。
【００２１】この構造のＭＩＭキャパシタにおいては、
上部電極７と配線の引出線であるｎ型エピタキシャル層
１２を隔てる絶縁膜が２層であるため、従来のキャパシ
タが１０Ｖ程度の耐電圧であるのに対し、３０Ｖ以上の
優れた耐電圧特性が得られる。特に第３の実施例では、
高周波特性に優れたヘテロジャンクション（ＨＪ）ＦＥ
Ｔと同一の基板にＭＩＭキャパシタを形成できる利点が
ある。
上部電極７と配線の引出線であるｎ型エピタキシャル層
１２を隔てる絶縁膜が２層であるため、従来のキャパシ
タが１０Ｖ程度の耐電圧であるのに対し、３０Ｖ以上の
優れた耐電圧特性が得られる。特に第３の実施例では、
高周波特性に優れたヘテロジャンクション（ＨＪ）ＦＥ
Ｔと同一の基板にＭＩＭキャパシタを形成できる利点が
ある。
【００２２】尚、上記各実施例では半導体基板としてＧ
ａＡｓを用いた例を示したが、高周波特性の優れたデバ
イスが作成できるＩｎＰ等の半導体基板を用いてもよ
い。又伝導層としてｎ型層を用いたがドーパントとして
ＢｅやＣを含むｐ型層を用いることができる。
ａＡｓを用いた例を示したが、高周波特性の優れたデバ
イスが作成できるＩｎＰ等の半導体基板を用いてもよ
い。又伝導層としてｎ型層を用いたがドーパントとして
ＢｅやＣを含むｐ型層を用いることができる。
【００２３】
【発明の効果】以上説明したように本発明によれば、半
絶縁性半導体基板上に引出し線としての伝導層を設け、
この伝導層の両端部上を含む領域に絶縁膜で分離された
下部電極と配線とを形成し、誘電体膜を介して形成した
上部電極の端部を、下部電極と配線間の絶縁膜の中央部
上に位置するように形成することにより、上部電極の形
成時に誘電体膜に形成される溝が絶縁膜上に位置する
為、製造工程を複雑にすることなく、耐電圧特性に優れ
たキャパシタを有する集積回路が得られる。
絶縁性半導体基板上に引出し線としての伝導層を設け、
この伝導層の両端部上を含む領域に絶縁膜で分離された
下部電極と配線とを形成し、誘電体膜を介して形成した
上部電極の端部を、下部電極と配線間の絶縁膜の中央部
上に位置するように形成することにより、上部電極の形
成時に誘電体膜に形成される溝が絶縁膜上に位置する
為、製造工程を複雑にすることなく、耐電圧特性に優れ
たキャパシタを有する集積回路が得られる。
【図１】本発明の第１の実施例の平面図及びＡ−Ａ線断
面図。
面図。
【図２】本発明の第２の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図３】本発明の第３の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図４】従来の集積回路の一例の断面図。
【図５】従来の他の集積回路の平面図及びＢ−Ｂ線断面
図。
図。
１ ＧａＡｓ基板 ２ ｎ型層 ３ ＳｉＯ2 膜 ４，４Ａ 配線 ５，５Ａ，５Ｂ 下部電極 ６，６Ａ，６Ｂ 誘電体膜 ７，７Ａ，７Ｂ 上部電極 ８，８Ａ，８Ｂ，８Ｃ 溝 ９，９Ａ フォトレジスト膜 １０ Ｓｉ+ １１ Ｂ+ １２ ｎ型エピタキシャル層 １３，１３Ａ，１３Ｂ 絶縁膜 １４ 配線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (3)
- 【請求項１】 半絶縁性半導体基板の表面に形成された
伝導層と、この伝導層上を含む全面に形成された絶縁膜
と、前記伝導層の両端部上を含む領域の前記基板上の前
記絶縁膜に形成された開口部と、この開口部内にそれぞ
れ設けられ前記伝導層の一端の上部に接続された下部電
極と他端の上部に接続された配線と、少くとも前記下部
電極と前記伝導層上を覆って設けられた誘電体膜と、こ
の誘電体膜上に設けられ前記下部電極上を覆うと共に端
部が前記下部電極と前記配線間の前記絶縁膜の中央部上
に位置するように設けられた上部電極とを含むことを特
徴とする集積回路。 - 【請求項２】 半絶縁性半導体基板表面に不純物を導入
し選択的に伝導層を形成する工程と、この伝導層を含む
全面に絶縁膜を形成したのちパターニングし前記伝導層
の両端部上を含む領域の前記基板上にそれぞれ開口部を
形成する工程と、全面に金属膜を形成したのちパターニ
ングし前記開口部内に前記伝導層の一端の上部に接続す
る下部電極と他端の上部に接続する配線とを形成する工
程と、少くとも前記下部電極と前記伝導層上を覆う誘電
体膜を形成する工程と、全面に金属膜を設けたのちパタ
ーニングし前記下部電極上を覆うと共に端部が前記下部
電極と前記配線間の前記絶縁膜の中央部上に位置するよ
うに設けられた上部電極とを含むことを特徴とする集積
回路の製造方法。 - 【請求項３】 半絶縁性半導体基板上に伝導性エピタキ
シャル層を形成する工程と、前記伝導性エピタキシャル
層を選択的に残し他の部分を高抵抗化する工程と、残さ
れた伝導性エピタキシャル層を含む全面に絶縁膜を形成
したのちパターニングし前記伝導性エピタキシャル層の
両端部上を含む領域の前記基板上に開口部を形成する工
程と、全面に金属膜を形成したのちパターニングし前記
開口部内に前記伝導性エピタキシャル層の一端の上部に
接続する下部電極と他端の上部に接続する配線とを形成
する工程と、少くとも前記下部電極と前記伝導性エピタ
キシャル層上を覆う誘電体膜を形成する工程と、全面に
金属膜を設けたのちパターニングし前記下部電極上を覆
うと共に端部が前記下部電極と前記配線間の前記絶縁膜
の中央部上に位置するように設けられた上部電極とを含
むことを特徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176389A JP2737654B2 (ja) | 1994-07-28 | 1994-07-28 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6176389A JP2737654B2 (ja) | 1994-07-28 | 1994-07-28 | 集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9240816A Division JPH1074899A (ja) | 1997-09-05 | 1997-09-05 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846140A true JPH0846140A (ja) | 1996-02-16 |
| JP2737654B2 JP2737654B2 (ja) | 1998-04-08 |
Family
ID=16012804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6176389A Expired - Fee Related JP2737654B2 (ja) | 1994-07-28 | 1994-07-28 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737654B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179561A (ja) * | 1987-01-20 | 1988-07-23 | Nec Corp | 半導体装置 |
| JPH03257956A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH03276752A (ja) * | 1990-03-27 | 1991-12-06 | Matsushita Electron Corp | 半導体容量装置 |
-
1994
- 1994-07-28 JP JP6176389A patent/JP2737654B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179561A (ja) * | 1987-01-20 | 1988-07-23 | Nec Corp | 半導体装置 |
| JPH03257956A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH03276752A (ja) * | 1990-03-27 | 1991-12-06 | Matsushita Electron Corp | 半導体容量装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737654B2 (ja) | 1998-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4870475A (en) | Semiconductor device and method of manufacturing the same | |
| JPS6410105B2 (ja) | ||
| US5128745A (en) | Semiconductor device with thin film resistor | |
| US6215142B1 (en) | Analog semiconductor device and method of fabricating the same | |
| US4908679A (en) | Low resistance Schottky diode on polysilicon/metal-silicide | |
| US6008524A (en) | Integrated injection logic semiconductor device | |
| US4148055A (en) | Integrated circuit having complementary bipolar transistors | |
| KR100214855B1 (ko) | 정전기 방지용 트랜지스터 및 그의 제조방법 | |
| JPH03222336A (ja) | 半導体装置の製造方法 | |
| US4160989A (en) | Integrated circuit having complementary bipolar transistors | |
| US6380602B1 (en) | Semiconductor device | |
| US6218685B1 (en) | Semiconductor device and method for fabricating the same | |
| JP2737654B2 (ja) | 集積回路の製造方法 | |
| JPS58186965A (ja) | トランジスタ | |
| US3874915A (en) | Silicon nitride on silicon oxide coatings for semiconductor devices | |
| US5162244A (en) | Bipolar transistor and manufacturing method thereof | |
| JPS62232164A (ja) | 半導体装置およびその製造方法 | |
| JPH1074899A (ja) | 集積回路 | |
| US4849805A (en) | Radiation hardened integrated circuit and method of making the same | |
| KR100195249B1 (ko) | 반도체 칩상의 신호선 차폐방법 | |
| JPH0420263B2 (ja) | ||
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| JPH0464458B2 (ja) | ||
| JP2602490B2 (ja) | 半導体装置の製造方法 | |
| JPH0611051B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |