JP2006216838A - 半導体装置 - Google Patents

Abstract

【課題】 ソフトエラーによる保持データの破壊が起きにくい半導体装置を提供する。
【解決手段】 データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層３３ａの上面にはシリサイド層を配置せず、それ以外の拡散層３３の上面にはシリサイド層を配置する。これにより、拡散層３３ａの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。
【選択図】 図３

Description

本発明は、データを保持可能なトランジスタを有する半導体装置に関する。

近年、集積回路技術の進展に伴い、デバイスの高集積化が実現され、LSIの性能は目まぐるしく向上してきた。しかしながら、α線、中性子線等の宇宙線が半導体基板に入射すると、半導体基板中の電子・ホールのペアーを生成し、この電流がデバイスの電極に流れ、デバイスの誤作動の原因となるソフトエラーという現象を引き起こすことがわかってきた。

高エネルギのα線が入射されると、入射軌跡に沿って半導体基板中に電子・ホールのペアーが発生する。この発生電荷は、半導体基板の電位分布に応じて電流として流れ出す。例えば、ｐ型ウェル領域の上面にｎ+拡散層を形成し、ｎ+拡散層を電源電圧Ｖddに接続し、ｐ型ウェル領域を接地した半導体基板に宇宙線が入射されると、発生した電子は拡散層n+へ、ホールは基板のPwell領域に流れ込む。

DRAMは、１個のMOSFETとデータを電荷として貯める１個のキャパシタから１つのメモリセルが構成されているが、この放射線によって発生した電荷がデータ保持部の電荷量を容易に変えてしまう。

素子の微細化と共に、1980年代より、キャパシタの容量を維持し、ソフトエラー耐性を強くするという目的のため、DRAMのキャパシタは平面的なキャパシタから、基板中に形成した深いトレンチ内壁に電極を形成する等の工夫を続けてきた。

一方、SRAMは、データ保持時にもバイアスがかかり、MOSFET回路にかけられた電圧のバランスでデータを保持するため、放射線による多少の生成電流が流れても、データが反転する確率は低く、これまで大きな問題とはなってこなかった。しかしながら、素子寸法の微細化に伴って、SRAM等の内部容量もおよそ1fF程度に小さくなり、ソフトエラーによる保持データの破壊が大きな問題となってきた。

ソフトエラーを防止する目的ではないが、接合リークを防止することを目的として、SRAMの記憶ノードである拡散層以外の拡散層のみにシリサイド層を設けた半導体記憶装置が提案されている（特許文献１参照）。

この公報は、単に記憶ノードである拡散層と記載しており、具体的に、SRAMを構成するどのトランジスタの拡散層を指しているのかを具体的に特定していない。また、SRAMの回路構成についても何ら開示していない。さらに、この公報には、宇宙線の入射によるソフトエラーの抑制については開示も示唆もない。
特開平7-283329号公報

本発明は、ソフトエラーによる保持データの破壊が起きにくい半導体装置を提供する。

本発明の一態様によれば、第１および第２の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第１および第２のトランジスタと、前記第１および第２の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第３および第４のトランジスタと、前記第１および第２のトランジスタの接続ノードと第１のビット線との間に接続される第５のトランジスタと、前記第３および第４のトランジスタの接続ノードと前記第１のビット線と対になる第２のビット線との間に接続される第６のトランジスタと、前記第５のトランジスタのチャネル領域に隣接配置され、前記第１のビット線に電気的に接続される第１の拡散層と、前記第２のトランジスタのチャネル領域と前記第５のトランジスタのチャネル領域との間に配置され、前記第１および第２のトランジスタの接続ノードに電気的に接続される第２の拡散層と、前記第２のトランジスタのチャネル領域に隣接配置され、前記第２の基準電圧端子に電気的に接続される第３の拡散層と、前記第６のトランジスタのチャネル領域に隣接配置され、前記第２のビット線に電気的に接続される第４の拡散層と、前記第４のトランジスタのチャネル領域と前記第６のトランジスタのチャネル領域との間に配置され、前記第３および第４のトランジスタの接続ノードに電気的に接続される第５の拡散層と、第４のトランジスタのチャネル領域に隣接配置され、前記第２の基準電圧端子に電気的に接続される第６の拡散層と、を備え、前記第２および第５の拡散層の寄生抵抗が前記第１、第３、第４および第６の拡散層の寄生抵抗よりも高くなるように、前記第２および第５の拡散層の構造は前記第１、第３、第４および第６の拡散層の構造と異なっており、前記第１および第２のトランジスタのゲートは、前記第３および第４のトランジスタの接続ノードに接続され、前記第３および第４のトランジスタのゲートは、前記第１および第２のトランジスタの接続ノードに接続される。

本発明によれば、ソフトエラーによる保持データの破壊を抑制できる。

以下、図面を参照しながら、本発明の一実施形態について説明する。以下では、半導体装置の一例として、SRAMについて説明する。

図１はSRAMの回路構成の一例を示す回路図であり、１セル分の回路構成を示している。図１のSRAMは、電源電圧Ｖddと接地電圧GND間に縦続接続されるPMOSトランジスタP1およびNMOSトランジスタD1と、同じく電源電圧Ｖddと接地電圧GND間に縦続接続されるPMOSトランジスタP2およびNMOSトランジスタD2と、トランジスタP1,D1の接続ノードM1とビット線Bitとの間に接続されるNMOSトランジスタT1と、トランジスタP2,D2の接続ノードM2とビット線/Bitとの間に接続されるNMOSトランジスタT2とを備えている。トランジスタP1,D1の各ゲートとトランジスタP2,D2の接続ノードM2とは互いに接続されており、トランジスタP2,D2の各ゲートとトランジスタP1,D2の接続ノードM1とは互いに接続されている。

図２は１セル分のSRAMのレイアウトの一例を示すレイアウト図である。図２の点線で囲んだ領域が１セル分のSRAMの領域を示している。隣接するセル同士は、境界線を挟んで線対称に配置されている。

図２に示すように、ビット線Bitのコンタクト１と、トランジスタT1のゲート２と、接続ノードM1用のコンタクト３と、トランジスタD1のゲート４と、接地電圧GND用のコンタクト５は一列に形成されている。同様に、ビット線/Bitのコンタクト６と、トランジスタT2のゲート７と、接続ノードM2用のコンタクト８と、トランジスタD2のゲート９と、接地電圧GND用のコンタクト１０は一列に形成されている。トランジスタT1のゲート２の配線層１１はコンタクト１２を介してワード線に接続されている。トランジスタT2のゲート７の配線層１３はコンタクト１４を介してワード線に接続されている。トランジスタD1のゲート４とトランジスタP1のゲート１５は配線層１６で接続されている。トランジスタD2のゲート９とトランジスタP2のゲート１７は配線層１８で接続されている。配線層１１と配線層１８は、互いに分離されているが、同じ水平ライン上に配置されている。同様に、配線層７と配線層１６は、互いに分離されているが、同じ水平ライン上に配置されている。配線層１１，１８と配線層７，１６は接続ノードM1,M2用の配線層５０，５１を挟んで互いに平行に配置されている。

（第１の実施形態）
図３は本発明の第１の実施形態に係る半導体装置の断面図であり、図２のX-X線の断面構造を示している。図３の半導体装置は、接続ノードM1,M2に接続される拡散層３３ａの上面にはシリサイド層を配置せず、それ以外の拡散層３３の上面にはシリサイド層を配置している。

拡散層の上面にシリサイド層を配置すると、その拡散層の抵抗を下げることができる。ところが、接続ノードM1,M2に接続される拡散層の抵抗を下げると、宇宙線入射時に生成された電荷による電流が多くなり、保持データが変化するソフトエラーが起きやすくなる。そこで、本実施形態では、データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層３３ａの上面にシリサイド層を形成しないようにして、拡散層３３ａの抵抗を上げている。

図４〜図１３は第１の実施形態の製造工程の一例を示す断面図であり、図３と同様に図２のX-X線の断面構造を示している。まず、ｐ型シリコン基板２１上に、熱酸化によりSiO2膜２２を例えば10nmの膜厚で形成する。次に、その上面にLP-CVD法により、SiN２３を200nmの膜厚で形成する。次に、その上面にLP-CVD法により、SiO2膜２４を200nmの膜厚で形成する。そして、図４に示すように、SiO2層２４の上面の素子形成領域に、写真蝕刻法によりレジストパターン２５を形成する。

次に、このレジストパターン２５をマスクにして、SiN膜２３に対して十分な選択比を取れる異方性ドライエッチングを行ってSiO2膜２４をエッチングしてレジストを剥離する。次に、露出したSiO2膜２４をマスクにして、酸化膜に対して十分な選択比を取れる異方性ドライエッチングを行ってSiN膜２３をエッチングする。次に、図５に示すように、SiO2膜２４を残して薄膜の熱酸化膜（SiO2)２２をエッチングする。

次に、ｐ型シリコン基板２１を約0.5μmエッチングして、不図示のSTI（Shallow Trench Insulation）用の溝部を形成する。この溝部に、例えばLP-CVD法によりSiO2膜を1.5μm堆積した後、化学機械研磨（CMP）を行ってSTIを形成する。

次に、図６に示すように、SiN膜２３がちょうど露出するまでSiO2膜２４をNH4Fまたはドライエッチングでエッチングする。

次に、SiO2に対して十分な選択比を取れる等方性ドライエッチングによりSiN膜２３をエッチングする。その後、SiO2膜２２をNH4Fにてエッチングし、例えば800℃の熱酸化によりSiO2膜２６を形成する。その後、ｐ型ウェル領域２０を形成するために、B（ボロン）を例えば加速電圧200KeVおよびドーズ量8E12cm-2でイオン注入する。また、図示していないが、ｎ型ウェル領域を形成するためにAs（ヒ素）やP（リン）をイオン注入したり、ｐMOSトランジスタのしきい値電圧調整のためにPをイオン注入する。その後、約1000℃にて約30秒の熱処理を行い、イオン注入した不純物の活性化を行う（図７）。

次に、基板表面の熱酸化膜２６を除去し、ゲート酸化膜２７を約750℃の熱酸化法で約６nm形成する。その後、LP-CVD法により多結晶シリコン膜２８を約300nm堆積する。そして、写真蝕刻法におりゲート電極のレジストパターン２９を形成し、SiO2に対して十分な選択比を取れる異方性ドライエッチングによりゲート電極３０を形成する（図８）。

次に、熱酸化により基板上に、ゲート酸化膜２７を約6nmの膜厚で形成し、その上面にさらに約2nmのSiO2膜を形成する。そして、Asを加速電圧35KeVにてドーズ量2E14cm-2でイオン注入し、1000℃のN2雰囲気中で約10秒の熱処理を行い、シャロー・エクステンション（Shallow Extension）３１を形成する（図９）。

次に、LP-CVD法によりSiN膜を150nm堆積し、このSiN膜をSiO2とエッチング選択比を取れる異方性エッチングによりエッチングして、SiN側壁３２を形成する。

次に、例えばAsを加速電圧60KeV、ドーズ量5E15cm-2でイオン注入し、約1050℃のN2雰囲気の超高速昇降温の熱処理を行って、ディープ・エクステンション（Deep Extension）のソース・ドレイン拡散層３３を形成し、また多結晶シリコン膜２８にｎ+イオンをドーピングする（図１０）。

次に、MOSトランジスタのソース、ドレインおよびゲート電極上のSiO2をNH4Fで除去する。その後、高融点金属として、例えばNiを約20nm堆積する。そして、約500℃のN2雰囲気中にて約10秒の熱処理を行い、低抵抗のNiシリサイド化合物３４を形成する。このとき、レジスト等を用いて、接続ノードM1,M2に接続される拡散層の上面にはシリサイド層を形成しないようにする（図１１）。この後、硫酸・過酸化水素水の混合液にて、シリコンと未反応のNiを除去する。

次に、SiN３５／BSGもしくはSiO2３６を100/900nm堆積し、CMP（化学的機械研磨法）にて平坦化処理を行う（図１２）。

その後、写真蝕刻法によりコンタクトのレジストパターンを形成し、SiNとエッチング選択比の取れる異方性エッチングでBPSG/SiO2を開口する。その後、SiO2とエッチング選択比の取れる異方性エッチングでSiN３５のみを選択的にエッチングする。このエッチングにより得られたコンタクト開口部３７内の底部に、スパッタリングにより例えばTi（チタン）を約10nm堆積する。次に、例えば600℃のN2雰囲気中で約30分間の熱処理を行い、Ti表面にTiNを形成する。その後、CVD法にてＷ（タングステン）を約400nm堆積した後、CMP法によりBPSG上のＷを除去し、コンタクト開口部にＷ３８の埋め込みを行う（図３）。その後、コンタクト上面にＣｕ配線３９を行う。

このように、第１の実施形態では、データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層３３ａの上面にシリサイド層を形成しないようにしたため、この拡散層３３ａの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。

特に、第１の実施形態によれば、RET（Resolution Enhancement Technique）で微細化を達成するため、均一ピッチで、対称的なレイアウトで微細SRAMを作製する際に問題となる特性ばらつきを抑制できる。また、一列ごとにシリサイド層を形成していないため、製造プロセスを簡略化できる。

（第２の実施形態）
第２の実施形態は、接続ノードM1,M2に接続される拡散層の厚さを薄くするものである。

図１４は本発明の第２の実施形態による半導体装置の断面図であり、図３のX-X線の断面構造を示している。

図１４の半導体装置は、第１の実施形態と同様に、接続ノードM1,M2に接続される拡散層３３ｂの上面にシリサイド層を形成せず、かつこの拡散層３３ｂの厚さを他の拡散層３３よりも薄くしている。拡散層の厚さが薄いほど、拡散層の抵抗は高くなるため、宇宙線の入射による電流がより流れにくくなる。

ここで、拡散層３３ｂの厚さを薄くするには、例えば、拡散層３３ｂにドーピングする不純物イオンの濃度を下げればよい。また、不純物イオンをドーピングする際の加速電圧を下げることも有効である。

このように、第２の実施形態では、接続ノードM1,M2に接続される拡散層３３ｂの厚さを薄くするため、拡散層３３ｂの抵抗を上げることができ、宇宙線の入射による電流をより抑制でき、ソフトエラーをより効率的に防止できる。

（第３の実施形態）
第３の実施形態は、データを保持するトランジスタのゲート電極上にシリサイドを形成しないようにするものである。

図１５は本発明の第３の実施形態による半導体装置の断面図であり、図３のX-X線の断面構造を示している。

図１５に示すように、ビット線に接続されるトランジスタT1のゲート電極上にはシリサイド層が形成されているが、データを保持するトランジスタD1のゲート電極上にはシリサイド層が形成されていない。シリサイド層を形成すると、ゲート抵抗が下がるため、通常は良好な特性が得られるが、わずかなゲート電圧の変化でもトランジスタのオン・オフが変化するおそれがある。

そこで、本実施形態では、データを保持するトランジスタT1のゲート電極上にシリサイドを形成しないようにして、ゲート抵抗を上げる。これにより、宇宙線の入射による影響でゲートに電流が流れても、その影響を受けにくくなる。

なお、図１５では、トランジスタD1のゲート電極上にシリサイド層を形成しない例を図示しているが、データを保持する他のトランジスタP1,P2,D2についても同様の構造にするのが望ましい。

このように、第３の実施形態は、データを保持するトランジスタのゲート電極上にシリサイド層を形成しないようにしたため、これらトランジスタのゲート抵抗を上げることができ、宇宙線の入射によりゲートに電流が流れても、その影響を受けにくくなる。

（第４の実施形態）
第４の実施形態は、接続ノードM1,M2のシリサイド界面の拡散層の不純物濃度を下げるものである。

図１６は本発明の第４の実施形態による半導体装置の断面図であり、図３のX-X線の断面構造を示している。

図１６の半導体装置は、接続ノードM1,M2に接続されている拡散層３３ｃも含めて、SRAMセル内のすべての拡散層３３，３３ｃの上面にシリサイド層３４が形成されている。ただし、接続ノードM1,M2に接続されている拡散層３３ｃは、シリサイド層３４との界面付近の不純物濃度を低くしている。これにより、第１および第２の実施形態と同様に、接続ノードM1,M2に接続される拡散層３３ｃの抵抗を上げることができ、宇宙線の入射による電流の流れを抑制できる。

このように、第４の実施形態では、接続ノードM1,M2に接続される拡散層３３ｃの上面にシリサイド層３４が形成されている場合であっても、シリサイド層３４との界面付近の拡散層３３ｃの不純物濃度を下げることにより、拡散層３３ｃの抵抗を上げることができ、宇宙線の入射によるソフトエラーの発生を抑制できる。

（第５の実施形態）
第５の実施形態は、接続ノードM1,M2に接続される拡散層の接合容量を大きくするものである。

図１７は本発明の第５の実施形態による半導体装置の断面図であり、図３のX-X線の断面構造を示している。

図１７に示すように、接続ノードM1,M2に接続される拡散層３３ｄの接合容量が大きいほど、宇宙線の入射によるソフトエラー耐性が高くなる。これは、宇宙線が入射して電荷が発生しても、接合容量が大きいと電流が流れにくくなるためである。

図１８は接続ノードM1,M2に接続される拡散層３３ｄの接合容量Ｃを等価的に示す回路図である。接合容量Ｃは、接続ノードM1,M2とトランジスタT1,P1,D1,T2,P2,D2の各ゲートとの間に形成される。本実施形態では、これら接合容量Ｃの少なくとも一部を大きくする。

接合容量Ｃを大きくするには、例えば接続ノードM1,M2に接続される拡散層３３ｄの下に、拡散層３３ｄと極性の異なる不純物を注入すればよい。

このように、第５の実施形態では、接続ノードM1,M2に接続される拡散層３３ｄの接合容量Ｃを大きくするため、宇宙線の入射による電流の流れを抑制でき、ソフトエラーの発生を防止できる。

（第６の実施形態）
第６の実施形態は、接続ノードM1,M2に接続される拡散層と隣接トランジスタT1,D1,T2,D2のゲート電極とのオーバーラップ容量をより大きくするものである。

図１９は本発明の第６の実施形態による半導体装置の断面図であり、図３のX-X線の断面構造を示している。

図１９に示すように、接続ノードM1に接続される拡散層３３ｅは他の拡散層３３よりも、ゲート電極側により長く伸びている。より具体的には、この拡散層３３ｅは、トランジスタT1のゲート電極側とトランジスタD1のゲート電極側により長く伸びている。これにより、この拡散層とゲート電極とのオーバーラップ容量が大きくなり、寄生容量が増大し、宇宙線の入射により電荷が発生しても、接続ノードには電流が流れにくくなる。

図１９では、接続ノードM1に接続される拡散層の構造を図示しているが、接続ノードM2についても同様である。接続ノードM2に接続される拡散層３３ｅは、トランジスタT2,D2のゲート電極側により長く伸びている。

このように、第６の実施形態では、接続ノードM1,M2に接続される拡散層３３ｅと隣接トランジスタのゲート電極とのオーバーラップ容量を大きくしたため、寄生容量が増大して、宇宙線の入射によるソフトエラーの発生を抑制できる。

（第７の実施形態）
ゲート電極の上面に導電層を形成するものである。

図２０は本発明の第７の実施形態による半導体装置の断面図であり、図３のX-X線断面構造を示している。

図２０に示すように、MOSトランジスタP1,D1,P2,D2を形成した後、SiN膜３５上にｎ+の多結晶シリコン膜４０が形成される。この多結晶シリコン膜４０は接地電位になるため、コンタクト開口部３７を形成した後、接地電位以外のコンタクト部分には絶縁膜４１が形成されて多結晶シリコン膜４０との短絡を防止する。また、多結晶シリコン膜４０、絶縁膜４１およびコンタクト３８で容量を形成することができる。

このような多結晶シリコン膜４０は、接続ノードM1,M2に接続される拡散層３３の接合容量を大きくするため、第６の実施形態と同様の効果が得られる。

このように、第７の実施形態では、ゲート電極の上面に多結晶シリコン膜４０を形成するため、接続ノードM1,M2に接続される拡散層３３をオーバーラップさせなくても、この拡散層３３の接合容量を大きくすることができる。

SRAMの回路構成の一例を示す回路図。 １セル分のSRAMのレイアウトの一例を示すレイアウト図。 本発明の第１の実施形態に係る半導体装置の断面図。 第１の実施形態の製造工程の一例を示す断面図。 図４に続く工程を示す断面図。 図５に続く工程を示す断面図。 図６に続く工程を示す断面図。 図７に続く工程を示す断面図。 図８に続く工程を示す断面図。 図９に続く工程を示す断面図。 図１０に続く工程を示す断面図。 図１１に続く工程を示す断面図。 図１２に続く工程を示す断面図。 本発明の第２の実施形態による半導体装置の断面図。 本発明の第３の実施形態による半導体装置の断面図。 本発明の第４の実施形態による半導体装置の断面図。 本発明の第５の実施形態による半導体装置の断面図。 接続ノードM1,M2に接続される拡散層３３ｄの接合容量Ｃを等価的に示す回路図。 本発明の第６の実施形態による半導体装置の断面図。 本発明の第７の実施形態による半導体装置の断面図。

符号の説明

２１ ｐ型シリコン基板
３３，３３ａ，３３ｂ，３３ｃ，３３ｄ，３３ｅ 拡散層
３４ シリサイド層

Claims (5)

1. 第１および第２の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第１および第２のトランジスタと、
   前記第１および第２の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第３および第４のトランジスタと、
   前記第１および第２のトランジスタの接続ノードと第１のビット線との間に接続される第５のトランジスタと、
   前記第３および第４のトランジスタの接続ノードと前記第１のビット線と対になる第２のビット線との間に接続される第６のトランジスタと、
   前記第５のトランジスタのチャネル領域に隣接配置され、前記第１のビット線に電気的に接続される第１の拡散層と、
   前記第２のトランジスタのチャネル領域と前記第５のトランジスタのチャネル領域との間に配置され、前記第１および第２のトランジスタの接続ノードに電気的に接続される第２の拡散層と、
   前記第２のトランジスタのチャネル領域に隣接配置され、前記第２の基準電圧端子に電気的に接続される第３の拡散層と、
   前記第６のトランジスタのチャネル領域に隣接配置され、前記第２のビット線に電気的に接続される第４の拡散層と、
   前記第４のトランジスタのチャネル領域と前記第６のトランジスタのチャネル領域との間に配置され、前記第３および第４のトランジスタの接続ノードに電気的に接続される第５の拡散層と、
   第４のトランジスタのチャネル領域に隣接配置され、前記第２の基準電圧端子に電気的に接続される第６の拡散層と、を備え、
   前記第２および第５の拡散層の寄生抵抗が前記第１、第３、第４および第６の拡散層の寄生抵抗よりも高くなるように、前記第２および第５の拡散層の構造は前記第１、第３、第４および第６の拡散層の構造と異なっており、
   前記第１および第２のトランジスタのゲートは、前記第３および第４のトランジスタの接続ノードに接続され、
   前記第３および第４のトランジスタのゲートは、前記第１および第２のトランジスタの接続ノードに接続されることを特徴とする半導体装置。
2. 前記第１、第２および第６のトランジスタは第１列に配置され、
   前記第３、第４および第５のトランジスタは第２列に配置され、
   前記第２および第５の拡散層は、前記第１列および第２列の間の第３列に配置されることを特徴とする請求項１に記載の半導体装置。
3. 前記第１、第３、第４および第６の拡散層の上面にそれぞれ形成されるシリサイド層を備え、
   前記第２および第５の拡散層はそれぞれ、シリサイド層を介することなく、所定の導電材料からなるコンタクトを介して前記第１および第２のトランジスタの接続ノードと前記第３および第４のトランジスタの接続ノードとに接続されることを特徴とする請求項１に記載の半導体装置。
4. 前記第２および第５の拡散層は、前記第１、第３、第４および第６の拡散層よりも薄いことを特徴とする請求項１に記載の半導体装置。
5. 前記第１乃至第６の拡散層の上面にそれぞれ形成されたシリサイド層を備え、
   前記第２および第５の拡散層は、対応するシリサイド層との界面近傍の不純物イオン濃度が前記第１、第３、第４および第６の拡散層におけるシリサイド層との界面近傍の不純物イオン濃度よりも低いことを特徴とする請求項１に記載の半導体装置。

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