JP2006216838A - 半導体装置 - Google Patents
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Abstract
【課題】 ソフトエラーによる保持データの破壊が起きにくい半導体装置を提供する。
【解決手段】 データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層33aの上面にはシリサイド層を配置せず、それ以外の拡散層33の上面にはシリサイド層を配置する。これにより、拡散層33aの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。
【選択図】 図3
【解決手段】 データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層33aの上面にはシリサイド層を配置せず、それ以外の拡散層33の上面にはシリサイド層を配置する。これにより、拡散層33aの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。
【選択図】 図3
Description
本発明は、データを保持可能なトランジスタを有する半導体装置に関する。
近年、集積回路技術の進展に伴い、デバイスの高集積化が実現され、LSIの性能は目まぐるしく向上してきた。しかしながら、α線、中性子線等の宇宙線が半導体基板に入射すると、半導体基板中の電子・ホールのペアーを生成し、この電流がデバイスの電極に流れ、デバイスの誤作動の原因となるソフトエラーという現象を引き起こすことがわかってきた。
高エネルギのα線が入射されると、入射軌跡に沿って半導体基板中に電子・ホールのペアーが発生する。この発生電荷は、半導体基板の電位分布に応じて電流として流れ出す。例えば、p型ウェル領域の上面にn+拡散層を形成し、n+拡散層を電源電圧Vddに接続し、p型ウェル領域を接地した半導体基板に宇宙線が入射されると、発生した電子は拡散層n+へ、ホールは基板のPwell領域に流れ込む。
DRAMは、1個のMOSFETとデータを電荷として貯める1個のキャパシタから1つのメモリセルが構成されているが、この放射線によって発生した電荷がデータ保持部の電荷量を容易に変えてしまう。
素子の微細化と共に、1980年代より、キャパシタの容量を維持し、ソフトエラー耐性を強くするという目的のため、DRAMのキャパシタは平面的なキャパシタから、基板中に形成した深いトレンチ内壁に電極を形成する等の工夫を続けてきた。
一方、SRAMは、データ保持時にもバイアスがかかり、MOSFET回路にかけられた電圧のバランスでデータを保持するため、放射線による多少の生成電流が流れても、データが反転する確率は低く、これまで大きな問題とはなってこなかった。しかしながら、素子寸法の微細化に伴って、SRAM等の内部容量もおよそ1fF程度に小さくなり、ソフトエラーによる保持データの破壊が大きな問題となってきた。
ソフトエラーを防止する目的ではないが、接合リークを防止することを目的として、SRAMの記憶ノードである拡散層以外の拡散層のみにシリサイド層を設けた半導体記憶装置が提案されている(特許文献1参照)。
この公報は、単に記憶ノードである拡散層と記載しており、具体的に、SRAMを構成するどのトランジスタの拡散層を指しているのかを具体的に特定していない。また、SRAMの回路構成についても何ら開示していない。さらに、この公報には、宇宙線の入射によるソフトエラーの抑制については開示も示唆もない。
特開平7-283329号公報
本発明は、ソフトエラーによる保持データの破壊が起きにくい半導体装置を提供する。
本発明の一態様によれば、第1および第2の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第1および第2のトランジスタと、前記第1および第2の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第3および第4のトランジスタと、前記第1および第2のトランジスタの接続ノードと第1のビット線との間に接続される第5のトランジスタと、前記第3および第4のトランジスタの接続ノードと前記第1のビット線と対になる第2のビット線との間に接続される第6のトランジスタと、前記第5のトランジスタのチャネル領域に隣接配置され、前記第1のビット線に電気的に接続される第1の拡散層と、前記第2のトランジスタのチャネル領域と前記第5のトランジスタのチャネル領域との間に配置され、前記第1および第2のトランジスタの接続ノードに電気的に接続される第2の拡散層と、前記第2のトランジスタのチャネル領域に隣接配置され、前記第2の基準電圧端子に電気的に接続される第3の拡散層と、前記第6のトランジスタのチャネル領域に隣接配置され、前記第2のビット線に電気的に接続される第4の拡散層と、前記第4のトランジスタのチャネル領域と前記第6のトランジスタのチャネル領域との間に配置され、前記第3および第4のトランジスタの接続ノードに電気的に接続される第5の拡散層と、第4のトランジスタのチャネル領域に隣接配置され、前記第2の基準電圧端子に電気的に接続される第6の拡散層と、を備え、前記第2および第5の拡散層の寄生抵抗が前記第1、第3、第4および第6の拡散層の寄生抵抗よりも高くなるように、前記第2および第5の拡散層の構造は前記第1、第3、第4および第6の拡散層の構造と異なっており、前記第1および第2のトランジスタのゲートは、前記第3および第4のトランジスタの接続ノードに接続され、前記第3および第4のトランジスタのゲートは、前記第1および第2のトランジスタの接続ノードに接続される。
本発明によれば、ソフトエラーによる保持データの破壊を抑制できる。
以下、図面を参照しながら、本発明の一実施形態について説明する。以下では、半導体装置の一例として、SRAMについて説明する。
図1はSRAMの回路構成の一例を示す回路図であり、1セル分の回路構成を示している。図1のSRAMは、電源電圧Vddと接地電圧GND間に縦続接続されるPMOSトランジスタP1およびNMOSトランジスタD1と、同じく電源電圧Vddと接地電圧GND間に縦続接続されるPMOSトランジスタP2およびNMOSトランジスタD2と、トランジスタP1,D1の接続ノードM1とビット線Bitとの間に接続されるNMOSトランジスタT1と、トランジスタP2,D2の接続ノードM2とビット線/Bitとの間に接続されるNMOSトランジスタT2とを備えている。トランジスタP1,D1の各ゲートとトランジスタP2,D2の接続ノードM2とは互いに接続されており、トランジスタP2,D2の各ゲートとトランジスタP1,D2の接続ノードM1とは互いに接続されている。
図2は1セル分のSRAMのレイアウトの一例を示すレイアウト図である。図2の点線で囲んだ領域が1セル分のSRAMの領域を示している。隣接するセル同士は、境界線を挟んで線対称に配置されている。
図2に示すように、ビット線Bitのコンタクト1と、トランジスタT1のゲート2と、接続ノードM1用のコンタクト3と、トランジスタD1のゲート4と、接地電圧GND用のコンタクト5は一列に形成されている。同様に、ビット線/Bitのコンタクト6と、トランジスタT2のゲート7と、接続ノードM2用のコンタクト8と、トランジスタD2のゲート9と、接地電圧GND用のコンタクト10は一列に形成されている。トランジスタT1のゲート2の配線層11はコンタクト12を介してワード線に接続されている。トランジスタT2のゲート7の配線層13はコンタクト14を介してワード線に接続されている。トランジスタD1のゲート4とトランジスタP1のゲート15は配線層16で接続されている。トランジスタD2のゲート9とトランジスタP2のゲート17は配線層18で接続されている。配線層11と配線層18は、互いに分離されているが、同じ水平ライン上に配置されている。同様に、配線層7と配線層16は、互いに分離されているが、同じ水平ライン上に配置されている。配線層11,18と配線層7,16は接続ノードM1,M2用の配線層50,51を挟んで互いに平行に配置されている。
(第1の実施形態)
図3は本発明の第1の実施形態に係る半導体装置の断面図であり、図2のX-X線の断面構造を示している。図3の半導体装置は、接続ノードM1,M2に接続される拡散層33aの上面にはシリサイド層を配置せず、それ以外の拡散層33の上面にはシリサイド層を配置している。
図3は本発明の第1の実施形態に係る半導体装置の断面図であり、図2のX-X線の断面構造を示している。図3の半導体装置は、接続ノードM1,M2に接続される拡散層33aの上面にはシリサイド層を配置せず、それ以外の拡散層33の上面にはシリサイド層を配置している。
拡散層の上面にシリサイド層を配置すると、その拡散層の抵抗を下げることができる。ところが、接続ノードM1,M2に接続される拡散層の抵抗を下げると、宇宙線入射時に生成された電荷による電流が多くなり、保持データが変化するソフトエラーが起きやすくなる。そこで、本実施形態では、データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層33aの上面にシリサイド層を形成しないようにして、拡散層33aの抵抗を上げている。
図4〜図13は第1の実施形態の製造工程の一例を示す断面図であり、図3と同様に図2のX-X線の断面構造を示している。まず、p型シリコン基板21上に、熱酸化によりSiO2膜22を例えば10nmの膜厚で形成する。次に、その上面にLP-CVD法により、SiN23を200nmの膜厚で形成する。次に、その上面にLP-CVD法により、SiO2膜24を200nmの膜厚で形成する。そして、図4に示すように、SiO2層24の上面の素子形成領域に、写真蝕刻法によりレジストパターン25を形成する。
次に、このレジストパターン25をマスクにして、SiN膜23に対して十分な選択比を取れる異方性ドライエッチングを行ってSiO2膜24をエッチングしてレジストを剥離する。次に、露出したSiO2膜24をマスクにして、酸化膜に対して十分な選択比を取れる異方性ドライエッチングを行ってSiN膜23をエッチングする。次に、図5に示すように、SiO2膜24を残して薄膜の熱酸化膜(SiO2)22をエッチングする。
次に、p型シリコン基板21を約0.5μmエッチングして、不図示のSTI(Shallow Trench Insulation)用の溝部を形成する。この溝部に、例えばLP-CVD法によりSiO2膜を1.5μm堆積した後、化学機械研磨(CMP)を行ってSTIを形成する。
次に、図6に示すように、SiN膜23がちょうど露出するまでSiO2膜24をNH4Fまたはドライエッチングでエッチングする。
次に、SiO2に対して十分な選択比を取れる等方性ドライエッチングによりSiN膜23をエッチングする。その後、SiO2膜22をNH4Fにてエッチングし、例えば800℃の熱酸化によりSiO2膜26を形成する。その後、p型ウェル領域20を形成するために、B(ボロン)を例えば加速電圧200KeVおよびドーズ量8E12cm-2でイオン注入する。また、図示していないが、n型ウェル領域を形成するためにAs(ヒ素)やP(リン)をイオン注入したり、pMOSトランジスタのしきい値電圧調整のためにPをイオン注入する。その後、約1000℃にて約30秒の熱処理を行い、イオン注入した不純物の活性化を行う(図7)。
次に、基板表面の熱酸化膜26を除去し、ゲート酸化膜27を約750℃の熱酸化法で約6nm形成する。その後、LP-CVD法により多結晶シリコン膜28を約300nm堆積する。そして、写真蝕刻法におりゲート電極のレジストパターン29を形成し、SiO2に対して十分な選択比を取れる異方性ドライエッチングによりゲート電極30を形成する(図8)。
次に、熱酸化により基板上に、ゲート酸化膜27を約6nmの膜厚で形成し、その上面にさらに約2nmのSiO2膜を形成する。そして、Asを加速電圧35KeVにてドーズ量2E14cm-2でイオン注入し、1000℃のN2雰囲気中で約10秒の熱処理を行い、シャロー・エクステンション(Shallow Extension)31を形成する(図9)。
次に、LP-CVD法によりSiN膜を150nm堆積し、このSiN膜をSiO2とエッチング選択比を取れる異方性エッチングによりエッチングして、SiN側壁32を形成する。
次に、例えばAsを加速電圧60KeV、ドーズ量5E15cm-2でイオン注入し、約1050℃のN2雰囲気の超高速昇降温の熱処理を行って、ディープ・エクステンション(Deep Extension)のソース・ドレイン拡散層33を形成し、また多結晶シリコン膜28にn+イオンをドーピングする(図10)。
次に、MOSトランジスタのソース、ドレインおよびゲート電極上のSiO2をNH4Fで除去する。その後、高融点金属として、例えばNiを約20nm堆積する。そして、約500℃のN2雰囲気中にて約10秒の熱処理を行い、低抵抗のNiシリサイド化合物34を形成する。このとき、レジスト等を用いて、接続ノードM1,M2に接続される拡散層の上面にはシリサイド層を形成しないようにする(図11)。この後、硫酸・過酸化水素水の混合液にて、シリコンと未反応のNiを除去する。
次に、SiN35/BSGもしくはSiO236を100/900nm堆積し、CMP(化学的機械研磨法)にて平坦化処理を行う(図12)。
その後、写真蝕刻法によりコンタクトのレジストパターンを形成し、SiNとエッチング選択比の取れる異方性エッチングでBPSG/SiO2を開口する。その後、SiO2とエッチング選択比の取れる異方性エッチングでSiN35のみを選択的にエッチングする。このエッチングにより得られたコンタクト開口部37内の底部に、スパッタリングにより例えばTi(チタン)を約10nm堆積する。次に、例えば600℃のN2雰囲気中で約30分間の熱処理を行い、Ti表面にTiNを形成する。その後、CVD法にてW(タングステン)を約400nm堆積した後、CMP法によりBPSG上のWを除去し、コンタクト開口部にW38の埋め込みを行う(図3)。その後、コンタクト上面にCu配線39を行う。
このように、第1の実施形態では、データを保持するトランジスタP1,D1,P2,D2の接続ノードM1,M2に接続される拡散層33aの上面にシリサイド層を形成しないようにしたため、この拡散層33aの抵抗を上げることができ、宇宙線の入射による電荷に基づく電流の流れを抑制でき、ソフトエラーの発生を防止できる。
特に、第1の実施形態によれば、RET(Resolution Enhancement Technique)で微細化を達成するため、均一ピッチで、対称的なレイアウトで微細SRAMを作製する際に問題となる特性ばらつきを抑制できる。また、一列ごとにシリサイド層を形成していないため、製造プロセスを簡略化できる。
(第2の実施形態)
第2の実施形態は、接続ノードM1,M2に接続される拡散層の厚さを薄くするものである。
第2の実施形態は、接続ノードM1,M2に接続される拡散層の厚さを薄くするものである。
図14は本発明の第2の実施形態による半導体装置の断面図であり、図3のX-X線の断面構造を示している。
図14の半導体装置は、第1の実施形態と同様に、接続ノードM1,M2に接続される拡散層33bの上面にシリサイド層を形成せず、かつこの拡散層33bの厚さを他の拡散層33よりも薄くしている。拡散層の厚さが薄いほど、拡散層の抵抗は高くなるため、宇宙線の入射による電流がより流れにくくなる。
ここで、拡散層33bの厚さを薄くするには、例えば、拡散層33bにドーピングする不純物イオンの濃度を下げればよい。また、不純物イオンをドーピングする際の加速電圧を下げることも有効である。
このように、第2の実施形態では、接続ノードM1,M2に接続される拡散層33bの厚さを薄くするため、拡散層33bの抵抗を上げることができ、宇宙線の入射による電流をより抑制でき、ソフトエラーをより効率的に防止できる。
(第3の実施形態)
第3の実施形態は、データを保持するトランジスタのゲート電極上にシリサイドを形成しないようにするものである。
第3の実施形態は、データを保持するトランジスタのゲート電極上にシリサイドを形成しないようにするものである。
図15は本発明の第3の実施形態による半導体装置の断面図であり、図3のX-X線の断面構造を示している。
図15に示すように、ビット線に接続されるトランジスタT1のゲート電極上にはシリサイド層が形成されているが、データを保持するトランジスタD1のゲート電極上にはシリサイド層が形成されていない。シリサイド層を形成すると、ゲート抵抗が下がるため、通常は良好な特性が得られるが、わずかなゲート電圧の変化でもトランジスタのオン・オフが変化するおそれがある。
そこで、本実施形態では、データを保持するトランジスタT1のゲート電極上にシリサイドを形成しないようにして、ゲート抵抗を上げる。これにより、宇宙線の入射による影響でゲートに電流が流れても、その影響を受けにくくなる。
なお、図15では、トランジスタD1のゲート電極上にシリサイド層を形成しない例を図示しているが、データを保持する他のトランジスタP1,P2,D2についても同様の構造にするのが望ましい。
このように、第3の実施形態は、データを保持するトランジスタのゲート電極上にシリサイド層を形成しないようにしたため、これらトランジスタのゲート抵抗を上げることができ、宇宙線の入射によりゲートに電流が流れても、その影響を受けにくくなる。
(第4の実施形態)
第4の実施形態は、接続ノードM1,M2のシリサイド界面の拡散層の不純物濃度を下げるものである。
第4の実施形態は、接続ノードM1,M2のシリサイド界面の拡散層の不純物濃度を下げるものである。
図16は本発明の第4の実施形態による半導体装置の断面図であり、図3のX-X線の断面構造を示している。
図16の半導体装置は、接続ノードM1,M2に接続されている拡散層33cも含めて、SRAMセル内のすべての拡散層33,33cの上面にシリサイド層34が形成されている。ただし、接続ノードM1,M2に接続されている拡散層33cは、シリサイド層34との界面付近の不純物濃度を低くしている。これにより、第1および第2の実施形態と同様に、接続ノードM1,M2に接続される拡散層33cの抵抗を上げることができ、宇宙線の入射による電流の流れを抑制できる。
このように、第4の実施形態では、接続ノードM1,M2に接続される拡散層33cの上面にシリサイド層34が形成されている場合であっても、シリサイド層34との界面付近の拡散層33cの不純物濃度を下げることにより、拡散層33cの抵抗を上げることができ、宇宙線の入射によるソフトエラーの発生を抑制できる。
(第5の実施形態)
第5の実施形態は、接続ノードM1,M2に接続される拡散層の接合容量を大きくするものである。
第5の実施形態は、接続ノードM1,M2に接続される拡散層の接合容量を大きくするものである。
図17は本発明の第5の実施形態による半導体装置の断面図であり、図3のX-X線の断面構造を示している。
図17に示すように、接続ノードM1,M2に接続される拡散層33dの接合容量が大きいほど、宇宙線の入射によるソフトエラー耐性が高くなる。これは、宇宙線が入射して電荷が発生しても、接合容量が大きいと電流が流れにくくなるためである。
図18は接続ノードM1,M2に接続される拡散層33dの接合容量Cを等価的に示す回路図である。接合容量Cは、接続ノードM1,M2とトランジスタT1,P1,D1,T2,P2,D2の各ゲートとの間に形成される。本実施形態では、これら接合容量Cの少なくとも一部を大きくする。
接合容量Cを大きくするには、例えば接続ノードM1,M2に接続される拡散層33dの下に、拡散層33dと極性の異なる不純物を注入すればよい。
このように、第5の実施形態では、接続ノードM1,M2に接続される拡散層33dの接合容量Cを大きくするため、宇宙線の入射による電流の流れを抑制でき、ソフトエラーの発生を防止できる。
(第6の実施形態)
第6の実施形態は、接続ノードM1,M2に接続される拡散層と隣接トランジスタT1,D1,T2,D2のゲート電極とのオーバーラップ容量をより大きくするものである。
第6の実施形態は、接続ノードM1,M2に接続される拡散層と隣接トランジスタT1,D1,T2,D2のゲート電極とのオーバーラップ容量をより大きくするものである。
図19は本発明の第6の実施形態による半導体装置の断面図であり、図3のX-X線の断面構造を示している。
図19に示すように、接続ノードM1に接続される拡散層33eは他の拡散層33よりも、ゲート電極側により長く伸びている。より具体的には、この拡散層33eは、トランジスタT1のゲート電極側とトランジスタD1のゲート電極側により長く伸びている。これにより、この拡散層とゲート電極とのオーバーラップ容量が大きくなり、寄生容量が増大し、宇宙線の入射により電荷が発生しても、接続ノードには電流が流れにくくなる。
図19では、接続ノードM1に接続される拡散層の構造を図示しているが、接続ノードM2についても同様である。接続ノードM2に接続される拡散層33eは、トランジスタT2,D2のゲート電極側により長く伸びている。
このように、第6の実施形態では、接続ノードM1,M2に接続される拡散層33eと隣接トランジスタのゲート電極とのオーバーラップ容量を大きくしたため、寄生容量が増大して、宇宙線の入射によるソフトエラーの発生を抑制できる。
(第7の実施形態)
ゲート電極の上面に導電層を形成するものである。
ゲート電極の上面に導電層を形成するものである。
図20は本発明の第7の実施形態による半導体装置の断面図であり、図3のX-X線断面構造を示している。
図20に示すように、MOSトランジスタP1,D1,P2,D2を形成した後、SiN膜35上にn+の多結晶シリコン膜40が形成される。この多結晶シリコン膜40は接地電位になるため、コンタクト開口部37を形成した後、接地電位以外のコンタクト部分には絶縁膜41が形成されて多結晶シリコン膜40との短絡を防止する。また、多結晶シリコン膜40、絶縁膜41およびコンタクト38で容量を形成することができる。
このような多結晶シリコン膜40は、接続ノードM1,M2に接続される拡散層33の接合容量を大きくするため、第6の実施形態と同様の効果が得られる。
このように、第7の実施形態では、ゲート電極の上面に多結晶シリコン膜40を形成するため、接続ノードM1,M2に接続される拡散層33をオーバーラップさせなくても、この拡散層33の接合容量を大きくすることができる。
21 p型シリコン基板
33,33a,33b,33c,33d,33e 拡散層
34 シリサイド層
33,33a,33b,33c,33d,33e 拡散層
34 シリサイド層
Claims (5)
- 第1および第2の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第1および第2のトランジスタと、
前記第1および第2の基準電圧端子間に縦続接続され、ゲートが互いに短絡される第3および第4のトランジスタと、
前記第1および第2のトランジスタの接続ノードと第1のビット線との間に接続される第5のトランジスタと、
前記第3および第4のトランジスタの接続ノードと前記第1のビット線と対になる第2のビット線との間に接続される第6のトランジスタと、
前記第5のトランジスタのチャネル領域に隣接配置され、前記第1のビット線に電気的に接続される第1の拡散層と、
前記第2のトランジスタのチャネル領域と前記第5のトランジスタのチャネル領域との間に配置され、前記第1および第2のトランジスタの接続ノードに電気的に接続される第2の拡散層と、
前記第2のトランジスタのチャネル領域に隣接配置され、前記第2の基準電圧端子に電気的に接続される第3の拡散層と、
前記第6のトランジスタのチャネル領域に隣接配置され、前記第2のビット線に電気的に接続される第4の拡散層と、
前記第4のトランジスタのチャネル領域と前記第6のトランジスタのチャネル領域との間に配置され、前記第3および第4のトランジスタの接続ノードに電気的に接続される第5の拡散層と、
第4のトランジスタのチャネル領域に隣接配置され、前記第2の基準電圧端子に電気的に接続される第6の拡散層と、を備え、
前記第2および第5の拡散層の寄生抵抗が前記第1、第3、第4および第6の拡散層の寄生抵抗よりも高くなるように、前記第2および第5の拡散層の構造は前記第1、第3、第4および第6の拡散層の構造と異なっており、
前記第1および第2のトランジスタのゲートは、前記第3および第4のトランジスタの接続ノードに接続され、
前記第3および第4のトランジスタのゲートは、前記第1および第2のトランジスタの接続ノードに接続されることを特徴とする半導体装置。 - 前記第1、第2および第6のトランジスタは第1列に配置され、
前記第3、第4および第5のトランジスタは第2列に配置され、
前記第2および第5の拡散層は、前記第1列および第2列の間の第3列に配置されることを特徴とする請求項1に記載の半導体装置。 - 前記第1、第3、第4および第6の拡散層の上面にそれぞれ形成されるシリサイド層を備え、
前記第2および第5の拡散層はそれぞれ、シリサイド層を介することなく、所定の導電材料からなるコンタクトを介して前記第1および第2のトランジスタの接続ノードと前記第3および第4のトランジスタの接続ノードとに接続されることを特徴とする請求項1に記載の半導体装置。 - 前記第2および第5の拡散層は、前記第1、第3、第4および第6の拡散層よりも薄いことを特徴とする請求項1に記載の半導体装置。
- 前記第1乃至第6の拡散層の上面にそれぞれ形成されたシリサイド層を備え、
前記第2および第5の拡散層は、対応するシリサイド層との界面近傍の不純物イオン濃度が前記第1、第3、第4および第6の拡散層におけるシリサイド層との界面近傍の不純物イオン濃度よりも低いことを特徴とする請求項1に記載の半導体装置。
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JP2005029104A JP2006216838A (ja) | 2005-02-04 | 2005-02-04 | 半導体装置 |
Applications Claiming Priority (1)
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JP2005029104A JP2006216838A (ja) | 2005-02-04 | 2005-02-04 | 半導体装置 |
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JP2006216838A true JP2006216838A (ja) | 2006-08-17 |
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JP2005029104A Pending JP2006216838A (ja) | 2005-02-04 | 2005-02-04 | 半導体装置 |
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