JP2003152110A

JP2003152110A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2003152110A
Application number: JP2001347032A
Authority: JP
Inventors: Yoji Ashihara; 洋司芦原; Hideo Aoki; 英雄青木; Katsuhiro Torii; 克裕鳥居
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-13
Filing date: 2001-11-13
Publication date: 2003-05-23

Abstract

(57)【要約】【課題】層間絶縁膜に形成された配線溝内に配線を形
成し、その配線の表面で開口する隙間が存在する場合に
おいて、その配線上に形成する薄膜のカバレージを確保
する。【解決手段】配線２４、２４Ａが形成された半導体基
板１上に、たとえばスパッタリング法によってＡｌ膜を
堆積することにより、配線２４、２４Ａの表面に開口す
る隙間２３を埋め込む補助膜２５を形成した後、ＣＭＰ
法またはエッチバック法によって隙間２３の外部の補助
膜２５を除去、隙間２３内に補助膜２５を残す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置に関し、特に、
ＳＲＡＭ（Static Random Access Memory）を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。

【０００２】

【従来の技術】ＳＲＡＭ（Static Random Access Memor
y）は、電源が印加状態であればリフレッシュ動作が不
要な、随時書き込みおよび読み出しが可能なＲＡＭであ
る。また、ＳＲＡＭはスタンバイ（待機）時の消費電力
を小さくできることから、携帯機器などの部品数が制限
されるシステム、パーソナルコンピュータおよびワーク
ステーションなどのキャッシュメモリとして用いられて
いる。

【０００３】ＳＲＡＭは、１ビットの情報を記憶するフ
リップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）とで構成され、そのフリップフロップ回路は、
たとえば一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩ
ＳＦＥＴとで構成される。

【０００４】このようなメモリセルにおいては、α線に
よるソフトエラーが問題となっている。これは、外界の
宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含
まれる放射性原子から放出されるα線がメモリセル内に
入り、メモリセル中に保存されている情報を破壊する現
象である。このα線対策のために、メモリセル中の情報
蓄積部（前記フリップフロップ回路の入出力部）に容量
を付加し、情報蓄積部の容量を増加させる方法が検討さ
れている。

【０００５】たとえば、特開平１０−１６３４４０号公
報には、情報を記憶するフリップフロップ回路の入出力
端子を交差結合する２本の配線とこれらの間に介在する
薄い絶縁膜とでキャパシタを構成することにより、メモ
リセルの蓄積ノードの容量を増加させ、α線ソフトエラ
ー耐性の低下を防ぐ技術について開示されている。

【０００６】

【発明が解決しようとする課題】本発明者らは、上記メ
モリセル中の情報蓄積部に容量を付加する方法について
検討した。その製造工程は、以下の通りである。

【０００７】たとえば、Ｓｉ（シリコン）からなる半導
体基板上に堆積した層間絶縁膜に、ＭＩＳＦＥＴのソー
ス・ドレインに達する接続孔を形成する。続いて、その
接続孔内にプラグを形成した後、半導体基板上に層間絶
縁膜を堆積する。次いで、その層間絶縁膜に、底部で前
記プラグと接する配線溝を形成した後、その配線溝を埋
め込む、たとえばＷ（タングステン）膜をＣＶＤ（Chem
ical Vapor Deposition）法により成膜し、層間絶縁膜
上の不要なＷ膜をＣＭＰ（Chemical MechanicalPolishi
ng）法などにより除去することで前記配線溝内に配線
（下部電極）を形成する。その後、上記配線上に、たと
えばＳｉＮ（窒化シリコン）膜からなる容量絶縁膜を形
成し、その容量絶縁膜上に、たとえば窒化チタン膜から
なる容量電極（上部電極）を形成することにより、上記
配線、容量絶縁膜および容量電極からなるＭＩＭ（Meta
l-Insulator-Metal）構造のキャパシタを形成する。

【０００８】しかしながら、本発明者らは、上記工程に
よってキャパシタを形成する方法においては以下のよう
な問題があること見出した。

【０００９】すなわち、Ｗは融点が約３４００℃と非常
に高いことから、半導体製造装置の製造工程中の温度
（約３８０℃〜４７５℃）では流動性に乏しい。また、
ＣＶＤ法によって形成したＷ膜は、凹凸の大きなＷの結
晶粒の成長により成膜していくことから、上記配線溝内
をＷ膜で完全に埋め込むことが困難になっている。その
ため、配線溝内のＷ膜には隙間が形成され、層間絶縁膜
上の不要なＷ膜を除去した後においては配線の表面に隙
間が現れることになる。このような状況下で上記容量絶
縁膜を形成すると、前記隙間の上部では容量絶縁膜の膜
厚が所望の膜厚より薄くなったり被覆されない不具合、
すなわち容量絶縁膜のカバレージ不足が発生してしま
う。容量絶縁膜がカバレージ不足となった状態では、キ
ャパシタの上部電極と下部電極との間で耐圧が不十分と
なってリーク電流が流れてしまい、キャパシタとして機
能しなくなってしまう問題がある。

【００１０】本発明の目的は、層間絶縁膜に形成された
配線溝内に配線を形成し、その配線の表面で開口する隙
間が存在する場合において、その配線上に形成する薄膜
のカバレージを確保する技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明は、半導体基板の主面上
に第１絶縁膜を形成する工程と、前記第１絶縁膜に溝部
を形成する工程と、前記溝部の内部を含む前記第１絶縁
膜上に第１導電性膜を形成する工程と、前記溝部の外部
の前記第１導電性膜を除去することにより、前記溝部内
に第１配線を形成する工程とを含み、前記第１導電性膜
を形成する工程においては前記溝部内の前記第１導電性
膜内に第１空間が形成され、前記第１配線を形成する工
程においては前記第１配線の表面に前記第１空間が開口
し、前記第１配線を形成した工程の後、前記半導体基板
上に前記第１空間を埋め込む第１薄膜を形成する工程
と、前記第１空間の外部の前記第１薄膜を除去した後、
前記第１配線上に第２薄膜を形成する工程とを含むもの
である。

【００１４】また、本発明は、半導体基板の主面上に第
１絶縁膜を形成する工程と、前記第１絶縁膜に溝部を形
成する工程と、前記溝部の内部を含む前記第１絶縁膜上
に第１導電性膜を形成する工程と、前記溝部の外部の前
記第１導電性膜を除去することにより、前記溝部内に第
１配線を形成する工程とを含み、前記第１導電性膜を形
成する工程においては前記溝部内の前記第１導電性膜内
に第１空間が形成され、前記第１配線を形成する工程に
おいては前記第１配線の表面に前記第１空間が開口し、
前記第１配線を形成した工程の後、前記半導体基板上に
前記第１空間を埋め込む第１薄膜を形成する工程と、前
記第１薄膜をパターニングした後、前記第１配線上に第
２薄膜を形成する工程とを含むものである。

【００１５】また、本発明は、半導体基板の主面上に第
１絶縁膜を形成する工程と、前記第１絶縁膜に溝部を形
成する工程と、前記溝部の内部を含む前記第１絶縁膜上
に第１導電性膜を形成する工程と、前記溝部の外部の前
記第１導電性膜を除去することにより、前記溝部内に第
１配線を形成する工程とを含み、前記第１導電性膜を形
成する工程においては前記溝部内の前記第１導電性膜内
に第１空間が形成され、前記第１配線を形成する工程に
おいては前記第１配線の表面に前記第１空間が開口し、
前記第１配線を形成した工程の後、前記半導体基板上に
前記第１空間を埋め込む第１薄膜を形成する工程と、前
記第１空間の外部の前記第１薄膜を除去した後、前記半
導体基板上に第２薄膜を堆積し、前記第２薄膜をパター
ニングする工程と、前記第２薄膜をパターニングした
後、前記半導体基板上に第２導電性膜を堆積し、前記第
２導電性膜をパターニングすることによって第２配線を
形成し、前記第１配線を下部電極とし、前記第２薄膜を
容量絶縁膜とし、前記第２配線の一部を上部電極とする
キャパシタを形成する工程とを含むものである。

【００１６】また、本発明は、（ａ）半導体基板上に形
成された第１絶縁膜と、（ｂ）前記第１絶縁膜に設けら
れた溝部内に第１導電性膜を埋め込んで形成された第１
配線と、（ｃ）前記第１配線上に形成された第２薄膜
と、（ｄ）前記第１配線および前記第１絶縁膜上でパタ
ーニングされた第２導電性膜とを有し、前記第１配線中
には前記第１配線の表面で開口する第１空間が含まれ、
前記第１空間は第１薄膜によって埋め込まれ、前記第１
配線を下部電極とし、前記第２薄膜を容量絶縁膜とし、
前記第２導電性膜を上部電極とするキャパシタが形成さ
れているものである。

【００１７】また、本発明は、（ａ）半導体基板上に形
成された第１絶縁膜と、（ｂ）前記第１絶縁膜に設けら
れた溝部内に第１導電性膜を埋め込んで形成された第１
配線と、（ｃ）前記第１配線上に形成された第２薄膜
と、（ｄ）前記第１配線および前記第１絶縁膜上でパタ
ーニングされた第２導電性膜とを有し、前記第１配線中
には前記第１配線の表面で開口する第１空間が含まれ、
前記第１空間は前記第１配線および前記第１絶縁膜上に
てパターニングされた第１薄膜によって埋め込まれ、前
記第１配線を下部電極とし、前記第２薄膜を容量絶縁膜
とし、前記第２導電性膜を上部電極とするキャパシタが
形成されているものである。

【００１８】また、本発明は、（ａ）半導体基板上に形
成された第１絶縁膜と、（ｂ）前記第１絶縁膜に設けら
れた溝部内に第１導電性膜を埋め込んで形成された第１
配線と、（ｃ）前記第１配線上に形成された第２薄膜
と、（ｄ）前記第１配線および前記第１絶縁膜上に配置
された第２配線とを有し、前記第１配線中には前記第１
配線の表面で開口する第１空間が含まれ、前記第１空間
は第１薄膜によって埋め込まれ、前記第１配線を下部電
極とし、前記第２薄膜を容量絶縁膜とし、前記第２配線
の一部を上部電極とするキャパシタが形成されているも
のである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２０】（実施の形態１）本実施の形態１は、たと
えばＳＲＡＭの製造方法に本発明を適用したものであ
る。この本実施の形態１のＳＲＡＭの製造方法を図１〜
図２６を用いて説明する。

【００２１】図１は本実施の形態のＳＲＡＭの製造工程
中の要部平面図であり、メモリセル約１個分の領域の半
導体基板を示している。また、図２は図１のＡ−Ａ断面
と対応する。

【００２２】まず、図１および図２に示すように、たと
えば比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる
半導体基板１を８５０℃程度で熱処理して、その主面
（素子形成面）に膜厚１０ｎｍ程度の薄い酸化シリコン
膜（パッド酸化膜）を形成する。次いで、この酸化シリ
コン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣ
ＶＤ法で堆積した後、フォトレジスト膜をマスクにした
ドライエッチングで素子分離領域の窒化シリコン膜と酸
化シリコン膜とを除去する。この酸化シリコン膜は、後
の工程で素子分離溝の内部に埋め込まれる酸化シリコン
膜をデンシファイ（焼き締め）する時などに基板に加わ
るストレスを緩和する目的で形成される。また、窒化シ
リコン膜は酸化されにくい性質を持つので、その下部
（活性領域）の基板表面の酸化を防止するマスクとして
利用される。

【００２３】続いて、窒化シリコン膜をマスクにしたド
ライエッチングで素子分離領域の半導体基板１に深さ３
５０ｎｍ程度の溝２を形成した後、エッチングで溝２の
内壁に生じたダメージ層を除去するために、半導体基板
１を１０００℃程度で熱処理して溝２の内壁に膜厚１０
ｎｍ程度の薄い酸化シリコン膜を形成する。

【００２４】続いて、たとえば絶縁膜としてＣＶＤ法に
て半導体基板１上に酸化シリコン膜３を堆積した後、こ
の酸化シリコン膜３の膜質を改善するために、半導体基
板１を熱処理して酸化シリコン膜３をデンシファイ（焼
き締め）する。その後、窒化シリコン膜をストッパに用
いたＣＭＰ法でその酸化シリコン膜を研磨して溝の内部
に残すことにより、表面が平坦化された素子分離領域３
Ａを形成する。

【００２５】次いで、半導体基板１にｐ型の導電型を有
する不純物（たとえばＢ（ホウ素））およびｎ型の導電
型を有する不純物（たとえばＰ（リン））をイオン打ち
込みした後、半導体基板１に約１０００℃の熱処理を施
すことにより上記不純物を拡散させることによって、ｐ
型ウェル４およびｎ型ウェル５を形成する。半導体基板
１には、ｐ型ウェル４およびｎ型ウェル５の主表面であ
る活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２が形成さ
れ、これらの活性領域は酸化シリコン膜３が埋め込まれ
た素子分離領域３Ａによって囲まれている。これによ
り、図１に示すように、後述する転送用ｎチャネル型Ｍ
ＩＳＦＥＴＱｔ１および駆動用ｎチャネル型ＭＩＳＦＥ
ＴＱｄ１が形成される活性領域Ａｐ１（４）は一体に形
成される。また、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ
２および駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２が形成
される活性領域Ａｐ２（４）は一体に形成される。ま
た、負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成され
る活性領域Ａｎ２（５）と負荷用ｐチャネル型ＭＩＳＦ
ＥＴＱｐ２が形成される活性領域Ａｎ１（５）とは、素
子分離領域３Ａにより互いに電気的に分離され、かつ、
活性領域Ａｐ１（４）、Ａｐ２（４）とも分離される。

【００２６】次に、図３および図４に示すように、たと
えばフッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェ
ル４およびｎ型ウェル５）の主面をウェット洗浄した
後、約８００℃の熱酸化によりｐ型ウェル４およびｎ型
ウェル５のそれぞれの表面に膜厚６ｎｍ程度の清浄な酸
化膜からなるゲート絶縁膜６を形成する。

【００２７】続いて、たとえばＣＶＤ法にて、ゲート絶
縁膜６の上部に導電体膜として膜厚１００ｎｍ程度の低
抵抗多結晶シリコン膜を堆積する。続いて、フォトレジ
スト膜をマスクにしたドライエッチングによりその多結
晶シリコン膜をパターニングすることにより、ゲート電
極７を形成する。

【００２８】次に、図５に示すように、たとえば半導体
基板１上に、絶縁膜としてＣＶＤ法にて酸化シリコン膜
を堆積した後、その酸化シリコン膜上に窒化シリコン膜
を堆積する。続いて、その窒化シリコン膜を異方的にエ
ッチングすることにより、サイドウォールスペーサ８を
形成する。この時、窒化シリコン膜の下層の酸化シリコ
ン膜をエッチングストッパとして用いることができるの
で、ｐ型ウェル４およびｎ型ウェル５のそれぞれの表面
がエッチングされることを防ぐことができる。次いで、
サイドウォールスペーサ８をマスクとして、前記窒化シ
リコン膜の下層に形成されていた酸化シリコン膜をエッ
チングする。このエッチングは、酸化シリコン膜の下層
の半導体基板１（ｐ型ウェル４およびｎ型ウェル５）に
対してエッチング選択比がとれるエッチング条件で行う
ことにより、ｐ型ウェル４およびｎ型ウェル５のそれぞ
れの表面がエッチングされることを防ぐことができる。

【００２９】次に、図６および図７に示すように、ｐ型
ウェル４にｎ型の導電型を有する不純物（たとえばＰま
たはＡｓ（ヒ素））をイオン注入することによりｎ型半
導体領域９（ソース、ドレイン）を形成し、ｎ型ウェル
５にｐ型の導電型を有する不純物（たとえばＢ）をイオ
ン注入することによりｐ型半導体領域（ソース、ドレイ
ン（図示は省略））を形成する。ここまでの工程によ
り、本実施の形態１のＳＲＡＭのメモリセルを構成する
６個のＭＩＳＦＥＴ（駆動用ｎチャネル型ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ
１、Ｑｔ２、負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１、
Ｑｐ２）を形成することができる。駆動用ｎチャネル型
ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ｎチャネル型
ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル（第１チャ
ネル）型ＭＩＳＦＥＴからなり、負荷用ｐチャネル型Ｍ
ＩＳＦＥＴＱｐ１、Ｑｐ２は、ｐチャネル型ＭＩＳＦＥ
Ｔからなる。また、駆動用ｎチャネル型ＭＩＳＦＥＴＱ
ｄ１のゲート電極７と負荷用ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ１のゲート電極７とは共通であり、駆動用ｎチャネ
ル型ＭＩＳＦＥＴＱｄ２のゲート電極７と負荷用ｐチャ
ネル型ＭＩＳＦＥＴＱｐ２のゲート電極７とは共通であ
る。また、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２のド
レイン領域と転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２の
ソース、ドレイン領域の一方とは一体に形成される。ま
た、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１のドレイン
領域と転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１のソー
ス、ドレイン領域の一方とは一体に形成される。

【００３０】続いて、半導体基板１の表面を洗浄した
後、たとえばスパッタリング法により半導体基板１上に
Ｃｏ（コバルト）膜および、Ｔｉ（チタン）膜もしくは
窒化チタン膜を順次堆積する。続いて、半導体基板１に
約６００℃の熱処理を施すことにより、ｎ型半導体領域
９、ｐ型半導体領域およびゲート電極７上にＣｏＳｉ₂
層１０を形成する。次いで、未反応のＣｏ膜およびＴｉ
膜をエッチングにより除去した後、約７００℃〜８００
°の熱処理によりＣｏＳｉ₂層１０を低抵抗化する。

【００３１】次に、図８に示すように、たとえばエッチ
ングストッパ絶縁膜としてＣＶＤ法により半導体基板１
上に膜厚５０ｎｍ程度の窒化シリコン膜１１を堆積す
る。この窒化シリコン膜１１は、後述するコンタクトホ
ールの形成時の酸化シリコン膜１２のエッチングにおい
てエッチングストッパとしての役割を果たす。続いて、
上記窒化シリコン膜１１の上部に、たとえば層間絶縁膜
としてＣＶＤ法にて酸化シリコン膜１２を堆積した後、
その酸化シリコン膜１２の表面をＣＭＰ法によって研磨
し平坦化する。すなわち、層間絶縁膜である酸化シリコ
ン膜１２の表面は平坦化されている。

【００３２】次に、図９に示すように、たとえば図示し
ないフォトレジスト膜をマスクとして酸化シリコン膜１
２をドライエッチングする。続いて、窒化シリコン膜１
１をドライエッチングすることによって、ｎ型半導体領
域９（ソース、ドレイン）およびｐ型半導体領域（ソー
ス、ドレイン）に達するコンタクトホール１３を形成す
る。

【００３３】次に、図１０および図１１に示すように、
酸化シリコン膜１２の上部に、たとえばスパッタリング
法にて膜厚１０ｎｍ程度のＴｉ膜および膜厚２０ｎｍ程
度の窒化チタン膜を順次堆積する。この時、そのＴｉ膜
および窒化チタン膜はコンタクトホール１３の内部にも
堆積される。続いて、半導体基板１に約５００℃〜７０
０℃で約１分間の熱処理を施すことにより、Ｔｉ膜と窒
化チタン膜との積層膜からなるバリア導体膜１４を形成
する。

【００３４】続いて、バリア導体膜１４の上部に、たと
えばＣＶＤ法（化学的成膜方法）によりコンタクトホー
ル１３の内部を埋め込むＷ（タングステン）膜１５を堆
積する。続いて、バリア導体膜１４およびＷ膜１５に対
して、酸化シリコン膜１２の表面が現れるまでエッチバ
ックもしくはＣＭＰ等の研磨を施すことにより、コンタ
クトホール１３の外部のバリア導体膜１４およびＷ膜１
５を除去する。これにより、コンタクトホール１３内
に、バリア導体膜１４およびＷ膜１５からなるプラグ１
６を形成することができる。図１０に示すように、プラ
グ１６により、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１
のゲート電極７、負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ
１のゲート電極７および負荷用ｐチャネル型ＭＩＳＦＥ
ＴＱｐ２のドレイン領域は電気的に接続される。また、
プラグ１６により、駆動用ｎチャネル型ＭＩＳＦＥＴＱ
ｄ２のゲート電極７、負荷用ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ２のゲート電極７、負荷用ｐチャネル型ＭＩＳＦＥ
ＴＱｐ１のドレイン領域は電気的に接続されている。

【００３５】次に、図１２に示すように、たとえばエッ
チングストッパ絶縁膜としてＣＶＤ法により半導体基板
１上に窒化シリコン膜１７を堆積する。この窒化シリコ
ン膜１７は、後述する配線溝の形成時の酸化シリコン膜
１８のエッチングにおいてエッチングストッパとしての
役割を果たす。続いて、上記窒化シリコン膜１７の上部
に、たとえばＣＶＤ法にて酸化シリコン膜１８を堆積
し、窒化シリコン膜１７および酸化シリコン膜１８から
なる層間絶縁膜（第１絶縁膜）１９を形成する。

【００３６】次に、図１３に示すように、たとえば図示
しないフォトレジスト膜をマスクとして層間絶縁膜１９
をドライエッチングすることにより、幅が０．１６μｍ
〜０．１８μｍ程度でありアスペクト比が１程度の配線
溝（溝部）２０を形成する。続いて、図１４に示すよう
に、配線溝２０の内部を含む層間絶縁膜１９の上部に、
たとえばスパッタリング法にて膜厚１０ｎｍ程度のＴｉ
膜および膜厚２０ｎｍ程度の窒化チタン膜を順次堆積す
る。次いで、半導体基板１に約５００℃〜７００℃で約
１分間の熱処理を施すことにより、Ｔｉ膜と窒化チタン
膜との積層膜からなるバリア導体膜２１を形成する。続
いて、バリア導体膜２１の上部に、ＣＶＤ法により配線
溝２０の内部を埋め込むＷ膜（第１導電性膜）２２を堆
積する。この時、ＣＶＤ法によって堆積されたＷ膜２２
は、凹凸の大きなＷの結晶粒の成長により成膜していく
ことから、配線溝２０の内部においてはＷ膜２２内に隙
間（第１空間）２３が形成される。また、本発明者らが
行った実験によれば、隙間２３と同様の隙間は、幅が約
０．４μｍ以下でアスペクト比が約１以上の配線溝にＷ
膜を埋め込む場合に発生しやすいことがわかった。

【００３７】次に、図１５および図１６に示すように、
バリア導体膜２１およびＷ膜２２に対して、層間絶縁膜
１９の表面が現れるまでエッチバックもしくはＣＭＰを
施すことにより、配線溝２０の外部のバリア導体膜２１
およびＷ膜２２を除去する。これにより、配線溝２０内
に、バリア導体膜２１およびＷ膜２２からなる配線２
４、２４Ａ（第１配線）を形成することができる。ま
た、配線２４、２４Ａの表面においては、上記隙間２３
が開口する。この時、図１５中に図示した配線２４Ａの
うちの１本は、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１
のドレイン、負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１の
ドレインおよび駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２
のゲート電極７とそれぞれプラグ１６を介して電気的に
接続される。また、配線２４Ａのうちの他の１本は、駆
動用ｎチャネル型ＭＩＳＦＥＴＱｄ２のドレイン、負荷
用ｐチャネル型ＭＩＳＦＥＴＱｐ２のドレインおよび駆
動用ｎチャネル型ＭＩＳＦＥＴＱｄ１のゲート電極７と
それぞれプラグ１６を介して電気的に接続される。ここ
で、上記プラグ１６および配線２４、２４Ａを形成する
際に、上記コンタクトホール１３および配線溝２０を形
成した後、バリア導体膜を形成し、次いでＷ膜でコンタ
クトホール１３および配線溝２０を同時に埋め込む手段
が考えられる。しかしながら、この手段を用いた場合、
Ｗ膜を埋め込むコンタクトホール１３および配線溝２０
のアスペクト比が大きくなることから、そのＷ膜の埋め
込みがさらに難しくなり、上記隙間２３がさらに大きく
なってしまうことになる。そのため、本実施の形態１の
ように、プラグ１６と配線２４、２４Ａとは別工程で形
成した方が好ましい。

【００３８】次に、図１７に示すように、半導体基板１
上に補助膜（第１薄膜）２５を堆積することにより、上
記隙間２３をその補助膜２５で埋め込む。この補助膜２
５の形成方法としては、たとえばＡｌ（アルミニウム）
膜をスパッタリング法によって堆積する手段を例示でき
る。Ａｌ膜は、膜の表面のみならず、膜の内部において
も構成原子の流動性が良いことから、隙間２３を良好に
埋め込むことができる。また、たとえばスパッタリング
法により窒化チタン膜を堆積することで補助膜２５を形
成してもよい。窒化チタン膜はステップカバレッジが良
好であり、かつ、融点が高いことから、後述する容量絶
縁膜を配線２４Ａ上に形成した後においても、配線２４
Ａ上における容量絶縁膜の被覆性を確保することが可能
となる。さらに、たとえばＣＶＤ法により酸化シリコン
膜、窒化シリコン膜またはＳｉＣＮ（炭窒化シリコン）
を堆積することにより補助膜２５を形成してもよい。

【００３９】次に、図１８に示すように、たとえばＣＭ
Ｐ法またはエッチバック法によって上記隙間２３の外部
の補助膜２５を除去する。続いて、図１９〜図２１に示
すように、たとえばＣＶＤ法によって半導体基板１上に
キャパシタの容量絶縁膜となる膜厚２０ｎｍ程度の窒化
シリコン膜（第２薄膜）２６を堆積する。さらに続い
て、フォトレジスト膜をマスクとしたドライエッチング
によりその窒化シリコン膜２６をパターニングし、配線
２４Ａ上に延在する窒化シリコン膜２６を残す。この
時、窒化シリコン膜２６には、１本の配線２４Ａに達す
るコンタクトホール２７が形成される。なお、図２１
は、図１９中のＢ−Ｂ線に沿った断面に相当し、図２１
中においてＰで示す領域は負荷用ｐチャネル型ＭＩＳＦ
ＥＴＱｐ１または負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ
２のソース、ドレインとなるｐ型半導体領域である。

【００４０】ここで、下部（容量）電極となる配線２４
Ａに形成されている隙間２３は、補助膜２５によって埋
め込まれていることから、配線２４Ａ上においては、特
に隙間２３の上部で窒化シリコン膜２６を陥没または途
切れさせることなく平坦に成膜することが可能となる。
これにより、容量絶縁膜（窒化シリコン膜２６）が局所
的に薄くなり、その耐圧が低下してしまうことを防ぐこ
とができる。

【００４１】また、容量絶縁膜（窒化シリコン膜２６）
が局所的に薄くなった場合には、その薄くなった箇所に
電界集中が起こり、容量に不良のポテンシャルを残すこ
とになってしまう。本実施の形態１においては、上記し
たように、窒化シリコン膜２６を均一な膜厚で成膜する
ことができることから、キャパシタにその不良のポテン
シャルが残ることも防ぐことができる。

【００４２】さらに、窒化シリコン膜２６は均一な膜厚
で成膜することができることから、本実施の形態１のＳ
ＲＡＭのキャパシタ容量を向上することができる。すな
わち、α線により本実施の形態１のＳＲＡＭのメモリセ
ル中に保存されている情報が破壊されてしまうことをよ
り効果的に防ぐことが可能となる。

【００４３】次に、たとえばスパッタリング法によって
半導体基板１上に窒化チタン膜（第２導電性膜）２８を
堆積する。続いて、フォトレジスト膜をマスクとしたド
ライエッチングによりその窒化チタン膜２８をパターニ
ングし、窒化シリコン膜２６上に延在する窒化チタン膜
２８を残す。これにより、配線２４Ａを下部（容量）電
極とし、窒化シリコン膜２６を容量絶縁膜とし、窒化チ
タン膜２８を上部電極とするＭＩＭ構造のキャパシタＣ
を形成することができる。

【００４４】次に、図２２に示すように、半導体基板１
上に窒化シリコン膜を堆積してバリア絶縁膜２９を形成
する。この窒化シリコン膜の堆積には、たとえばプラズ
マＣＶＤ法を用いることができる。バリア絶縁膜２９
は、後の工程においてエッチングを行なう際のエッチス
トッパ層として機能する。

【００４５】続いて、バリア絶縁膜２９の表面に、絶縁
膜３０を堆積する。この絶縁膜３０は、たとえばフッ素
を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。絶縁
膜３０としてＳｉＯＦ膜を用いた場合には、半導体集積
回路装置の配線の総合的な誘電率を下げることが可能で
あり、配線遅延を改善できる。

【００４６】続いて、絶縁膜３０の表面に、たとえばプ
ラズマＣＶＤ法にて窒化シリコン膜を堆積し、エッチス
トッパ膜３１を堆積する。このエッチストッパ膜３１
は、後の工程でエッチストッパ膜３１上に堆積する絶縁
膜に配線形成用の溝部や孔部を形成する際に、その掘り
過ぎにより下層に損傷を与えたり加工寸法精度が劣化し
たりすることを回避するためのものである。

【００４７】続いて、エッチストッパ膜３１の表面に、
たとえばＳｉＯＦ膜を堆積して絶縁膜３２を形成する。
絶縁膜３２はＣＶＤ法により堆積し、絶縁膜３２、エッ
チストッパ膜３１、絶縁膜３０およびバリア絶縁膜２９
からなる層間絶縁膜３３を形成する。絶縁膜３２は、絶
縁膜３０と同様に半導体集積回路装置の配線の総合的な
誘電率を下げる機能を有し、配線遅延を改善することが
できる。次いで、絶縁膜３２を、たとえばＣＭＰ法で研
磨することによりその表面を平坦化した後、絶縁膜３２
上に反射防止膜（図示は省略）を形成する。

【００４８】次に、フォトレジスト膜をマスクとしたド
ライエッチング法により、上記反射防止膜、絶縁膜３
２、エッチストッパ膜３１、絶縁膜３０およびバリア絶
縁膜２９を順次エッチングし、コンタクトホール３４を
形成する。続いて、コンタクトホール３４の形成時に用
いた反射防止膜およびフォトレジスト膜を除去した後、
コンタクトホール３４を埋め込む反射防止膜（図示は省
略）を半導体基板１上に成膜する。この反射防止膜は、
上記コンタクトホール３４の形成時に用いた反射防止膜
と同じ材質とすることができる。

【００４９】次に、フォトレジスト膜をマスクとしたド
ライエッチング法により、上記反射防止膜、絶縁膜３２
およびエッチストッパ膜３１を順次エッチングする。続
いて、上記フォトレジスト膜および反射防止膜を除去
し、配線溝３５を形成する。

【００５０】次に、図２３および図２４に示すように、
半導体基板１上にバリア導体膜３６となる、たとえばＴ
ａ（タンタル）膜を堆積する。このＴａ膜の堆積は、後
の工程において堆積するＣｕ（銅）膜の密着性の向上お
よびＣｕの拡散防止のために行うものである。なお、本
実施の形態１においてはバリア導体膜３６としてＴａ膜
を例示するが、ＴａＮ（窒化タンタル）、窒化チタン膜
あるいはＴａ膜のような金属膜と窒化膜との積層膜等で
あってもよい。バリア導体膜がＴａ、ＴａＮの場合には
窒化チタンを用いた場合よりＣｕ膜との密着性がよい。
また、バリア導体膜３６が窒化チタン膜の場合、この後
の工程であるＣｕ膜の形成直前に窒化チタン膜の表面を
スパッタエッチングすることも可能である。このような
スパッタエッチングにより、窒化チタン膜の表面に吸着
した水、酸素分子等を除去し、Ｃｕ膜の接着性を改善す
ることができる。この技術は、特に、窒化チタン膜の堆
積後、真空破壊して表面を大気に曝し、銅膜を形成する
場合に効果が大きい。なお、この技術は窒化チタン膜に
限られず、ＴａＮ膜においても、効果の差こそあるが有
効である。

【００５１】続いて、たとえばスパッタリング法によ
り、シード膜となるＣｕ膜または銅合金膜をコンタクト
ホール３４および配線溝３５の内部を含む半導体基板１
上に堆積する。シード膜を銅合金膜とする場合には、そ
の合金中にＣｕを８０重量パーセント程度以上含むよう
にする。次いで、上記シード膜が堆積された半導体基板
１上に、たとえばＣｕ膜をコンタクトホール３４および
配線溝３５を埋め込むように形成し、このＣｕ膜とシー
ド膜とを合わせて導電性膜３７とする。コンタクトホー
ル３４および配線溝３５を埋め込むＣｕ膜は、たとえば
電解めっき法にて形成し、めっき液としては、たとえば
Ｈ₂ＳＯ₄（硫酸）に１０％のＣｕＳＯ₄（硫酸銅）およ
びＣｕ膜のカバレージ向上用の添加剤を加えたものを用
いる。このＣｕ膜の形成に電解めっき法を用いた場合、
Ｃｕ膜の成長速度を電気的に制御できるので、コンタク
トホール３４および配線溝３５の内部における導電性膜
３７のカバレージを向上することができる。本実施の形
態１においては、導電性膜３７の堆積に電解めっき法を
用いる場合を例示しているが、無電解めっき法を用いて
もよい。無電解めっき法を用いた場合、電圧印加を必要
としないので、電圧印加に起因する半導体基板１のダメ
ージを、電解めっき法を用いた場合よりも低減すること
ができる。また、導電性膜３７を形成する工程に続け
て、アニール処理によってその導電性膜３７を流動化さ
せることにより、導電性膜３７のコンタクトホール３４
および配線溝３５への埋め込み性をさらに向上させるこ
ともできる。

【００５２】続いて、たとえばＣＭＰ法により、絶縁膜
３２の表面を研磨終点として絶縁膜３２上の余分なバリ
ア導体膜３６および導電性膜３７を研磨し、コンタクト
ホール３４および配線溝３５内にバリア導体膜３６およ
び導電性膜３７を残すことで配線３８を形成する。次い
で、たとえば０．１％アンモニア水溶液と純水とを用い
た２段階のブラシスクラブ洗浄により、半導体基板１の
表面に付着した研磨砥粒およびＣｕを除去する。

【００５３】次に、図２５に示すように、上記層間絶縁
膜３３を形成した工程と同様の工程により層間絶縁膜３
９を形成する。続いて、上記コンタクトホール３４およ
び配線溝３５を形成した工程と同様の工程によりコンタ
クトホール４０および配線溝４１を形成する。次いで、
上記配線３８を形成した工程と同様の工程により配線４
２を形成し、図２６に示す回路図のＳＲＡＭを製造す
る。なお、図２６は、ＳＲＡＭのメモリセル１個を示す
等価回路図である。

【００５４】図２６に示すように、本実施の形態１のＳ
ＲＡＭのメモリセルは、一対の相補性データ線（データ
線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの
交差部に配置され、一対の駆動用ｎチャネル型ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２、一対の負荷用ｐチャネル型ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２、および一対の転送用ｎチャネル
型ＭＩＳＦＥＴＱｔ１、Ｑｔ２により形成されている。
ワード線ＷＬは上記配線３８から形成することができ、
データ線ＤＬ、／ＤＬは上記配線４２から形成すること
ができる。転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２のゲート電極７とワード線ＷＬとは、プラグ１６お
よび配線２４を介して電気的に接続される。

【００５５】上記メモリセルを形成する６個のＭＩＳＦ
ＥＴのうち、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１お
よび負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ１はインバー
タＩＮＶ１を形成し、駆動用ｎチャネル型ＭＩＳＦＥＴ
Ｑｄ２および負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ２は
インバータＩＮＶ２を形成している。これら一対のイン
バータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノ
ードＤ、Ｅ）は、プラグ１６および配線２４、３８を介
して電気的に交差接続され、１ビットの情報を記憶する
情報記憶部としてのフリップフロップ回路を形成してい
る。また、このフリップフロップ回路の一方の入出力端
子（蓄積ノードＤ）は、転送用ｎチャネル型ＭＩＳＦＥ
ＴＱｔ１のソース、ドレインの一方にプラグ１６を介し
て電気的に接続され、他方の入出力端子（蓄積ノード
Ｅ）は、転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソー
ス、ドレインの一方にプラグ１６を介して電気的に接続
される。さらに、上記キャパシタＣは、蓄積ノードＤと
蓄積ノードＥとの間に接続される容量となる。

【００５６】転送用ｎチャネル型ＭＩＳＦＥＴＱｔ１の
ソース、ドレイン領域の他方はプラグ１６および配線２
４、３８を介してデータ線ＤＬに電気的に接続され、同
様に転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２のソース、
ドレイン領域の他方はプラグ１６および配線２４、３８
を介してデータ線／ＤＬに接続されている。また、フリ
ップフロップ回路の一端（負荷用ｐチャネル型ＭＩＳＦ
ＥＴＱｐ１、Ｑｐ２の各ソース）は、プラグ１６、配線
２４、配線３８および配線４２を介して電源電圧Ｖｃｃ
に電気的に接続され、他端（駆動用ｎチャネル型ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の各ソース）は、プラグ１６、配
線２４、配線３８および配線４２を介して基準電圧Ｖｓ
ｓに電気的に接続されている。

【００５７】上記したＳＲＡＭの回路の動作を説明する
と、一方のインバータＩＮＶ１の蓄積ノードＤが高電位
（“Ｈ”）であるときには、駆動用ｎチャネル型ＭＩＳ
ＦＥＴＱｄ２がＯＮになるので、他方のインバータＩＮ
Ｖ２の蓄積ノードＥが低電位（“Ｌ”）になる。従っ
て、駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ１がＯＦＦに
なり、蓄積ノードＤの高電位（“Ｈ”）が保持される。
すなわち、一対のインバータＩＮＶ１、ＩＮＶ２を交差
結合させたラッチ回路によって相互の蓄積ノードＤ、Ｅ
の状態が保持され、電源電圧が印加されている間は情報
が保存される。

【００５８】上記したように、転送用ｎチャネル型ＭＩ
ＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワ
ード線ＷＬが接続され、このワード線ＷＬによって転送
用ｎチャネル型ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非
導通が制御される。すなわち、ワード線ＷＬが高電位
（“Ｈ”）であるときには、転送用ｎチャネル型ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２がＯＮになり、フリップフロップ
回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電
気的に接続される。これにより、蓄積ノードＤ、Ｅの電
位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬ
に現れ、メモリセルＭＣの情報として読み出される。

【００５９】また、メモリセルＭＣに情報を書き込むに
は、ワード線ＷＬを“Ｈ”電位レベル、転送用ｎチャネ
ル型ＭＩＳＦＥＴＱｔ１,Ｑｔ２をＯＮ状態にしてデー
タ線ＤＬ、／ＤＬの情報を蓄積ノードＤ、Ｅに伝達す
る。

【００６０】（実施の形態２）本実施の形態２のＳＲＡ
Ｍは、前記実施の形態１においてＷを主成分として形成
した配線２４（図１６参照）をＣｕを主成分として形成
するものである。このような本実施の形態２のＳＲＡＭ
の製造方法を図２７〜図３０を用いて説明する。

【００６１】本実施の形態２のＳＲＡＭの製造工程は、
前記実施の形態１において配線溝２０を形成した工程
（図１３参照）までは同様である。その後、前記実施の
形態１における配線３８を形成した工程と同様の工程に
より、配線溝２０内に配線を形成する。すなわち、図２
７に示すように、前記実施の形態１におけるバリア導体
膜３６と同様のバリア導体膜２１Ａを半導体基板１上に
堆積する。続いて、たとえばスパッタリング法により、
シード膜となるＣｕ膜または銅合金膜を配線溝２０の内
部を含む半導体基板１上に堆積した後、電解めっき法
（化学的成膜方法）にてＣｕ膜を配線溝２０を埋め込む
ように形成し、このＣｕ膜とシード膜とを合わせて導電
性膜（第１導電性膜）２２Ａとする。このＣｕ膜の成膜
時において、Ｃｕ膜の構成原子の流動性は、膜の内部に
比べて表面の方が上回ることから、配線溝２０の開口部
付近に空洞部（第１空間）２３Ａが形成される。

【００６２】次に、図２８に示すように、たとえばＣＭ
Ｐ法により、層間絶縁膜１９上の余分なバリア導体膜２
１Ａおよび導電性膜２２Ａを研磨し、配線溝２０内にバ
リア導体膜２１Ａおよび導電性膜２２Ａを残すことで配
線２４、２４Ａを形成する。この時、配線２４、２４Ａ
の表面においては、上記空洞部２３Ａが開口する。

【００６３】次に、図２９に示すように、半導体基板１
上に前記実施の形態１において示した補助膜２５（図１
７参照）と同様の補助膜２５を堆積することにより、上
記空洞部２３Ａをその補助膜２５で埋め込む。続いて、
図３０に示すように、たとえばＣＭＰ法またはエッチバ
ック法によって上記空洞部２３Ａの外部の補助膜２５を
除去し、補助膜２５を空洞部２３Ａに残す。

【００６４】ここで、上記補助膜２５をＷ膜とした場
合、選択Ｗ（タングステン）−ＣＶＤ法によってこのＷ
膜の成膜を行ってもよい。選択Ｗ−ＣＶＤ法を用いた場
合、Ｗ膜はＣｕ膜上に成膜しやすく、上記配線２４はＣ
ｕを主成分としていることから、そのＷ膜を上記空洞部
２３Ａに優先的に埋め込むことができる。そのため、上
記空洞部２３Ａの外部の補助膜２５を除去する工程を簡
略化または省略することが可能となる。

【００６５】その後、前記実施の形態１において図１９
〜図２５を用いて説明した工程と同様の工程を経ること
によって、本実施の形態２のＳＲＡＭを製造する。

【００６６】このような本実施の形態２のＳＲＡＭにお
いても、下部（容量）電極となる配線２４Ａに形成され
ている空洞部２３Ａは、補助膜２５によって埋め込まれ
ていることから、配線２４Ａ上においては、特に空洞部
２３Ａの上部でキャパシタＣ（図２０および図２１参
照）の容量絶縁膜となる窒化シリコン膜２６（図２０お
よび図２１参照）を陥没または途切れさせることなく平
坦に成膜することが可能となる。これにより、容量絶縁
膜（窒化シリコン膜２６）が局所的に薄くなり、その耐
圧が低下してしまうことを防ぐことができる。

【００６７】また、配線２４に形成されている空洞部２
３Ａも補助膜２５によって埋め込まれているので、配線
２４上に形成する配線３８（図２４参照）のバリア導体
膜３６（図２４参照）をコンタクトホール３４の底部で
途切れさせることなく平坦に成膜することが可能とな
る。これにより、配線３８の主導電層を形成するＣｕが
コンタクトホール３４の底部から外部へ拡散してしまう
ことを防ぐことができる。すなわち、Ｃｕの拡散による
配線の短絡などの不具合を防ぐことが可能となる。

【００６８】（実施の形態３）本実施の形態３のＳＲＡ
Ｍは、前記実施の形態１または前記実施の形態２におい
て示した補助膜２５（図１８または図３０参照）を他の
方法でパターニングするものである。この本実施の形態
３のＳＲＡＭの製造方法を図３１〜図３９を用いて説明
する。

【００６９】本実施の形態３のＳＲＡＭの製造工程は、
前記実施の形態１における補助膜２５を堆積するまでの
工程（図１７参照）もしくは前記実施の形態２における
補助膜２５を堆積するまでの工程（図２９参照）と同様
であるが、以降の工程については、前記実施の形態１の
場合に連続する工程を例に取って説明する。

【００７０】上記補助膜２５を堆積した後、図３１およ
び図３２に示すように、フォトレジスト膜をマスクとし
たエッチングにより、補助膜２５をパターニングする。
なお、本実施の形態３においては、補助膜２５は、たと
えばＡｌ膜などのように導電性物質を主成分とするもの
である。続いて、図３３に示すように、たとえばＣＶＤ
法によって半導体基板１上にキャパシタの容量絶縁膜と
なる窒化シリコン膜２６を堆積する。次いで、フォトレ
ジスト膜をマスクとしたドライエッチングによりその窒
化シリコン膜２６をパターニングし、配線２４Ａ上に延
在する窒化シリコン膜２６を残す。この時、前記実施の
形態１と同様に、窒化シリコン膜２６には１本の配線２
４Ａに達するコンタクトホール２７（図２１参照）が形
成される。

【００７１】次に、たとえばスパッタリング法によって
半導体基板１上に窒化チタン膜２８を堆積する。続い
て、フォトレジスト膜をマスクとしたドライエッチング
によりその窒化チタン膜２８をパターニングし、窒化シ
リコン膜２６上に延在する窒化チタン膜２８を残す。こ
れにより、配線２４Ａを下部（容量）電極とし、窒化シ
リコン膜２６を容量絶縁膜とし、窒化チタン膜２８を上
部電極とするＭＩＭ構造のキャパシタＣを形成すること
ができる。本実施の形態３においては、配線２４Ａ上に
も上記補助膜２５が残ることから、その補助膜２５の高
さ分だけ容量絶縁膜（窒化シリコン膜２６）の面積が増
加することになる。それにより、キャパシタＣの容量を
増加させることが可能となる。

【００７２】この時、上記補助膜２５、窒化シリコン膜
２６および窒化チタン膜２８の平面パターンは図３４ま
たは図３５に示すようになる。ここで、図３６および図
３７は、それぞれ図３４中のＢ−Ｂ線および図３５中の
Ｂ−Ｂ線に沿った断面図である。また、図３８および図
３９は、それぞれ図３４および図３５に対応した上記キ
ャパシタＣの拡大平面図である。

【００７３】本発明者らが行った実験によれば、上記隙
間２３は、配線２４、２４Ａの幅方向で中心付近に形成
されやすく、上記補助膜２５を配線２４、２４Ａの幅方
向で約６０％以上を覆うようにパターニングすること
で、補助膜２５が隙間２３を被覆できることがわかっ
た。そこで、本実施の形態３では、補助膜２５をパター
ニングする際に、配線２４、２４Ａを幅方向で約６０％
以上またはその幅の中心から左右約３０％以上を覆うよ
うにパターニングすることを例示することができる。

【００７４】また、図３８に示したキャパシタＣの平面
レイアウトパターンでは、補助膜２５は下部（容量）電
極となる配線２４Ａ内に形成され、容量絶縁膜（窒化シ
リコン膜２６）は配線２４Ａ全面より広い範囲を被覆し
ている。さらに、上部電極（窒化チタン膜２８）の被覆
領域は、容量絶縁膜の被覆領域より大きい位置関係とな
っている。すなわち、Ｗ１、Ｗ２、Ｗ３およびＷ４をそ
れぞれ上部電極の幅、容量絶縁膜の幅、下部電極の幅お
よび補助膜２５の幅とし、Ｌ１、Ｌ２、Ｌ３およびＬ４
をそれぞれ上部電極の長さ、容量絶縁膜の長さ、下部電
極の長さおよび補助膜２５の長さとした時に、Ｗ１≧Ｗ
２＞Ｗ３≧Ｗ４およびＬ１≧Ｌ２＞Ｌ３≧Ｌ４となるよ
うにする。この時、下部電極、容量絶縁膜および上部電
極のそれぞれの外周がちょうど重なり合うように設定す
ると、容量絶縁膜が所定の位置から外れて形成されてし
まった場合に下部電極と上部電極とが短絡してしまう不
具合が懸念される。しかしながら、上記したような大小
関係で上記Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｌ１、Ｌ２、Ｌ３
およびＬ４設計することにより、そのような不具合を防
ぐことができる。

【００７５】一方、図３９に示したキャパシタＣの平面
レイアウトパターンでは、補助膜２５は下部電極内に形
成され、容量絶縁膜はその長さ方向で下部電極の内側に
形成されている。さらに、上部電極については、その長
さ方向で容量絶縁膜の内側に形成されている。すなわ
ち、Ｗ１≧Ｗ２＞Ｗ３≧Ｗ４およびＬ３≧Ｌ４≧Ｌ２＞
Ｌ１となるようにする。このような大小関係で上記Ｗ
１、Ｗ２、Ｗ３、Ｗ４、Ｌ１、Ｌ２、Ｌ３およびＬ４設
計することにより、図３８に示した場合と同様に図３９
に示した平面レイアウトパターンにおいても、容量絶縁
膜が所定の位置から外れて形成されてしまっても下部電
極と上部電極とが短絡してしまう不具合を防ぐことが可
能となる。なお、図３９では、長さ方向において容量絶
縁膜が下部電極の内側に形成され、上部電極が容量絶縁
膜の内側に形成される場合を例示したが、その幅方向に
おいて容量絶縁膜が下部電極の内側に形成され、上部電
極が容量絶縁膜の内側に形成されるように下部電極、容
量絶縁膜および上部電極をパターニングしてもよい。こ
の場合には、上記Ｗ１、Ｗ２、Ｗ３およびＷ４は、Ｗ３
≧Ｗ４≧Ｗ２＞Ｗ１となるようにする。

【００７６】上記キャパシタＣを形成した後、前記実施
の形態１において図２２〜図２５を用いて説明した工程
と同様の工程を経ることによって、本実施の形態３のＳ
ＲＡＭを製造する。

【００７７】このような本実施の形態３のＳＲＡＭにお
いても、前記実施の形態１のＳＲＡＭと同様に、下部
（容量）電極となる配線２４Ａに形成されている隙間２
３は、補助膜２５によって埋め込まれていることから、
配線２４Ａ上においては、特に隙間２３の上部でキャパ
シタＣ（図３３参照）の容量絶縁膜となる窒化シリコン
膜２６（図３９参照）を陥没または途切れさせることな
く平坦に成膜することが可能となる。これにより、容量
絶縁膜（窒化シリコン膜２６）が局所的に薄くなり、そ
の耐圧が低下してしまうことを防ぐことができる。

【００７８】（実施の形態４）以下、本実施の形態４の
ＳＲＡＭの製造方法を説明する。

【００７９】本実施の形態４のＳＲＡＭの製造工程は、
前記実施の形態１における窒化シリコン膜２６をパター
ニングするまでの工程（図２０参照）もしくは前記実施
の形態２における窒化シリコン膜２６をパターニングす
るまでの工程（図２９参照）と同様であるが、以降の工
程については、前記実施の形態１の場合に連続する工程
を例に取って説明する。

【００８０】上記窒化シリコン膜２６をパターニングし
た後、たとえばスパッタリング法により半導体基板１上
にＴｉ膜、窒化チタン膜およびＴｉ膜を順次下層より堆
積し、積層膜（第２導電性膜）を形成する。続いて、フ
ォトレジスト膜を用いたドライエッチングによりこの積
層膜をパターニングし配線（第２配線）３８Ａを形成す
る。ここまでの工程により、配線２４Ａを下部（容量）
電極とし、窒化シリコン膜２６を容量絶縁膜とし、配線
３８Ａを上部電極とするＭＩＭ構造のキャパシタＣを形
成することができる（図４０）。

【００８１】ここで、この配線３８Ａを、前記実施の形
態１において図１９に示した配線３８の平面レイアウト
と同様の平面レイアウトでパターニングすることによ
り、配線３８Ａをその配線３８の代わりとして用いるこ
とが可能となる。これにより、前記実施の形態１におい
て説明した層間絶縁膜３３を形成する工程から配線３８
を形成する工程まで（図２２〜図２４参照）を省略する
ことができる。すなわち、本実施の形態４のＳＲＡＭの
製造方法によれば、その製造工程数を前記実施の形態１
のＳＲＡＭの製造工程数よりも低減することが可能とな
る。

【００８２】配線３８Ａを形成した後、前記実施の形態
１において図２４を用いて説明した工程と同様の工程を
経ることによって、本実施の形態４のＳＲＡＭを製造す
る。このような本実施の形態４のＳＲＡＭにおいても、
前記実施の形態１のＳＲＡＭと同様の効果を得ることが
可能である。

【００８３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００８４】たとえば、上記の実施の形態においてはＳ
ＲＡＭの製造工程中において、配線に形成された隙間を
導電性膜または絶縁膜で埋め込む場合について示した
が、層間絶縁膜に形成された配線溝にＣｕ膜などの導電
性膜を埋め込むことで形成された配線を有する他の半導
体集積回路装置の製造工程にも適用可能である。

【００８５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）層間絶縁膜に形成された配線溝に導電性膜を埋め
込むことで形成された配線を下部電極とし、その配線上
に容量絶縁膜および上部電極を配置することでキャパシ
タを形成する場合において、前記配線の表面に開口する
隙間を導電性膜または絶縁膜で埋め込むので、容量絶縁
膜をその隙間の上部で陥没または途切れさせることなく
平坦に成膜することができる。その結果、容量絶縁膜の
耐圧が低下してしまうことを防ぐことができる。（２）層間絶縁膜に形成された配線溝に導電性膜を埋め
込むことで形成された配線を下部電極とし、その配線上
に容量絶縁膜および上部電極を配置することでキャパシ
タを形成する場合において、容量絶縁膜を平坦に成膜す
ることができるので、ＳＲＡＭのキャパシタ容量を向上
することができる。その結果、α線によりＳＲＡＭのメ
モリセル中に保存されている情報が破壊されてしまうこ
とを効果的に防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を説明する要部平面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を説明する要部断面図である。

【図３】図１に続く半導体集積回路装置の製造工程中の
要部平面図である。

【図４】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部平面図である。

【図７】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図８】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部平面図である。

【図１１】図９に続く半導体集積回路装置の製造工程中
の要部断面図である。

【図１２】図１１に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１５】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部平面図である。

【図１６】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１８】図１７に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１９】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部平面図である。

【図２０】図１８に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２１】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部断面図である。

【図２２】図２０に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２３】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部平面図である。

【図２４】図２２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２５】図２３に続く半導体集積回路装置の製造工程
中の要部平面図である。

【図２６】本発明の一実施の形態であるＳＲＡＭのメモ
リセルを示す等価回路図である。

【図２７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を説明する要部断面図である。

【図２８】図２７に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２９】図２８に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図３０】図２９に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図３１】本発明の他の実施の形態である半導体集積回
路装置の製造方法を説明する要部平面図である。

【図３２】本発明の他の実施の形態である半導体集積回
路装置の製造方法を説明する要部断面図である。

【図３３】図３２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図３４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部平面図である。

【図３５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部平面図である。

【図３６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図３７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図３８】図３４中に示したキャパシタの平面レイアウ
トを示す要部平面図である。

【図３９】図３５中に示したキャパシタの平面レイアウ
トを示す要部平面図である。

【図４０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を説明する要部断面図である。

【符号の説明】

１半導体基板２溝３酸化シリコン膜３Ａ素子分離領域４ｐ型ウェル５ｎ型ウェル６ゲート絶縁膜７ゲート電極８サイドウォールスペーサ９ｎ型半導体領域（ソース、ドレイン）１０ＣｏＳｉ₂層１１窒化シリコン膜１２酸化シリコン膜１３コンタクトホール１４バリア導体膜１５Ｗ膜１６プラグ１７窒化シリコン膜１８酸化シリコン膜１９層間絶縁膜（第１絶縁膜）２０配線溝（溝部）２１バリア導体膜２１Ａバリア導体膜２２Ｗ膜（第１導電性膜）２２Ａ導電性膜（第１導電性膜）２３隙間（第１空間）２３Ａ空洞部（第１空間）２４配線２４Ａ配線（第１配線）２５補助膜（第１薄膜）２６窒化シリコン膜（第２薄膜）２７コンタクトホール２８窒化チタン膜（第２導電性膜）２９バリア絶縁膜３０絶縁膜３１エッチストッパ膜３２絶縁膜３３層間絶縁膜３４コンタクトホール３５配線溝３６バリア導体膜３７導電性膜３８配線３８Ａ配線（第２配線）３９層間絶縁膜４０コンタクトホール４１配線溝４２配線Ａｎ１活性領域Ａｎ２活性領域Ａｐ１活性領域Ａｐ２活性領域ＣキャパシタＤ蓄積ノードＤＬデータ線／ＤＬデータ線Ｅ蓄積ノードＩＮＶ１インバータＩＮＶ２インバータＰｐ型半導体領域（ソース、ドレイン）Ｑｄ１駆動用ｎチャネル型ＭＩＳＦＥＴＱｄ２駆動用ｎチャネル型ＭＩＳＦＥＴＱｐ１負荷用ｐチャネル型ＭＩＳＦＥＴＱｐ２負荷用ｐチャネル型ＭＩＳＦＥＴＱｔ１転送用ｎチャネル型ＭＩＳＦＥＴＱｔ２転送用ｎチャネル型ＭＩＳＦＥＴＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者鳥居克裕東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F033 HH08 HH11 HH18 HH19 HH21 HH32 HH33 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 KK08 KK18 KK19 KK25 KK33 MM01 MM02 MM05 MM12 MM13 MM15 NN06 NN07 PP06 PP15 PP27 PP28 QQ08 QQ09 QQ11 QQ14 QQ25 QQ31 QQ37 QQ48 QQ70 QQ73 RR04 RR06 RR11 SS11 SS15 TT02 VV10 VV16 XX27 5F083 BS27 BS38 BS48 JA19 JA35 JA36 JA37 JA39 JA40 JA53 JA57 MA04 MA05 MA16 MA19 NA01 PR06 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に溝部を形成す
る工程、（ｃ）前記溝部の内部を含む前記第１絶縁膜上
に第１導電性膜を形成する工程、（ｄ）前記溝部の外部
の前記第１導電性膜を除去することにより、前記溝部内
に第１配線を形成する工程、を含み、前記（ｃ）工程に
おいては前記溝部内の前記第１導電性膜内に第１空間が
形成され、前記（ｄ）工程においては前記第１配線の表
面に前記第１空間が開口し、さらに前記（ｄ）工程の後
においては、（ｅ）前記半導体基板上に前記第１空間を
埋め込む第１薄膜を形成する工程、（ｆ）前記第１空間
の外部の前記第１薄膜を除去する工程、（ｇ）前記
（ｆ）工程後、前記第１配線上に第２薄膜を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。
【請求項２】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に溝部を形成す
る工程、（ｃ）前記溝部の内部を含む前記第１絶縁膜上
に第１導電性膜を形成する工程、（ｄ）前記溝部の外部
の前記第１導電性膜を除去することにより、前記溝部内
に第１配線を形成する工程、を含み、前記（ｃ）工程に
おいては前記溝部内の前記第１導電性膜内に第１空間が
形成され、前記（ｄ）工程においては前記第１配線の表
面に前記第１空間が開口し、さらに前記（ｄ）工程の後
においては、（ｅ）前記半導体基板上に前記第１空間を
埋め込む第１薄膜を形成する工程、（ｆ）前記第１薄膜
をパターニングする工程、（ｇ）前記第１配線上に第２
薄膜を形成する工程、を含むことを特徴とする半導体集
積回路装置の製造方法。
【請求項３】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に溝部を形成す
る工程、（ｃ）前記溝部の内部を含む前記第１絶縁膜上
に第１導電性膜を形成する工程、（ｄ）前記溝部の外部
の前記第１導電性膜を除去することにより、前記溝部内
に第１配線を形成する工程、を含み、前記（ｃ）工程に
おいては前記溝部内の前記第１導電性膜内に第１空間が
形成され、前記（ｄ）工程においては前記第１配線の表
面に前記第１空間が開口し、さらに前記（ｄ）工程の後
においては、（ｅ）前記半導体基板上に前記第１空間を
埋め込む第１薄膜を形成する工程、（ｆ）前記第１空間
の外部の前記第１薄膜を除去する工程、（ｇ）前記
（ｆ）工程後、前記半導体基板上に第２薄膜を堆積し、
前記第２薄膜をパターニングする工程、（ｈ）前記
（ｇ）工程後、前記半導体基板上に第２導電性膜を堆積
し、前記第２導電性膜をパターニングすることによって
第２配線を形成し、前記第１配線を下部電極とし、前記
第２薄膜を容量絶縁膜とし、前記第２配線の一部を上部
電極とするキャパシタを形成する工程、を含むことを特
徴とする半導体集積回路装置の製造方法。
【請求項４】それぞれのゲートとドレインとが交差接
続された一対の第１チャネル型ＭＩＳＦＥＴを含むメモ
リセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板の主面上に第１絶縁膜を形成する
工程、（ｂ）前記第１絶縁膜に溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記第１絶縁膜上に第１導
電性膜を形成する工程、（ｄ）前記溝部の外部の前記第
１導電性膜を除去することにより、前記溝部内に第１配
線を形成する工程、を含み、前記（ｃ）工程においては
前記溝部内の前記第１導電性膜内に第１空間が形成さ
れ、前記（ｄ）工程においては前記第１配線の表面に前
記第１空間が開口し、さらに前記（ｄ）工程の後におい
ては、（ｅ）前記半導体基板上に前記第１空間を埋め込
む第１薄膜を形成する工程、（ｆ）前記第１空間の外部
の前記第１薄膜を除去する工程、（ｇ）前記（ｆ）工程
後、前記第１配線上に第２薄膜を形成する工程、を含む
ことを特徴とする半導体集積回路装置の製造方法。
【請求項５】それぞれのゲートとドレインとが交差接
続された一対の第１チャネル型ＭＩＳＦＥＴを含むメモ
リセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板の主面上に第１絶縁膜を形成する
工程、（ｂ）前記第１絶縁膜に溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記第１絶縁膜上に第１導
電性膜を形成する工程、（ｄ）前記溝部の外部の前記第
１導電性膜を除去することにより、前記溝部内に第１配
線を形成する工程、を含み、前記（ｃ）工程においては
前記溝部内の前記第１導電性膜内に第１空間が形成さ
れ、前記（ｄ）工程においては前記第１配線の表面に前
記第１空間が開口し、さらに前記（ｄ）工程の後におい
ては、（ｅ）前記半導体基板上に前記第１空間を埋め込
む第１薄膜を形成する工程、（ｆ）前記第１薄膜をパタ
ーニングする工程、（ｇ）前記第１配線上に第２薄膜を
形成する工程、を含むことを特徴とする半導体集積回路
装置の製造方法。
【請求項６】それぞれのゲートとドレインとが交差接
続された一対の第１チャネル型ＭＩＳＦＥＴを含むメモ
リセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）半導体基板の主面上に第１絶縁膜を形成する
工程、（ｂ）前記第１絶縁膜に溝部を形成する工程、
（ｃ）前記溝部の内部を含む前記第１絶縁膜上に第１導
電性膜を形成する工程、（ｄ）前記溝部の外部の前記第
１導電性膜を除去することにより、前記溝部内に第１配
線を形成する工程、を含み、前記（ｃ）工程においては
前記溝部内の前記第１導電性膜内に第１空間が形成さ
れ、前記（ｄ）工程においては前記第１配線の表面に前
記第１空間が開口し、さらに前記（ｄ）工程の後におい
ては、（ｅ）前記半導体基板上に前記第１空間を埋め込
む第１薄膜を形成する工程、（ｆ）前記第１空間の外部
の前記第１薄膜を除去する工程、（ｇ）前記（ｆ）工程
後、前記半導体基板上に第２薄膜を堆積し、前記第２薄
膜をパターニングする工程、（ｈ）前記（ｇ）工程後、
前記半導体基板上に第２導電性膜を堆積し、前記第２導
電性膜をパターニングすることによって第２配線を形成
し、前記第１配線を下部電極とし、前記第２薄膜を容量
絶縁膜とし、前記第２配線の一部を上部電極とするキャ
パシタを形成する工程、を含むことを特徴とする半導体
集積回路装置の製造方法。
【請求項７】請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記第１導電性
膜は化学的成膜方法で形成されたタングステンを主成分
とする薄膜であることを特徴とする半導体集積回路装置
の製造方法。
【請求項８】請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法において、前記第１導電性
膜は化学的成膜方法で形成された銅を主成分とする薄膜
であることを特徴とする半導体集積回路装置の製造方
法。
【請求項９】請求項８に記載の半導体集積回路装置の
製造方法において、前記第１薄膜は、化学的成膜方法に
よって前記第１導電性膜の表面に選択的に形成されたタ
ングステンを主成分とする薄膜であることを特徴とする
半導体集積回路装置の製造方法。
【請求項１０】請求項１〜６のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記溝部は幅
を０．３μｍ以下とし、アスペクト比を１以上とするこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項１１】請求項１〜６のいずれか１項に記載の
半導体集積回路装置の製造方法において、前記第１薄膜
はアルミニウムまたは窒化チタンを主成分とすることを
特徴とする半導体集積回路装置の製造方法。
【請求項１２】請求項１、３、４または６に記載の半
導体集積回路装置の製造方法において、前記第１薄膜は
絶縁性物質を主成分とすることを特徴とする半導体集積
回路装置の製造方法。
【請求項１３】請求項２または５に記載の半導体集積
回路装置の製造方法において、前記（ｆ）工程によっ
て、前記第１薄膜は前記第１配線の表面の６０％以上を
覆うことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜に設けられた溝部内に第１導電性膜
を埋め込んで形成された第１配線と、前記第１配線上に
形成された第２薄膜と、前記第１配線および前記第１絶
縁膜上でパターニングされた第２導電性膜とを有し、前
記第１配線中には前記第１配線の表面で開口する第１空
間が含まれ、前記第１空間は第１薄膜によって埋め込ま
れ、前記第１配線を下部電極とし、前記第２薄膜を容量
絶縁膜とし、前記第２導電性膜を上部電極とするキャパ
シタが形成されていることを特徴とする半導体集積回路
装置。
【請求項１５】半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜に設けられた溝部内に第１導電性膜
を埋め込んで形成された第１配線と、前記第１配線上に
形成された第２薄膜と、前記第１配線および前記第１絶
縁膜上でパターニングされた第２導電性膜とを有し、前
記第１配線中には前記第１配線の表面で開口する第１空
間が含まれ、前記第１空間は前記第１配線および前記第
１絶縁膜上にてパターニングされた第１薄膜によって埋
め込まれ、前記第１配線を下部電極とし、前記第２薄膜
を容量絶縁膜とし、前記第２導電性膜を上部電極とする
キャパシタが形成されていることを特徴とする半導体集
積回路装置。
【請求項１６】半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜に設けられた溝部内に第１導電性膜
を埋め込んで形成された第１配線と、前記第１配線上に
形成された第２薄膜と、前記第１配線および前記第１絶
縁膜上に配置された第２配線とを有し、前記第１配線中
には前記第１配線の表面で開口する第１空間が含まれ、
前記第１空間は第１薄膜によって埋め込まれ、前記第１
配線を下部電極とし、前記第２薄膜を容量絶縁膜とし、
前記第２配線の一部を上部電極とするキャパシタが形成
されていることを特徴とする半導体集積回路装置。
【請求項１７】請求項１５に記載の半導体集積回路装
置において、前記第１薄膜は前記第１配線の表面の６０
％以上を覆っていることを特徴とする半導体集積回路装
置。
【請求項１８】請求項１４〜１６のいずれか１項に記
載の半導体集積回路装置において、前記第１配線はタン
グステンまたは銅を主成分とすることを特徴とする半導
体集積回路装置。
【請求項１９】請求項１４〜１６のいずれか１項に記
載の半導体集積回路装置において、前記溝部は幅が０．
３μｍ以下であり、アスペクト比が１以上であることを
特徴とする半導体集積回路装置。
【請求項２０】請求項１４〜１６のいずれか１項に記
載の半導体集積回路装置において、前記容量絶縁膜は平
面において前記下部電極の全面より広い範囲を被覆し、
前記上部電極は平面において前記容量絶縁膜の全面より
広い範囲を被覆していることを特徴とする半導体集積回
路装置。
【請求項２１】請求項１４〜１６のいずれか１項に記
載の半導体集積回路装置において、前記第１配線の幅方
向もしくは長さ方向の少なくとも一方にて、前記容量絶
縁膜は平面において前記下部電極より狭い範囲を被覆
し、前記上部電極は平面において前記容量絶縁膜より狭
い範囲を被覆していることを特徴とする半導体集積回路
装置。