JP2003142602A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2003142602A JP2003142602A JP2001337249A JP2001337249A JP2003142602A JP 2003142602 A JP2003142602 A JP 2003142602A JP 2001337249 A JP2001337249 A JP 2001337249A JP 2001337249 A JP2001337249 A JP 2001337249A JP 2003142602 A JP2003142602 A JP 2003142602A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの製造に用いるフォトマスクの枚数
を削減する。また、ＤＲＡＭの製造歩留まりを向上させ
る。 【解決手段】 メモリ領域に容量素子Ｃの上部電極５６
を形成する工程に先立って、ロジック領域の酸化シリコ
ン膜４６（およびその下層の窒化シリコン膜４５、酸化
シリコン膜４０）をドライエッチングしてスルーホール
５２、５３を形成する。また、溝４７の内部および酸化
シリコン膜４６上に上部電極材料（Ｗ膜５５、ＴｉＮ膜
５４、５０）を堆積した後、溝４７の外部の上部電極材
料を化学的機械研磨法で除去することによって、溝４７
の内部に上部電極５６を形成し、その後、上部電極５６
に接続されるＡｌ合金配線とスルーホール５２、５３内
のプラグ５７に接続されるＡｌ合金配線を酸化シリコン
膜４６上に同時に形成する。
を削減する。また、ＤＲＡＭの製造歩留まりを向上させ
る。 【解決手段】 メモリ領域に容量素子Ｃの上部電極５６
を形成する工程に先立って、ロジック領域の酸化シリコ
ン膜４６（およびその下層の窒化シリコン膜４５、酸化
シリコン膜４０）をドライエッチングしてスルーホール
５２、５３を形成する。また、溝４７の内部および酸化
シリコン膜４６上に上部電極材料（Ｗ膜５５、ＴｉＮ膜
５４、５０）を堆積した後、溝４７の外部の上部電極材
料を化学的機械研磨法で除去することによって、溝４７
の内部に上部電極５６を形成し、その後、上部電極５６
に接続されるＡｌ合金配線とスルーホール５２、５３内
のプラグ５７に接続されるＡｌ合金配線を酸化シリコン
膜４６上に同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴと、これに直列に接続された１個の容
量素子（キャパシタ）とで構成されている。メモリセル
選択用ＭＩＳＦＥＴは、主としてゲート酸化膜と、ゲー
ト電極と、ソースおよびドレインを構成する一対の半導
体領域とによって構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴの上部にはビット線が形成され、上記一対の
半導体領域（ソース、ドレイン）の一方と電気的に接続
されている。また、ビット線の上部には容量素子が形成
され、上記半導体領域（ソース、ドレイン）の他方と電
気的に接続されている。
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴと、これに直列に接続された１個の容
量素子（キャパシタ）とで構成されている。メモリセル
選択用ＭＩＳＦＥＴは、主としてゲート酸化膜と、ゲー
ト電極と、ソースおよびドレインを構成する一対の半導
体領域とによって構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴの上部にはビット線が形成され、上記一対の
半導体領域（ソース、ドレイン）の一方と電気的に接続
されている。また、ビット線の上部には容量素子が形成
され、上記半導体領域（ソース、ドレイン）の他方と電
気的に接続されている。
【０００３】この種のＤＲＡＭは、メモリセルの微細化
に伴う容量素子の蓄積電荷量の減少を補うために、例え
ば特開２００１−１５７１２号公報などに記載されてい
るように、ビット線の上部に厚い絶縁膜を堆積し、この
絶縁膜に形成した深い溝の内部に容量素子の下部電極
（蓄積電極）を形成することによって、電極の表面積を
増やしている。
に伴う容量素子の蓄積電荷量の減少を補うために、例え
ば特開２００１−１５７１２号公報などに記載されてい
るように、ビット線の上部に厚い絶縁膜を堆積し、この
絶縁膜に形成した深い溝の内部に容量素子の下部電極
（蓄積電極）を形成することによって、電極の表面積を
増やしている。
【０００４】上記のような容量素子を形成するプロセス
の一例を説明すると、まず、ビット線の上部に厚い酸化
シリコン膜を堆積し、フォトレジスト膜をマスクにした
ドライエッチングでこの酸化シリコン膜に溝を形成す
る。次に、溝の内部および酸化シリコン膜の上部に多結
晶シリコンなどの第１導電膜を堆積した後、溝の内部の
第１導電膜をフォトレジスト膜などで保護し、溝の外部
の第１導電膜をドライエッチングで除去することによっ
て、溝の内部に第１導電膜からなる下部電極（蓄積電
極）を形成する。
の一例を説明すると、まず、ビット線の上部に厚い酸化
シリコン膜を堆積し、フォトレジスト膜をマスクにした
ドライエッチングでこの酸化シリコン膜に溝を形成す
る。次に、溝の内部および酸化シリコン膜の上部に多結
晶シリコンなどの第１導電膜を堆積した後、溝の内部の
第１導電膜をフォトレジスト膜などで保護し、溝の外部
の第１導電膜をドライエッチングで除去することによっ
て、溝の内部に第１導電膜からなる下部電極（蓄積電
極）を形成する。
【０００５】次に、溝の内部のフォトレジスト膜を除去
した後、下部電極の上部にＴａ2Ｏ5(酸化タンタル)膜な
どの容量絶縁膜を堆積し、続いてその上部にＴｉＮ（窒
化チタン）などの第２導電膜を堆積した後、フォトレジ
スト膜をマスクにしたドライエッチングで非メモリ領域
の第２導電膜を除去することによって、第２導電膜から
なる上部電極（プレート電極）を形成する。ここまでの
工程で、下部電極、容量絶縁膜および上部電極からなる
容量素子が完成する。
した後、下部電極の上部にＴａ2Ｏ5(酸化タンタル)膜な
どの容量絶縁膜を堆積し、続いてその上部にＴｉＮ（窒
化チタン）などの第２導電膜を堆積した後、フォトレジ
スト膜をマスクにしたドライエッチングで非メモリ領域
の第２導電膜を除去することによって、第２導電膜から
なる上部電極（プレート電極）を形成する。ここまでの
工程で、下部電極、容量絶縁膜および上部電極からなる
容量素子が完成する。
【０００６】次に、容量素子の上部に層間絶縁膜を堆積
した後、フォトレジスト膜をマスクにして非メモリ領域
の層間絶縁膜、厚い酸化シリコン膜などをドライエッチ
ングすることにより、非メモリ領域の下層配線に達する
深いスルーホールを形成する。このとき、メモリ領域の
層間絶縁膜を同時にドライエッチングすることによっ
て、容量素子の上部電極に達する浅いスルーホールを形
成する。
した後、フォトレジスト膜をマスクにして非メモリ領域
の層間絶縁膜、厚い酸化シリコン膜などをドライエッチ
ングすることにより、非メモリ領域の下層配線に達する
深いスルーホールを形成する。このとき、メモリ領域の
層間絶縁膜を同時にドライエッチングすることによっ
て、容量素子の上部電極に達する浅いスルーホールを形
成する。
【０００７】次に、非メモリ領域の深いスルーホールお
よびメモリ領域の浅いスルーホールのそれぞれの内部に
メタルプラグを形成した後、層間絶縁膜の上部にアルミ
ニウム（Ａｌ）合金膜を堆積し、続いてフォトレジスト
膜をマスクにしてＡｌ合金膜をパターニングすることに
よって、メモリ領域と非メモリ領域とにＡｌ合金配線を
形成する。メモリ領域のＡｌ合金配線は、浅いスルーホ
ールを通じて容量素子の上部電極と電気的に接続され、
上部電極に所定の電位（プレート電位）を供給する。一
方、非メモリ領域のＡｌ合金配線は、深いスルーホール
を通じて下層の配線と電気的に接続される。
よびメモリ領域の浅いスルーホールのそれぞれの内部に
メタルプラグを形成した後、層間絶縁膜の上部にアルミ
ニウム（Ａｌ）合金膜を堆積し、続いてフォトレジスト
膜をマスクにしてＡｌ合金膜をパターニングすることに
よって、メモリ領域と非メモリ領域とにＡｌ合金配線を
形成する。メモリ領域のＡｌ合金配線は、浅いスルーホ
ールを通じて容量素子の上部電極と電気的に接続され、
上部電極に所定の電位（プレート電位）を供給する。一
方、非メモリ領域のＡｌ合金配線は、深いスルーホール
を通じて下層の配線と電気的に接続される。
【０００８】
【発明が解決しようとする課題】上述したように、ＤＲ
ＡＭは、メモリセル選択用ＭＩＳＦＥＴの上部にビット
線を形成し、ビット線の上部に容量素子を形成し、容量
素子の上部にさらにＡｌ合金配線を形成するので、工程
が非常に長くなる。そのため、使用するフォトマスクの
数も多くなり、これが製造コストの増大を引き起こす一
因になっていることから、フォトマスクの枚数を減らす
プロセス的工夫が要求されている。
ＡＭは、メモリセル選択用ＭＩＳＦＥＴの上部にビット
線を形成し、ビット線の上部に容量素子を形成し、容量
素子の上部にさらにＡｌ合金配線を形成するので、工程
が非常に長くなる。そのため、使用するフォトマスクの
数も多くなり、これが製造コストの増大を引き起こす一
因になっていることから、フォトマスクの枚数を減らす
プロセス的工夫が要求されている。
【０００９】また、上述したＤＲＡＭの製造プロセスで
は、容量素子の上部にＡｌ合金配線を形成する工程に先
立って、非メモリ領域のＡｌ合金配線と下層配線とを接
続するための深いスルーホールを形成する。しかし、メ
モリセルが微細化し、これに伴ってこのスルーホールの
アスペクト比が大きくなると、スルーホールの形成が困
難となり、ＤＲＡＭの製造歩留まりの低下を引き起こす
一因となる。また、この深いスルーホールを形成する工
程では、メモリ領域に浅いスルーホールを同時に形成す
るため、浅いスルーホールの底部が容量素子の上部電極
を突き抜けてしまうという問題も生じる。
は、容量素子の上部にＡｌ合金配線を形成する工程に先
立って、非メモリ領域のＡｌ合金配線と下層配線とを接
続するための深いスルーホールを形成する。しかし、メ
モリセルが微細化し、これに伴ってこのスルーホールの
アスペクト比が大きくなると、スルーホールの形成が困
難となり、ＤＲＡＭの製造歩留まりの低下を引き起こす
一因となる。また、この深いスルーホールを形成する工
程では、メモリ領域に浅いスルーホールを同時に形成す
るため、浅いスルーホールの底部が容量素子の上部電極
を突き抜けてしまうという問題も生じる。
【００１０】さらに、上述したＤＲＡＭの製造プロセス
では、容量素子の上部に形成した層間絶縁膜上にＡｌ合
金配線を形成するので、容量素子の上部電極を構成する
導電膜の膜厚に相当する分、メモリ領域と非メモリ領域
の層間絶縁膜に段差が生じる。そのため、層間絶縁膜上
に堆積したＡｌ系導電膜をパターニングしてＡｌ合金配
線を形成する際、上記段差部でＡｌ系導電膜のエッチン
グ残りが生じ、これによってＡｌ合金配線同士が短絡を
引き起こす虞れがある。
では、容量素子の上部に形成した層間絶縁膜上にＡｌ合
金配線を形成するので、容量素子の上部電極を構成する
導電膜の膜厚に相当する分、メモリ領域と非メモリ領域
の層間絶縁膜に段差が生じる。そのため、層間絶縁膜上
に堆積したＡｌ系導電膜をパターニングしてＡｌ合金配
線を形成する際、上記段差部でＡｌ系導電膜のエッチン
グ残りが生じ、これによってＡｌ合金配線同士が短絡を
引き起こす虞れがある。
【００１１】本発明の目的は、ＤＲＡＭの製造に用いる
フォトマスクの枚数を削減する技術を提供することにあ
る。
フォトマスクの枚数を削減する技術を提供することにあ
る。
【００１２】本発明の他の目的は、ＤＲＡＭの製造歩留
まりを向上させる技術を提供することにある。
まりを向上させる技術を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】本発明の半導体集積回路装置は、半導体基
板の主面のメモリ領域に第１ＭＩＳＦＥＴと容量素子と
からなる複数のメモリセルを有し、前記主面の非メモリ
領域に複数の第２ＭＩＳＦＥＴを有し、半導体基板の主
面のメモリ領域に複数の第１ＭＩＳＦＥＴが形成され、
前記主面の非メモリ領域に複数の第２ＭＩＳＦＥＴが形
成され、前記複数の第１ＭＩＳＦＥＴおよび前記複数の
第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成
され、前記メモリ領域の前記第１絶縁膜に複数の溝が形
成され、前記非メモリ領域の前記第１絶縁膜に複数の接
続孔が形成され、前記複数の溝のそれぞれの内部には、
前記溝の側壁および底部に形成され、その上端部が前記
溝の上端部よりも下方に位置する第１電極と、前記第１
電極上に形成された容量絶縁膜と、前記容量絶縁膜上に
形成された第２電極とからなる容量素子が形成され、前
記複数の接続孔のそれぞれの内部には、前記第２電極を
構成する導電膜と同一の導電膜が形成され、前記メモリ
領域の前記第１絶縁膜上には、前記複数の溝のそれぞれ
の内部の前記第２電極と電気的に接続された第１配線が
形成され、前記非メモリ領域の前記第１絶縁膜上には、
前記それぞれの接続孔の内部の前記導電膜と電気的に接
続された第２配線が形成されているものである。
板の主面のメモリ領域に第１ＭＩＳＦＥＴと容量素子と
からなる複数のメモリセルを有し、前記主面の非メモリ
領域に複数の第２ＭＩＳＦＥＴを有し、半導体基板の主
面のメモリ領域に複数の第１ＭＩＳＦＥＴが形成され、
前記主面の非メモリ領域に複数の第２ＭＩＳＦＥＴが形
成され、前記複数の第１ＭＩＳＦＥＴおよび前記複数の
第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成
され、前記メモリ領域の前記第１絶縁膜に複数の溝が形
成され、前記非メモリ領域の前記第１絶縁膜に複数の接
続孔が形成され、前記複数の溝のそれぞれの内部には、
前記溝の側壁および底部に形成され、その上端部が前記
溝の上端部よりも下方に位置する第１電極と、前記第１
電極上に形成された容量絶縁膜と、前記容量絶縁膜上に
形成された第２電極とからなる容量素子が形成され、前
記複数の接続孔のそれぞれの内部には、前記第２電極を
構成する導電膜と同一の導電膜が形成され、前記メモリ
領域の前記第１絶縁膜上には、前記複数の溝のそれぞれ
の内部の前記第２電極と電気的に接続された第１配線が
形成され、前記非メモリ領域の前記第１絶縁膜上には、
前記それぞれの接続孔の内部の前記導電膜と電気的に接
続された第２配線が形成されているものである。
【００１６】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面のメモリ領域に複数の第１ＭＩＳ
ＦＥＴを形成し、前記主面の非メモリ領域に複数の第２
ＭＩＳＦＥＴを形成する工程と、前記複数の第１ＭＩＳ
ＦＥＴおよび前記複数の第２ＭＩＳＦＥＴのそれぞれの
上部に第１絶縁膜を形成する工程と、前記メモリ領域の
前記第１絶縁膜に複数の溝を形成する工程と、前記複数
の溝のそれぞれの側壁および底部に、第１導電膜からな
る容量素子の第１電極を形成する工程と、前記第１電極
上に、前記容量素子の容量絶縁膜を形成する工程と、前
記容量絶縁膜が形成された前記複数の溝のそれぞれの側
壁および底部と、前記第１絶縁膜上とに第２導電膜を形
成する工程と、前記非メモリ領域の前記第２導電膜およ
び前記第１絶縁膜をエッチングすることによって、複数
の接続孔を形成する工程と、前記複数の溝のそれぞれの
内部および前記複数の接続孔のそれぞれの内部を含む前
記第２導電膜上に、第３導電膜を形成する工程と、前記
複数の溝の外部および前記複数の接続孔の外部の前記第
２導電膜および前記第３導電膜を化学的機械研磨法で除
去する工程と、前記第１絶縁膜上に第４導電膜を形成す
る工程と、前記第４導電膜をパターニングすることによ
って、前記メモリ領域の前記第１絶縁膜上に、前記複数
の溝のそれぞれの内部の前記第３導電膜と電気的に接続
された第１配線を形成し、前記非メモリ領域の前記第１
絶縁膜上に、前記それぞれの接続孔の内部の前記第３導
電膜と電気的に接続された第２配線を形成する工程とを
有している。
は、半導体基板の主面のメモリ領域に複数の第１ＭＩＳ
ＦＥＴを形成し、前記主面の非メモリ領域に複数の第２
ＭＩＳＦＥＴを形成する工程と、前記複数の第１ＭＩＳ
ＦＥＴおよび前記複数の第２ＭＩＳＦＥＴのそれぞれの
上部に第１絶縁膜を形成する工程と、前記メモリ領域の
前記第１絶縁膜に複数の溝を形成する工程と、前記複数
の溝のそれぞれの側壁および底部に、第１導電膜からな
る容量素子の第１電極を形成する工程と、前記第１電極
上に、前記容量素子の容量絶縁膜を形成する工程と、前
記容量絶縁膜が形成された前記複数の溝のそれぞれの側
壁および底部と、前記第１絶縁膜上とに第２導電膜を形
成する工程と、前記非メモリ領域の前記第２導電膜およ
び前記第１絶縁膜をエッチングすることによって、複数
の接続孔を形成する工程と、前記複数の溝のそれぞれの
内部および前記複数の接続孔のそれぞれの内部を含む前
記第２導電膜上に、第３導電膜を形成する工程と、前記
複数の溝の外部および前記複数の接続孔の外部の前記第
２導電膜および前記第３導電膜を化学的機械研磨法で除
去する工程と、前記第１絶縁膜上に第４導電膜を形成す
る工程と、前記第４導電膜をパターニングすることによ
って、前記メモリ領域の前記第１絶縁膜上に、前記複数
の溝のそれぞれの内部の前記第３導電膜と電気的に接続
された第１配線を形成し、前記非メモリ領域の前記第１
絶縁膜上に、前記それぞれの接続孔の内部の前記第３導
電膜と電気的に接続された第２配線を形成する工程とを
有している。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には原則として同一
の符号を付し、その繰り返しの説明は省略する。また、
特に必要なとき以外は同一または同様な部分の説明を原
則として繰り返さない。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には原則として同一
の符号を付し、その繰り返しの説明は省略する。また、
特に必要なとき以外は同一または同様な部分の説明を原
則として繰り返さない。
【００１８】本実施の形態は、ＤＲＡＭとロジックＬＳ
Ｉとを同一半導体基板上に形成するメモリ−ロジック混
載ＬＳＩの製造方法に適用したものであり、その工程
は、次の通りである。
Ｉとを同一半導体基板上に形成するメモリ−ロジック混
載ＬＳＩの製造方法に適用したものであり、その工程
は、次の通りである。
【００１９】まず、図１に示すように、ｐ型単結晶シリ
コンからなる半導体基板（以下、単に基板という）１の
主面に素子分離溝２を形成する。この基板１は、主とし
てメモリ領域（図１の左側部分および中央部分）とロジ
ック領域（図１の右側部分）とに区画されており、メモ
リ領域にはＤＲＡＭのメモリセルが形成され、ロジック
領域にはロジックＬＳＩの相補型ＭＩＳＦＥＴ（ｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）
が形成される。
コンからなる半導体基板（以下、単に基板という）１の
主面に素子分離溝２を形成する。この基板１は、主とし
てメモリ領域（図１の左側部分および中央部分）とロジ
ック領域（図１の右側部分）とに区画されており、メモ
リ領域にはＤＲＡＭのメモリセルが形成され、ロジック
領域にはロジックＬＳＩの相補型ＭＩＳＦＥＴ（ｎチャ
ネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）
が形成される。
【００２０】基板１に素子分離溝２を形成するには、例
えば基板１の素子分離領域をエッチングして深さ３５０
nm程度の溝を形成し、続いてこの溝の内部および基板１
上にＣＶＤ（Chemical Vapor Deposition）法で酸化シ
リコン膜５を堆積した後、溝の外部の不要な酸化シリコ
ン膜５を化学機械研磨(Chemical Mechanical Polishin
g;ＣＭＰ)法で除去する。
えば基板１の素子分離領域をエッチングして深さ３５０
nm程度の溝を形成し、続いてこの溝の内部および基板１
上にＣＶＤ（Chemical Vapor Deposition）法で酸化シ
リコン膜５を堆積した後、溝の外部の不要な酸化シリコ
ン膜５を化学機械研磨(Chemical Mechanical Polishin
g;ＣＭＰ)法で除去する。
【００２１】図２は、メモリ領域の基板１を示す平面図
である。図示のように、上記素子分離溝２を形成するこ
とによって、メモリ領域の基板１には、周囲を素子分離
溝２によって囲まれた細長い島状の平面パターンを有す
る多数のアクティブ領域Ｌが形成される。なお、前記図
１の左側部分は、図２のＡ−Ａ線に沿った基板１の断面
図、中央部分は、Ｂ−Ｂ線に沿った基板１の断面図であ
る。
である。図示のように、上記素子分離溝２を形成するこ
とによって、メモリ領域の基板１には、周囲を素子分離
溝２によって囲まれた細長い島状の平面パターンを有す
る多数のアクティブ領域Ｌが形成される。なお、前記図
１の左側部分は、図２のＡ−Ａ線に沿った基板１の断面
図、中央部分は、Ｂ−Ｂ線に沿った基板１の断面図であ
る。
【００２２】次に、図３に示すように、メモリ領域の基
板１とロジック領域の基板１の一部とにＢ（ホウ素）を
イオン注入することによってｐ型ウエル３を形成し、ロ
ジック領域の基板１の他の一部にＰ（リン）をイオン注
入することによってｎ型ウエル４を形成する。
板１とロジック領域の基板１の一部とにＢ（ホウ素）を
イオン注入することによってｐ型ウエル３を形成し、ロ
ジック領域の基板１の他の一部にＰ（リン）をイオン注
入することによってｎ型ウエル４を形成する。
【００２３】次に、基板１を熱酸化してｐ型ウエル３の
表面およびｎ型ウエル４の表面に酸化シリコンからなる
ゲート絶縁膜６を形成した後、図４に示すように、メモ
リ領域のゲート絶縁膜６上にゲート電極７Ａを形成し、
ロジック領域のゲート絶縁膜６上にゲート電極７Ｂ、７
Ｃを形成する。ゲート電極７Ａ、７Ｂ、７Ｃを形成する
には、例えば基板１上にＰ（リン）をドープした多結晶
シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパ
ッタリング法でＷシリサイド膜を堆積し、さらにその上
部にＣＶＤ法で窒化シリコン膜８を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングで窒化シリ
コン膜８をパターニングし、続いて窒化シリコン膜８を
マスクにしたドライエッチングでＷシリサイド膜および
多結晶シリコン膜をパターニングする。
表面およびｎ型ウエル４の表面に酸化シリコンからなる
ゲート絶縁膜６を形成した後、図４に示すように、メモ
リ領域のゲート絶縁膜６上にゲート電極７Ａを形成し、
ロジック領域のゲート絶縁膜６上にゲート電極７Ｂ、７
Ｃを形成する。ゲート電極７Ａ、７Ｂ、７Ｃを形成する
には、例えば基板１上にＰ（リン）をドープした多結晶
シリコン膜をＣＶＤ法で堆積し、続いてその上部にスパ
ッタリング法でＷシリサイド膜を堆積し、さらにその上
部にＣＶＤ法で窒化シリコン膜８を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングで窒化シリ
コン膜８をパターニングし、続いて窒化シリコン膜８を
マスクにしたドライエッチングでＷシリサイド膜および
多結晶シリコン膜をパターニングする。
【００２４】図５に示すように、メモリ領域のゲート電
極７Ａは、アクティブ領域Ｌの長辺と直交する方向に延
在し、アクティブ領域Ｌ以外の領域ではワード線ＷＬを
構成する。
極７Ａは、アクティブ領域Ｌの長辺と直交する方向に延
在し、アクティブ領域Ｌ以外の領域ではワード線ＷＬを
構成する。
【００２５】次に、図６に示すように、ｐ型ウエル３に
Ａｓ（ヒ素）をイオン注入することによって、ゲート電
極７Ａ、７Ｂの両側のｐ型ウエル３にｎ-型半導体領域
９を形成する。また、ｎ型ウエル４にＢ（ホウ素）をイ
オン注入することによって、ゲート電極７Ｃの両側のｎ
型ウエル４にｐ-型半導体領域１０を形成する。
Ａｓ（ヒ素）をイオン注入することによって、ゲート電
極７Ａ、７Ｂの両側のｐ型ウエル３にｎ-型半導体領域
９を形成する。また、ｎ型ウエル４にＢ（ホウ素）をイ
オン注入することによって、ゲート電極７Ｃの両側のｎ
型ウエル４にｐ-型半導体領域１０を形成する。
【００２６】次に、基板１上にＣＶＤ法で窒化シリコン
膜１１を堆積した後、図７に示すように、メモリ領域の
基板１の上部をフォトレジスト膜（図示せず）で覆い、
ロジック領域の窒化シリコン膜１１を異方的にエッチン
グすることによって、ロジック領域のゲート電極７Ｂ、
７Ｃの側壁にサイドウォールスペーサ１１ｓを形成す
る。
膜１１を堆積した後、図７に示すように、メモリ領域の
基板１の上部をフォトレジスト膜（図示せず）で覆い、
ロジック領域の窒化シリコン膜１１を異方的にエッチン
グすることによって、ロジック領域のゲート電極７Ｂ、
７Ｃの側壁にサイドウォールスペーサ１１ｓを形成す
る。
【００２７】続いて、ロジック領域のｐ型ウエル３にＡ
ｓまたはＰをイオン注入することによって高不純物濃度
のｎ+型半導体領域（ソース、ドレイン）１２を形成
し、ｎ型ウエル４にＢをイオン注入することによって高
不純物濃度のｐ+型半導体領域（ソース、ドレイン）１
３を形成する。ここまでの工程により、ロジック領域の
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐが完成する。
ｓまたはＰをイオン注入することによって高不純物濃度
のｎ+型半導体領域（ソース、ドレイン）１２を形成
し、ｎ型ウエル４にＢをイオン注入することによって高
不純物濃度のｐ+型半導体領域（ソース、ドレイン）１
３を形成する。ここまでの工程により、ロジック領域の
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐが完成する。
【００２８】次に、図８に示すように、ゲート電極７Ａ
〜７Ｃの上部にスピンオングラス膜と２層の酸化シリコ
ン膜とによって構成される層間絶縁膜１５を形成する。
層間絶縁膜１５を形成するには、まずゲート電極７Ａ〜
７Ｃの上部にスピンオングラス膜をスピン塗布する。ス
ピンオングラス膜は、ＣＶＤ法で堆積した酸化シリコン
膜に比べて微細な配線間のギャップフィル性に優れてい
るので、メモリ領域のゲート電極７Ａ（ワード線ＷＬ）
同士の隙間が極めて狭い場合であっても、この隙間を良
好に埋め込むことができる。次に、スピンオングラス膜
の上部にＣＶＤ法で酸化シリコン膜を堆積した後、この
酸化シリコン膜を化学機械研磨法で研磨、平坦化するこ
とにより、その表面の高さをメモリ領域とロジック領域
とで均一にする。次に、この酸化シリコン膜の上部にＣ
ＶＤ法で２層目の酸化シリコン膜を堆積する。２層目の
酸化シリコン膜は、化学機械研磨法で研磨されたときに
生じた下層の酸化シリコン膜の表面の微細な傷を補修す
るために形成する。
〜７Ｃの上部にスピンオングラス膜と２層の酸化シリコ
ン膜とによって構成される層間絶縁膜１５を形成する。
層間絶縁膜１５を形成するには、まずゲート電極７Ａ〜
７Ｃの上部にスピンオングラス膜をスピン塗布する。ス
ピンオングラス膜は、ＣＶＤ法で堆積した酸化シリコン
膜に比べて微細な配線間のギャップフィル性に優れてい
るので、メモリ領域のゲート電極７Ａ（ワード線ＷＬ）
同士の隙間が極めて狭い場合であっても、この隙間を良
好に埋め込むことができる。次に、スピンオングラス膜
の上部にＣＶＤ法で酸化シリコン膜を堆積した後、この
酸化シリコン膜を化学機械研磨法で研磨、平坦化するこ
とにより、その表面の高さをメモリ領域とロジック領域
とで均一にする。次に、この酸化シリコン膜の上部にＣ
ＶＤ法で２層目の酸化シリコン膜を堆積する。２層目の
酸化シリコン膜は、化学機械研磨法で研磨されたときに
生じた下層の酸化シリコン膜の表面の微細な傷を補修す
るために形成する。
【００２９】次に、図９および図１０に示すように、フ
ォトレジスト膜（図示せず）をマスクにしたドライエッ
チングでメモリ領域のｎ-型半導体領域９の上部の層間
絶縁膜１５を除去する。このエッチングは、窒化シリコ
ン膜８、１１に対する層間絶縁膜１５（スピンオングラ
ス膜および酸化シリコン膜）のエッチングレートが大き
くなるような条件で行う。
ォトレジスト膜（図示せず）をマスクにしたドライエッ
チングでメモリ領域のｎ-型半導体領域９の上部の層間
絶縁膜１５を除去する。このエッチングは、窒化シリコ
ン膜８、１１に対する層間絶縁膜１５（スピンオングラ
ス膜および酸化シリコン膜）のエッチングレートが大き
くなるような条件で行う。
【００３０】続いて、上記フォトレジスト膜をマスクに
したドライエッチングでｎ-型半導体領域９の上部の窒
化シリコン膜１１を除去し、ｎ-型半導体領域９の表面
を露出させることによってコンタクトホール１６、１７
を形成する。窒化シリコン膜１１のエッチングは、素子
分離溝２に埋め込まれた酸化シリコン膜５に対する窒化
シリコン膜１１のエッチングレートが大きくなるような
条件で行い、素子分離溝２が深く削れないようにする。
また、このエッチングは、窒化シリコン膜１１が異方的
にエッチングされるような条件で行い、ゲート電極７Ａ
（ワード線ＷＬ）の側壁に窒化シリコン膜１１を残すよ
うにする。これにより、微細な径を有するコンタクトホ
ール１６、１７がゲート電極７Ａ（ワード線ＷＬ）に対
して自己整合で形成される。図１０に示すように、コン
タクトホール１６は、その一部がアクティブ領域Ｌから
外れて素子分離溝２の上部に延在する細長いパターンで
形成する。
したドライエッチングでｎ-型半導体領域９の上部の窒
化シリコン膜１１を除去し、ｎ-型半導体領域９の表面
を露出させることによってコンタクトホール１６、１７
を形成する。窒化シリコン膜１１のエッチングは、素子
分離溝２に埋め込まれた酸化シリコン膜５に対する窒化
シリコン膜１１のエッチングレートが大きくなるような
条件で行い、素子分離溝２が深く削れないようにする。
また、このエッチングは、窒化シリコン膜１１が異方的
にエッチングされるような条件で行い、ゲート電極７Ａ
（ワード線ＷＬ）の側壁に窒化シリコン膜１１を残すよ
うにする。これにより、微細な径を有するコンタクトホ
ール１６、１７がゲート電極７Ａ（ワード線ＷＬ）に対
して自己整合で形成される。図１０に示すように、コン
タクトホール１６は、その一部がアクティブ領域Ｌから
外れて素子分離溝２の上部に延在する細長いパターンで
形成する。
【００３１】次に、図１１に示すように、コンタクトホ
ール１６、１７の内部にプラグ１８を形成する。プラグ
１８を形成するには、コンタクトホール１６、１７の内
部および層間絶縁膜１５の上部にＰをドープした低抵抗
多結晶シリコン膜をＣＶＤ法で堆積し、続いて層間絶縁
膜１５の上部の不要な多結晶シリコン膜をドライエッチ
ングによって除去する。
ール１６、１７の内部にプラグ１８を形成する。プラグ
１８を形成するには、コンタクトホール１６、１７の内
部および層間絶縁膜１５の上部にＰをドープした低抵抗
多結晶シリコン膜をＣＶＤ法で堆積し、続いて層間絶縁
膜１５の上部の不要な多結晶シリコン膜をドライエッチ
ングによって除去する。
【００３２】次に、窒素ガス雰囲気中で基板１を熱処理
し、プラグ１８を構成する多結晶シリコン膜中のＰをｎ
-型半導体領域９に拡散させることによって、低抵抗の
ｎ型半導体領域９（ソース、ドレイン）を形成する。こ
こまでの工程で、メモリ領域にメモリセル選択用ＭＩＳ
ＦＥＴＱｔが形成される。
し、プラグ１８を構成する多結晶シリコン膜中のＰをｎ
-型半導体領域９に拡散させることによって、低抵抗の
ｎ型半導体領域９（ソース、ドレイン）を形成する。こ
こまでの工程で、メモリ領域にメモリセル選択用ＭＩＳ
ＦＥＴＱｔが形成される。
【００３３】次に、図１２および図１３に示すように、
層間絶縁膜１５の上部にＣＶＤ法で酸化シリコン膜１９
を堆積した後、フォトレジスト膜（図示せず）をマスク
にしたドライエッチングでロジック領域の酸化シリコン
膜１９およびその下層の層間絶縁膜１５をドライエッチ
ングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎ
のソース、ドレイン（ｎ+型半導体領域１２）の上部に
コンタクトホール２１を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１３）
の上部にコンタクトホール２２を形成する。また、この
とき同時に、メモリ領域の酸化シリコン膜１９をエッチ
ングすることによって、コンタクトホール１６の上部に
スルーホール２０を形成する。
層間絶縁膜１５の上部にＣＶＤ法で酸化シリコン膜１９
を堆積した後、フォトレジスト膜（図示せず）をマスク
にしたドライエッチングでロジック領域の酸化シリコン
膜１９およびその下層の層間絶縁膜１５をドライエッチ
ングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎ
のソース、ドレイン（ｎ+型半導体領域１２）の上部に
コンタクトホール２１を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ+型半導体領域１３）
の上部にコンタクトホール２２を形成する。また、この
とき同時に、メモリ領域の酸化シリコン膜１９をエッチ
ングすることによって、コンタクトホール１６の上部に
スルーホール２０を形成する。
【００３４】次に、図１４に示すように、ロジック領域
に形成された上記コンタクトホール２１、２２およびメ
モリ領域に形成された上記スルーホール２０の内部にプ
ラグ２３を形成する。プラグ２３を形成するには、例え
ばコンタクトホール２１、２２およびスルーホール２０
の内部を含む酸化シリコン膜１９の上部にスパッタリン
グ法およびＣＶＤ法でＴｉＮ（窒化チタン）膜およびＷ
（タングステン）膜を堆積した後、酸化シリコン膜１９
の上部の不要なＷ膜およびＴｉＮ膜を化学機械研磨法で
除去する。
に形成された上記コンタクトホール２１、２２およびメ
モリ領域に形成された上記スルーホール２０の内部にプ
ラグ２３を形成する。プラグ２３を形成するには、例え
ばコンタクトホール２１、２２およびスルーホール２０
の内部を含む酸化シリコン膜１９の上部にスパッタリン
グ法およびＣＶＤ法でＴｉＮ（窒化チタン）膜およびＷ
（タングステン）膜を堆積した後、酸化シリコン膜１９
の上部の不要なＷ膜およびＴｉＮ膜を化学機械研磨法で
除去する。
【００３５】次に、図１５および図１６に示すように、
メモリ領域の酸化シリコン膜１９の上部にビット線ＢＬ
を形成し、ロジック領域の酸化シリコン膜１９の上部に
配線３０〜３３を形成する。ビット線ＢＬおよび配線３
０〜３３を形成するには、酸化シリコン膜１９の上部に
スパッタリング法でＷ膜を堆積し、続いてフォトレジス
ト膜をマスクに用いたドライエッチングでＷ膜をパター
ニングする。ビット線ＢＬは、ワード線ＷＬと直交する
方向に延在し、スルーホール２０の内部に形成されたプ
ラグ２３およびコンタクトホール１６の内部に形成され
たプラグ１８を通じて、メモリセル選択用ＭＩＳＦＥＴ
Ｑｔのｎ型半導体領域９（ソース、ドレイン）の一方と
電気的に接続される。一方、ロジック領域に形成された
配線３０、３１は、コンタクトホール２１の内部に形成
されたプラグ２３を通じてｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース、ドレイン（ｎ+型半導体領域１２）と電気
的に接続され、配線３２、３３は、コンタクトホール２
２の内部に形成されたプラグ２３を通じてｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領
域１３）と電気的に接続される。
メモリ領域の酸化シリコン膜１９の上部にビット線ＢＬ
を形成し、ロジック領域の酸化シリコン膜１９の上部に
配線３０〜３３を形成する。ビット線ＢＬおよび配線３
０〜３３を形成するには、酸化シリコン膜１９の上部に
スパッタリング法でＷ膜を堆積し、続いてフォトレジス
ト膜をマスクに用いたドライエッチングでＷ膜をパター
ニングする。ビット線ＢＬは、ワード線ＷＬと直交する
方向に延在し、スルーホール２０の内部に形成されたプ
ラグ２３およびコンタクトホール１６の内部に形成され
たプラグ１８を通じて、メモリセル選択用ＭＩＳＦＥＴ
Ｑｔのｎ型半導体領域９（ソース、ドレイン）の一方と
電気的に接続される。一方、ロジック領域に形成された
配線３０、３１は、コンタクトホール２１の内部に形成
されたプラグ２３を通じてｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース、ドレイン（ｎ+型半導体領域１２）と電気
的に接続され、配線３２、３３は、コンタクトホール２
２の内部に形成されたプラグ２３を通じてｐチャネル型
ＭＩＳＦＥＴＱｐのソース、ドレイン（ｐ+型半導体領
域１３）と電気的に接続される。
【００３６】次に、図１７に示すように、ビット線ＢＬ
および配線３０〜３３の上部にＣＶＤ法で酸化シリコン
膜４０および多結晶シリコン膜２４を堆積し、続いてフ
ォトレジスト膜（図示せず）をマスクに用いたドライエ
ッチングでメモリ領域の多結晶シリコン膜２４に溝２５
を形成した後、溝２５の側壁にサイドウォールスペーサ
２６を形成する。サイドウォールスペーサ２６は、多結
晶シリコン膜２４の上部にＣＶＤ法で多結晶シリコン膜
を堆積し、続いてこの多結晶シリコン膜を異方性エッチ
ングして形成する。
および配線３０〜３３の上部にＣＶＤ法で酸化シリコン
膜４０および多結晶シリコン膜２４を堆積し、続いてフ
ォトレジスト膜（図示せず）をマスクに用いたドライエ
ッチングでメモリ領域の多結晶シリコン膜２４に溝２５
を形成した後、溝２５の側壁にサイドウォールスペーサ
２６を形成する。サイドウォールスペーサ２６は、多結
晶シリコン膜２４の上部にＣＶＤ法で多結晶シリコン膜
を堆積し、続いてこの多結晶シリコン膜を異方性エッチ
ングして形成する。
【００３７】次に、図１８および図１９に示すように、
多結晶シリコン膜２４およびサイドウォールスペーサ２
６をマスクに用いてメモリ領域の酸化シリコン膜４０お
よびその下層の酸化シリコン膜１９をドライエッチング
することにより、コンタクトホール１７の上部にスルー
ホール４３を形成する次に、多結晶シリコン膜２４およ
びサイドウォールスペーサ２６をドライエッチングで除
去した後、図２０に示すように、スルーホール４３の内
部にプラグ４４を形成する。プラグ４４を形成するに
は、スルーホール４３の内部および酸化シリコン膜４０
の上部にＰ（リン）をドープした低抵抗多結晶シリコン
膜をＣＶＤ法で堆積した後、酸化シリコン膜４０の上部
の不要な多結晶シリコン膜をドライエッチング（または
化学機械研磨）で除去する。
多結晶シリコン膜２４およびサイドウォールスペーサ２
６をマスクに用いてメモリ領域の酸化シリコン膜４０お
よびその下層の酸化シリコン膜１９をドライエッチング
することにより、コンタクトホール１７の上部にスルー
ホール４３を形成する次に、多結晶シリコン膜２４およ
びサイドウォールスペーサ２６をドライエッチングで除
去した後、図２０に示すように、スルーホール４３の内
部にプラグ４４を形成する。プラグ４４を形成するに
は、スルーホール４３の内部および酸化シリコン膜４０
の上部にＰ（リン）をドープした低抵抗多結晶シリコン
膜をＣＶＤ法で堆積した後、酸化シリコン膜４０の上部
の不要な多結晶シリコン膜をドライエッチング（または
化学機械研磨）で除去する。
【００３８】次に、図２１および図２２に示すように、
酸化シリコン膜４０の上部にＣＶＤ法で窒化シリコン膜
４５を堆積し、続いて窒化シリコン膜４５の上部にＣＶ
Ｄ法で酸化シリコン膜４６を堆積した後、フォトレジス
ト膜(図示せず)をマスクにしてメモリ領域の酸化シリコ
ン膜４６をドライエッチングし、続いてその下層の窒化
シリコン膜４５をドライエッチングすることにより、ス
ルーホール４３の上部に溝４７を形成する。
酸化シリコン膜４０の上部にＣＶＤ法で窒化シリコン膜
４５を堆積し、続いて窒化シリコン膜４５の上部にＣＶ
Ｄ法で酸化シリコン膜４６を堆積した後、フォトレジス
ト膜(図示せず)をマスクにしてメモリ領域の酸化シリコ
ン膜４６をドライエッチングし、続いてその下層の窒化
シリコン膜４５をドライエッチングすることにより、ス
ルーホール４３の上部に溝４７を形成する。
【００３９】次に、図２３に示すように、溝４７の内部
および酸化シリコン膜４６の上部に、Ｐ（リン）をドー
プしたアモルファスシリコン膜４８ａをＣＶＤ法で堆積
した後、酸化シリコン膜４６の上部の不要なアモルファ
スシリコン膜４８ａをドライエッチングで除去する。こ
のとき、溝４７の側壁のアモルファスシリコン膜４８ａ
をオーバーエッチングすることによって、アモルファス
シリコン膜４８ａの上端部を溝４７の上端部よりも下方
に後退させる。アモルファスシリコン膜４８ａの後退量
は、例えば２００ｎｍ程度とする。
および酸化シリコン膜４６の上部に、Ｐ（リン）をドー
プしたアモルファスシリコン膜４８ａをＣＶＤ法で堆積
した後、酸化シリコン膜４６の上部の不要なアモルファ
スシリコン膜４８ａをドライエッチングで除去する。こ
のとき、溝４７の側壁のアモルファスシリコン膜４８ａ
をオーバーエッチングすることによって、アモルファス
シリコン膜４８ａの上端部を溝４７の上端部よりも下方
に後退させる。アモルファスシリコン膜４８ａの後退量
は、例えば２００ｎｍ程度とする。
【００４０】次に、溝４７の内部に残った上記アモルフ
ァスシリコン膜４８ａの表面をフッ酸系の洗浄液でウェ
ット洗浄した後、図２４に示すように、減圧雰囲気中で
アモルファスシリコン膜４８ａの表面にモノシラン（Ｓ
ｉＨ4）を供給し、続いて基板１を熱処理してアモルフ
ァスシリコン膜４８ａを多結晶化すると共に、その表面
にシリコン粒を成長させる。これにより、表面が粗面化
された多結晶シリコン膜からなる下部電極（蓄積電極）
４８が溝４７の側壁および底部に形成される。表面が粗
面化された上記多結晶シリコン膜は、粗面化されないも
のに比べてその表面積が大きいので、その分、容量素子
の蓄積電荷量を増やすことができる。
ァスシリコン膜４８ａの表面をフッ酸系の洗浄液でウェ
ット洗浄した後、図２４に示すように、減圧雰囲気中で
アモルファスシリコン膜４８ａの表面にモノシラン（Ｓ
ｉＨ4）を供給し、続いて基板１を熱処理してアモルフ
ァスシリコン膜４８ａを多結晶化すると共に、その表面
にシリコン粒を成長させる。これにより、表面が粗面化
された多結晶シリコン膜からなる下部電極（蓄積電極）
４８が溝４７の側壁および底部に形成される。表面が粗
面化された上記多結晶シリコン膜は、粗面化されないも
のに比べてその表面積が大きいので、その分、容量素子
の蓄積電荷量を増やすことができる。
【００４１】次に、図２５に示すように、溝４７の内部
および酸化シリコン膜４６の上部に、膜厚１０ｎｍ程度
の薄いＴａ2Ｏ5（酸化タンタル）膜４９をＣＶＤ法で堆
積する。酸化タンタル膜４９は、容量素子の容量絶縁膜
として使用される。
および酸化シリコン膜４６の上部に、膜厚１０ｎｍ程度
の薄いＴａ2Ｏ5（酸化タンタル）膜４９をＣＶＤ法で堆
積する。酸化タンタル膜４９は、容量素子の容量絶縁膜
として使用される。
【００４２】続いて、基板１を熱処理することによっ
て、酸化タンタル膜４９を改質・結晶化する。この熱処
理を行うことにより、誘電率が２０〜２５と高く、かつ
リーク電流の少ない高品質な容量絶縁膜が得られる。
て、酸化タンタル膜４９を改質・結晶化する。この熱処
理を行うことにより、誘電率が２０〜２５と高く、かつ
リーク電流の少ない高品質な容量絶縁膜が得られる。
【００４３】容量素子の下部電極（蓄積電極）４８は、
多結晶シリコン膜の他、Ｒｕ（ルテニウム）などの金属
膜で構成することができる。また、容量絶縁膜は、上記
酸化タンタル膜の他、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、Ｐｂ
ＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴまたはＳ
ＢＴなど、ペロブスカイト型または複合ペロブスカイト
型の結晶構造を有する高誘電体膜または強誘電体膜で構
成することができる。
多結晶シリコン膜の他、Ｒｕ（ルテニウム）などの金属
膜で構成することができる。また、容量絶縁膜は、上記
酸化タンタル膜の他、ＰＺＴ、ＰＬＴ、ＰＬＺＴ、Ｐｂ
ＴｉＯ3、ＳｒＴｉＯ3、ＢａＴｉＯ3、ＢＳＴまたはＳ
ＢＴなど、ペロブスカイト型または複合ペロブスカイト
型の結晶構造を有する高誘電体膜または強誘電体膜で構
成することができる。
【００４４】次に、図２６に示すように、酸化タンタル
膜４９の上部にＣＶＤ法でＴｉＮ膜５０を堆積する。Ｔ
ｉＮ膜５０は、溝４７の内部を埋め込まない程度の薄い
膜厚（例えば３０ｎｍ程度）で堆積する。
膜４９の上部にＣＶＤ法でＴｉＮ膜５０を堆積する。Ｔ
ｉＮ膜５０は、溝４７の内部を埋め込まない程度の薄い
膜厚（例えば３０ｎｍ程度）で堆積する。
【００４５】次に、図２７（ＭＩＳＦＥＴＱｔ、Ｑｎ、
Ｑｐの図示は省略）に示すように、フォトレジスト膜５
１をマスクに用いて、ロジック領域のＴｉＮ膜５０、酸
化タンタル膜４９、酸化シリコン膜４６、窒化シリコン
膜４５および酸化シリコン膜４０を順次ドライエッチン
グすることにより、配線３０の上部にスルーホール５２
を形成し、配線３３の上部にスルーホール５３を形成す
る。
Ｑｐの図示は省略）に示すように、フォトレジスト膜５
１をマスクに用いて、ロジック領域のＴｉＮ膜５０、酸
化タンタル膜４９、酸化シリコン膜４６、窒化シリコン
膜４５および酸化シリコン膜４０を順次ドライエッチン
グすることにより、配線３０の上部にスルーホール５２
を形成し、配線３３の上部にスルーホール５３を形成す
る。
【００４６】フォトレジスト膜５１をマスクにしたエッ
チングで上記スルーホール５３を形成する際、酸化タン
タル膜４９の上部にはＴｉＮ膜５０が堆積されているの
で、フォトレジスト膜５１と酸化タンタル膜４９とが接
触することはない。このため、次の工程でフォトレジス
ト膜５１をアッシングする際、下層の酸化タンタル膜４
９にダメージが生じないので、酸化タンタル膜４９の絶
縁耐性の劣化やリーク電流の増加が問題になることはな
い。
チングで上記スルーホール５３を形成する際、酸化タン
タル膜４９の上部にはＴｉＮ膜５０が堆積されているの
で、フォトレジスト膜５１と酸化タンタル膜４９とが接
触することはない。このため、次の工程でフォトレジス
ト膜５１をアッシングする際、下層の酸化タンタル膜４
９にダメージが生じないので、酸化タンタル膜４９の絶
縁耐性の劣化やリーク電流の増加が問題になることはな
い。
【００４７】次に、フォトレジスト膜５１をアッシング
で除去した後、図２８に示すように、溝４７の内部を含
む酸化タンタル膜４９の上部にＣＶＤ法でＴｉＮ膜５４
を堆積する。ＴｉＮ膜５４は、溝４７の内部およびスル
ーホール５２、５３の内部を埋め込まない程度の薄い膜
厚（例えば１０ｎｍ〜２０ｎｍ程度）で堆積する。スル
ーホール５２、５３の内部に形成されたＴｉＮ膜５４
は、次の工程でスルーホール５２、５３の内部にＷ膜
（５５）を成長させるためのバリアメタル層として機能
する。
で除去した後、図２８に示すように、溝４７の内部を含
む酸化タンタル膜４９の上部にＣＶＤ法でＴｉＮ膜５４
を堆積する。ＴｉＮ膜５４は、溝４７の内部およびスル
ーホール５２、５３の内部を埋め込まない程度の薄い膜
厚（例えば１０ｎｍ〜２０ｎｍ程度）で堆積する。スル
ーホール５２、５３の内部に形成されたＴｉＮ膜５４
は、次の工程でスルーホール５２、５３の内部にＷ膜
（５５）を成長させるためのバリアメタル層として機能
する。
【００４８】次に、図２９に示すように、溝４７の内部
およびスルーホール５２、５３の内部を含むＴｉＮ膜５
４上にＣＶＤ法でＷ膜５５を堆積する。Ｗ膜５５は、溝
４７の内部およびスルーホール５２、５３の内部を完全
に埋め込み、ボイドが生じないような厚い膜厚（例えば
５００ｎｍ程度）で堆積する。
およびスルーホール５２、５３の内部を含むＴｉＮ膜５
４上にＣＶＤ法でＷ膜５５を堆積する。Ｗ膜５５は、溝
４７の内部およびスルーホール５２、５３の内部を完全
に埋め込み、ボイドが生じないような厚い膜厚（例えば
５００ｎｍ程度）で堆積する。
【００４９】次に、図３０に示すように、溝４７および
スルーホール５２、５３の外部のＷ膜５５、ＴｉＮ膜５
４、５０、酸化タンタル膜４９を化学的機械研磨法によ
って除去し、溝４７およびスルーホール５２、５３のそ
れぞれの外部の酸化シリコン膜４６を露出させる。これ
により、溝４７の内部に残った酸化タンタル膜４９の上
部に２層のＴｉＮ膜５０、５４とＷ膜５５とからなる上
部電極（プレート電極）５６が形成される。また、スル
ーホール５２、５３の内部には、ＴｉＮ膜５４とＷ膜５
５とからなるプラグ５７が形成される。なお、溝４７の
内部に形成されている下部電極４８は、その上端部が溝
４７の上端部よりも下方に位置しているため、上記の化
学的機械研磨によって削られることはない。
スルーホール５２、５３の外部のＷ膜５５、ＴｉＮ膜５
４、５０、酸化タンタル膜４９を化学的機械研磨法によ
って除去し、溝４７およびスルーホール５２、５３のそ
れぞれの外部の酸化シリコン膜４６を露出させる。これ
により、溝４７の内部に残った酸化タンタル膜４９の上
部に２層のＴｉＮ膜５０、５４とＷ膜５５とからなる上
部電極（プレート電極）５６が形成される。また、スル
ーホール５２、５３の内部には、ＴｉＮ膜５４とＷ膜５
５とからなるプラグ５７が形成される。なお、溝４７の
内部に形成されている下部電極４８は、その上端部が溝
４７の上端部よりも下方に位置しているため、上記の化
学的機械研磨によって削られることはない。
【００５０】ここまでの工程により、溝４７の内部に
は、下部電極４８と酸化タンタル膜４９と上部電極５６
とからなる容量素子Ｃが形成される。また、これによ
り、メモリセル選択用ＭＩＳＦＥＴＱｔとこれに直列に
接続された容量素子ＣとからなるＤＲＡＭのメモリセル
が完成する。
は、下部電極４８と酸化タンタル膜４９と上部電極５６
とからなる容量素子Ｃが形成される。また、これによ
り、メモリセル選択用ＭＩＳＦＥＴＱｔとこれに直列に
接続された容量素子ＣとからなるＤＲＡＭのメモリセル
が完成する。
【００５１】なお、スルーホール５２、５３の外部のＷ
膜５５、ＴｉＮ膜５４、５０、酸化タンタル膜４９を除
去する手法としてエッチバック法を用いた場合は、オー
バーエッチングによって溝４７の内部の上部電極材料
（Ｗ膜５５、ＴｉＮ膜５４、５０）までもが後退し、下
層の酸化タンタル膜４９が削れたり、次の工程で形成す
るＡｌ合金配線６０と上部電極５６とが断線したりする
虞れがある。
膜５５、ＴｉＮ膜５４、５０、酸化タンタル膜４９を除
去する手法としてエッチバック法を用いた場合は、オー
バーエッチングによって溝４７の内部の上部電極材料
（Ｗ膜５５、ＴｉＮ膜５４、５０）までもが後退し、下
層の酸化タンタル膜４９が削れたり、次の工程で形成す
るＡｌ合金配線６０と上部電極５６とが断線したりする
虞れがある。
【００５２】次に、図３１に示すように、酸化シリコン
膜４６の上部にＡｌ合金を主成分とする金属膜を堆積
し、続いてフォトレジスト膜（図示せず）をマスクに用
いてこの金属膜をドライエッチングすることにより、メ
モリ領域の酸化シリコン膜４６上にＡｌ合金配線６０を
形成し、ロジック領域の酸化シリコン膜４６上にＡｌ合
金配線６１、６２を形成する。
膜４６の上部にＡｌ合金を主成分とする金属膜を堆積
し、続いてフォトレジスト膜（図示せず）をマスクに用
いてこの金属膜をドライエッチングすることにより、メ
モリ領域の酸化シリコン膜４６上にＡｌ合金配線６０を
形成し、ロジック領域の酸化シリコン膜４６上にＡｌ合
金配線６１、６２を形成する。
【００５３】メモリ領域のＡｌ合金配線６０は、溝４７
の内部に形成された容量素子Ｃの上部電極５６と電気的
に接続され、この上部電極５６に所定のプレート電位を
供給する配線として使用される。なお、前述したよう
に、容量素子Ｃの下部電極４８は、その上端部が溝４７
の上端部よりも下方に位置しているため、酸化シリコン
膜４６上のＡｌ合金配線６０と接触することはない。
の内部に形成された容量素子Ｃの上部電極５６と電気的
に接続され、この上部電極５６に所定のプレート電位を
供給する配線として使用される。なお、前述したよう
に、容量素子Ｃの下部電極４８は、その上端部が溝４７
の上端部よりも下方に位置しているため、酸化シリコン
膜４６上のＡｌ合金配線６０と接触することはない。
【００５４】ロジック領域のＡｌ合金配線６１は、スル
ーホール５２内のプラグ５７を介して下層の配線３０と
電気的に接続され、Ａｌ合金配線６２は、スルーホール
５３内のプラグ５７を介して下層の配線３３と電気的に
接続される。
ーホール５２内のプラグ５７を介して下層の配線３０と
電気的に接続され、Ａｌ合金配線６２は、スルーホール
５３内のプラグ５７を介して下層の配線３３と電気的に
接続される。
【００５５】このように、本実施形態の製造方法は、溝
４７の外部のＷ膜５５およびＴｉＮ膜５４、５０を化学
的機械研磨法で除去することによって、溝４７の内部に
上部電極５６を形成する。従って、フォトレジスト膜を
マスクに用いたドライエッチングで上部電極材料（Ｗ膜
５５、ＴｉＮ膜５４、５０）をパターニングする方法を
採用した場合に比べて、ＤＲＡＭの製造に用いるフォト
マスクを１枚削減することができる。
４７の外部のＷ膜５５およびＴｉＮ膜５４、５０を化学
的機械研磨法で除去することによって、溝４７の内部に
上部電極５６を形成する。従って、フォトレジスト膜を
マスクに用いたドライエッチングで上部電極材料（Ｗ膜
５５、ＴｉＮ膜５４、５０）をパターニングする方法を
採用した場合に比べて、ＤＲＡＭの製造に用いるフォト
マスクを１枚削減することができる。
【００５６】また、本実施形態の製造方法は、容量素子
Ｃの上部電極５６を形成する工程に先立って、ロジック
領域の酸化シリコン膜４６（およびその下層の窒化シリ
コン膜４５、酸化シリコン膜４０）をドライエッチング
してスルーホール５２、５３を形成する。従って、上部
電極５６を形成した後、その上部に厚い層間絶縁膜を堆
積し、この層間絶縁膜と下層の酸化シリコン膜４６（お
よびその下層の窒化シリコン膜４５、酸化シリコン膜４
０）をドライエッチングしてスルーホール５２、５３を
形成する方法を採用した場合に比べて、スルーホール５
２、５３のアスペクト比が小さくなる。これにより、ス
ルーホール５２、５３の加工が容易になるので、ＤＲＡ
Ｍの製造歩留まりが向上する。
Ｃの上部電極５６を形成する工程に先立って、ロジック
領域の酸化シリコン膜４６（およびその下層の窒化シリ
コン膜４５、酸化シリコン膜４０）をドライエッチング
してスルーホール５２、５３を形成する。従って、上部
電極５６を形成した後、その上部に厚い層間絶縁膜を堆
積し、この層間絶縁膜と下層の酸化シリコン膜４６（お
よびその下層の窒化シリコン膜４５、酸化シリコン膜４
０）をドライエッチングしてスルーホール５２、５３を
形成する方法を採用した場合に比べて、スルーホール５
２、５３のアスペクト比が小さくなる。これにより、ス
ルーホール５２、５３の加工が容易になるので、ＤＲＡ
Ｍの製造歩留まりが向上する。
【００５７】また、本実施形態の製造方法は、メモリ領
域のＡｌ合金配線６０とロジック領域のＡｌ合金配線６
１、６２を平坦な酸化シリコン膜４６上に同時に形成す
る。従って、Ａｌ合金配線６０、６１、６２の材料であ
る金属膜をドライエッチングする際、局所的なエッチン
グ残りが生じないため、Ａｌ合金配線６０、６１、６２
同士の短絡を確実に防止することができ、ＤＲＡＭの製
造歩留まりが向上する。
域のＡｌ合金配線６０とロジック領域のＡｌ合金配線６
１、６２を平坦な酸化シリコン膜４６上に同時に形成す
る。従って、Ａｌ合金配線６０、６１、６２の材料であ
る金属膜をドライエッチングする際、局所的なエッチン
グ残りが生じないため、Ａｌ合金配線６０、６１、６２
同士の短絡を確実に防止することができ、ＤＲＡＭの製
造歩留まりが向上する。
【００５８】また、本実施形態の製造方法は、メモリ領
域のＡｌ合金配線６０とロジック領域のＡｌ合金配線６
１、６２との間に段差が生じないため、Ａｌ合金配線６
０、６１、６２の上部に層間絶縁膜（図示せず）を形成
し、次いでこの層間絶縁膜をドライエッチングしてＡｌ
合金配線６０、６１、６２のそれぞれの上部にスルーホ
ール（図示せず）を形成する際、これらのスルーホール
の深さが同じになる。従って、これらのスルーホールの
加工も容易になるため、ＤＲＡＭの製造歩留まりがさら
に向上する。
域のＡｌ合金配線６０とロジック領域のＡｌ合金配線６
１、６２との間に段差が生じないため、Ａｌ合金配線６
０、６１、６２の上部に層間絶縁膜（図示せず）を形成
し、次いでこの層間絶縁膜をドライエッチングしてＡｌ
合金配線６０、６１、６２のそれぞれの上部にスルーホ
ール（図示せず）を形成する際、これらのスルーホール
の深さが同じになる。従って、これらのスルーホールの
加工も容易になるため、ＤＲＡＭの製造歩留まりがさら
に向上する。
【００５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６０】前記実施の形態では、ＤＲＡＭ−ロジック
混載ＬＳＩの製造方法に適用した場合について説明した
が、本発明は、少なくともビット線の上部の絶縁膜に溝
を形成し、この溝の内部に容量素子を形成するＤＲＡＭ
を備えた半導体集積回路装置の製造に適用することがで
きる。また、容量素子を構成する下部電極、容量絶縁膜
および上部電極の材料は、前記実施の形態で例示した材
料に限定されるものではなく、例えば上部電極材料をＴ
ｉＮ膜のみで構成してもよい。
混載ＬＳＩの製造方法に適用した場合について説明した
が、本発明は、少なくともビット線の上部の絶縁膜に溝
を形成し、この溝の内部に容量素子を形成するＤＲＡＭ
を備えた半導体集積回路装置の製造に適用することがで
きる。また、容量素子を構成する下部電極、容量絶縁膜
および上部電極の材料は、前記実施の形態で例示した材
料に限定されるものではなく、例えば上部電極材料をＴ
ｉＮ膜のみで構成してもよい。
【００６１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６２】ＤＲＡＭの製造に用いるフォトマスクの枚
数を削減することができるので、ＤＲＡＭの製造コスト
を低減することができる。
数を削減することができるので、ＤＲＡＭの製造コスト
を低減することができる。
【００６３】ＤＲＡＭの製造歩留まりを向上させること
ができるので、ＤＲＡＭの製造コストを低減することが
できる。
ができるので、ＤＲＡＭの製造コストを低減することが
できる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
６ ゲート絶縁膜
７Ａ、７Ｂ、７Ｃ ゲート電極
８ 窒化シリコン膜
９ ｎ型半導体領域（ソース、ドレイン）
１０ ｐ-型半導体領域
１１ 窒化シリコン膜
１１ｓ サイドウォールスペーサ
１２ ｎ+型半導体領域（ソース、ドレイン）
１３ ｐ+型半導体領域（ソース、ドレイン）
１５ 層間絶縁膜
１６、１７ コンタクトホール
１８ プラグ
１９ 酸化シリコン膜
２０ スルーホール
２１、２２ コンタクトホール
２３ プラグ
２４ 多結晶シリコン膜
２５ 溝
２６ サイドウォールスペーサ
３０〜３３ 配線
４０ 酸化シリコン膜
４１ 多結晶シリコン膜
４３ スルーホール
４４ プラグ
４５ 窒化シリコン膜
４６ 酸化シリコン膜
４７ 溝
４８ａ アモルファスシリコン膜
４８ 下部電極（蓄積電極）
４９ 酸化タンタル膜
５０ ＴｉＮ膜
５１ フォトレジスト膜
５２、５３ スルーホール
５４ ＴｉＮ膜
５５ Ｗ膜
５６ 上部電極（プレート電極）
５７ プラグ
６０、６１、６２ Ａｌ合金配線
ＢＬ ビット線
Ｌ アクティブ領域
Ｃ 容量素子
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｑｔ メモリセル選択用ＭＩＳＦＥＴ
ＷＬ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 橋本 孝司
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 吉田 省史
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 豊川 滋也
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 山部 和治
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F033 HH04 HH09 HH26 JJ04 JJ19
JJ33 KK01 MM07 NN06 NN07
PP06 PP15 QQ08 QQ09 QQ10
QQ16 QQ31 QQ34 QQ35 QQ37
QQ48 QQ58 QQ65 RR04 SS11
TT07 TT08 VV06 VV10 VV16
XX33 XX34
5F083 AD24 AD48 AD61 GA09 GA28
JA06 JA14 JA15 JA17 JA32
JA35 JA36 JA39 JA40 JA53
JA56 MA05 MA06 MA17 MA19
MA20 NA01 PR03 PR06 PR10
PR21 PR22 PR23 PR29 PR36
PR40 PR43 PR44 PR46 PR56
ZA12
Claims (39)
- 【請求項１】 半導体基板上の第１絶縁膜に形成した複
数の溝のそれぞれの内部に、第１電極と容量絶縁膜と第
２電極とからなる容量素子を形成するに際し、（ａ）半
導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記
第１絶縁膜の一部を除去することによって、前記第１絶
縁膜に複数の溝を形成する工程と、（ｃ）前記複数の溝
のそれぞれの側壁および底部を含む前記第１絶縁膜上
に、第１導電膜を形成する工程と、（ｄ）前記複数の溝
の外部および前記複数の溝のそれぞれの上端部の前記第
１導電膜を除去することによって、前記複数の溝のそれ
ぞれの側壁および底部に、前記第１導電膜からなり、そ
の上端部が前記溝の上端部よりも下方に位置する第１電
極を形成する工程と、（ｅ）前記（ｄ）工程の後、前記
複数の溝のそれぞれの側壁および底部を含む前記第１絶
縁膜上に、容量絶縁膜を形成する工程と、（ｆ）前記容
量絶縁膜上に第２導電膜を形成する工程と、（ｇ）前記
複数の溝の外部の前記第２導電膜を除去することによっ
て、前記複数の溝のそれぞれの内部に、前記第２導電膜
からなる第２電極を形成する工程と、を含むことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２】 前記（ｇ）工程で前記第２導電膜を除去
する際、化学的機械研磨法を用いることを特徴とする請
求項１記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記（ｇ）工程で前記第２導電膜を除去
する際、前記第１電極を削らないことを特徴とする請求
項２記載の半導体集積回路装置の製造方法。 - 【請求項４】 前記第１導電膜は、シリコンからなるこ
とを特徴とする請求項１記載の半導体集積回路装置の製
造方法。 - 【請求項５】 前記第２導電膜は、窒化チタンからなる
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。 - 【請求項６】 前記容量絶縁膜は、酸化タンタルからな
ることを特徴とする請求項１記載の半導体集積回路装置
の製造方法。 - 【請求項７】 半導体基板上の第１絶縁膜に形成した複
数の溝のそれぞれの内部に、第１電極と容量絶縁膜と第
２電極とからなる容量素子を形成するに際し、（ａ）半
導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記
第１絶縁膜の一部を除去することによって、前記第１絶
縁膜に複数の溝を形成する工程と、（ｃ）前記複数の溝
のそれぞれの側壁および底部を含む前記第１絶縁膜上
に、第１導電膜を形成する工程と、（ｄ）前記複数の溝
の外部および前記複数の溝のそれぞれの上端部の前記第
１導電膜を除去することによって、前記複数の溝のそれ
ぞれの側壁および底部に、前記第１導電膜からなり、そ
の上端部が前記溝の上端部よりも下方に位置する第１電
極を形成する工程と、（ｅ）前記（ｄ）工程の後、前記
複数の溝のそれぞれの側壁および底部を含む前記第１絶
縁膜上に、容量絶縁膜を形成する工程と、（ｆ）前記容
量絶縁膜上に第２導電膜を形成する工程と、（ｇ）前記
２導電膜上に第３導電膜を形成する工程と、（ｈ）前記
複数の溝の外部の前記第２導電膜および前記第３導電膜
を除去することによって、前記複数の溝のそれぞれの内
部に、前記第２導電膜および前記第３導電膜からなる第
２電極を形成する工程と、を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項８】 前記（ｈ）工程の後、（ｉ）前記第１絶
縁膜上に第４導電膜を形成する工程と、（ｊ）前記第４
導電膜をパターニングすることによって、前記第１絶縁
膜上に、前記第４導電膜からなり、前記それぞれの第２
電極と電気的に接続された第１配線を形成する工程、を
さらに含むことを特徴とする請求項７記載の半導体集積
回路装置の製造方法。 - 【請求項９】 前記（ｈ）工程で前記第２導電膜および
前記第３導電膜を除去する際、化学的機械研磨法を用
い、前記第１電極を削らないことを特徴とする請求項７
記載の半導体集積回路装置の製造方法。 - 【請求項１０】 前記（ｇ）工程で前記２導電膜上に前
記第３導電膜を形成する際、前記複数の溝のそれぞれの
内部を前記第３導電膜で完全に埋め込むことを特徴とす
る請求項７記載の半導体集積回路装置の製造方法。 - 【請求項１１】 前記第１導電膜は、シリコンからなる
ことを特徴とする請求項７記載の半導体集積回路装置の
製造方法。 - 【請求項１２】 前記第２導電膜は、窒化チタンからな
り、前記第３導電膜は、タングステンからなることを特
徴とする請求項７記載の半導体集積回路装置の製造方
法。 - 【請求項１３】 前記第４導電膜は、アルミニウム合金
を主成分として含むことを特徴とする請求項８記載の半
導体集積回路装置の製造方法。 - 【請求項１４】 半導体基板の主面のメモリ領域に第１
ＭＩＳＦＥＴと容量素子とからなる複数のメモリセルを
有し、前記主面の非メモリ領域に複数の第２ＭＩＳＦＥ
Ｔを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面のメモリ領域に複数の第１ＭＩ
ＳＦＥＴを形成し、前記主面の非メモリ領域に複数の第
２ＭＩＳＦＥＴを形成する工程と、（ｂ）前記複数の第
１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴのそ
れぞれの上部に第１絶縁膜を形成する工程と、（ｃ）前
記メモリ領域の前記第１絶縁膜に複数の溝を形成する工
程と、（ｄ）前記複数の溝のそれぞれの側壁および底部
に、第１導電膜からなる容量素子の第１電極を形成する
工程と、（ｅ）前記第１電極上に、前記容量素子の容量
絶縁膜を形成する工程と、（ｆ）前記非メモリ領域の前
記第１絶縁膜に、複数の接続孔を形成する工程と、
（ｇ）前記複数の溝のそれぞれの内部および前記複数の
接続孔のそれぞれの内部を含む前記第１絶縁膜上に、前
記容量素子の第２電極を構成する第２導電膜を形成する
工程と、を含むことを特徴とする半導体集積回路装置の
製造方法。 - 【請求項１５】 前記（ｆ）工程の後、前記（ｇ）工程
に先立って、前記複数の溝のそれぞれの内部および前記
複数の接続孔のそれぞれの内部を含む前記第１絶縁膜上
に、第３導電膜を形成する工程をさらに含むことを特徴
とする請求項１４記載の半導体集積回路装置の製造方
法。 - 【請求項１６】 前記第１電極は、その上端部が前記溝
の上端部よりも下方に位置していることを特徴とする請
求項１４記載の半導体集積回路装置の製造方法。 - 【請求項１７】 前記（ｇ）工程の後、前記複数の溝の
外部および前記複数の接続孔の外部の前記第２導電膜を
化学的機械研磨法で除去することによって、前記複数の
溝のそれぞれの内部に、前記第２導電膜からなる前記容
量素子の第２電極を形成する工程をさらに含むことを特
徴とする請求項１４記載の半導体集積回路装置の製造方
法。 - 【請求項１８】 前記第２電極を形成した後、（ｈ）前
記第１絶縁膜上に第４導電膜を形成する工程と、（ｉ）
前記第４導電膜をパターニングすることによって、前記
メモリ領域の前記第１絶縁膜上に、前記それぞれの第２
電極と電気的に接続された第１配線を形成し、前記非メ
モリ領域の前記第１絶縁膜上に、前記それぞれの接続孔
の内部の前記第２導電膜と電気的に接続された第２配線
を形成する工程と、をさらに含むことを特徴とする請求
項１７記載の半導体集積回路装置の製造方法。 - 【請求項１９】 半導体基板の主面のメモリ領域に第１
ＭＩＳＦＥＴと容量素子とからなる複数のメモリセルを
有し、前記主面の非メモリ領域に複数の第２ＭＩＳＦＥ
Ｔを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面のメモリ領域に複数の第１ＭＩ
ＳＦＥＴを形成し、前記主面の非メモリ領域に複数の第
２ＭＩＳＦＥＴを形成する工程と、（ｂ）前記複数の第
１ＭＩＳＦＥＴおよび前記複数の第２ＭＩＳＦＥＴのそ
れぞれの上部に第１絶縁膜を形成する工程と、（ｃ）前
記メモリ領域の前記第１絶縁膜に複数の溝を形成する工
程と、（ｄ）前記複数の溝のそれぞれの側壁および底部
に、第１導電膜からなる容量素子の第１電極を形成する
工程と、（ｅ）前記第１電極上に、前記容量素子の容量
絶縁膜を形成する工程と、（ｆ）前記容量絶縁膜が形成
された前記複数の溝のそれぞれの側壁および底部と、前
記第１絶縁膜上とに第２導電膜を形成する工程と、
（ｇ）前記非メモリ領域の前記第２導電膜および前記第
１絶縁膜をエッチングすることによって、複数の接続孔
を形成する工程と、を含むことを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２０】 前記第１電極は、その上端部が前記溝
の上端部よりも下方に位置していることを特徴とする請
求項１９記載の半導体集積回路装置の製造方法。 - 【請求項２１】 前記（ｇ）工程の後、（ｈ）前記複数
の溝のそれぞれの内部および前記複数の接続孔のそれぞ
れの内部に、第３導電膜を形成する工程、をさらに含む
ことを特徴とする請求項１９記載の半導体集積回路装置
の製造方法。 - 【請求項２２】 前記（ｈ）工程は、（ｈ−１）前記複
数の溝のそれぞれの内部および前記複数の接続孔のそれ
ぞれの内部を含む前記第２導電膜上に、第３導電膜を形
成する工程と、（ｈ−２）前記複数の溝の外部および前
記複数の接続孔の外部の前記第２導電膜および前記第３
導電膜を化学的機械研磨法で除去する工程と、を含むこ
とを特徴とする請求項２１記載の半導体集積回路装置の
製造方法。 - 【請求項２３】 前記（ｈ−２）工程の後、（ｉ）前記
第１絶縁膜上に第４導電膜を形成する工程と、（ｊ）前
記第４導電膜をパターニングすることによって、前記メ
モリ領域の前記第１絶縁膜上に、前記複数の溝のそれぞ
れの内部の前記第３導電膜と電気的に接続された第１配
線を形成し、前記非メモリ領域の前記第１絶縁膜上に、
前記それぞれの接続孔の内部の前記第３導電膜と電気的
に接続された第２配線を形成する工程と、をさらに含む
ことを特徴とする請求項２２記載の半導体集積回路装置
の製造方法。 - 【請求項２４】 半導体基板上に形成された第１絶縁膜
と、 前記第１絶縁膜に形成された複数の溝と、 前記複数の溝のそれぞれの側壁および底部に形成され、
その上端部が前記溝の上端部よりも下方に位置する容量
素子の第１電極と、 前記第１電極上に形成された前記容量素子の容量絶縁膜
と、 前記容量絶縁膜上に形成された前記容量素子の第２電極
と、を有することを特徴とする半導体集積回路装置。 - 【請求項２５】 前記第１電極は、シリコンからなるこ
とを特徴とする請求項２４記載の半導体集積回路装置。 - 【請求項２６】 前記第２電極は、窒化チタンからなる
ことを特徴とする請求項２４記載の半導体集積回路装
置。 - 【請求項２７】 前記容量絶縁膜は、酸化タンタルから
なることを特徴とする請求項２４記載の半導体集積回路
装置。 - 【請求項２８】 半導体基板上に形成された第１絶縁膜
と、 前記第１絶縁膜に形成された複数の溝と、 前記複数の溝のそれぞれの側壁および底部に形成され、
その上端部が前記溝の上端部よりも下方に位置する第１
導電膜からなる容量素子の第１電極と、 前記第１電極上に形成された前記容量素子の容量絶縁膜
と、 前記容量絶縁膜上に形成された第２導電膜と、前記第２
導電膜上に形成された第３導電膜とからなる前記容量素
子の第２電極と、を有することを特徴とする半導体集積
回路装置。 - 【請求項２９】 前記第１絶縁膜上には、前記容量素子
の第２電極と電気的に接続された第４導電膜からなる第
１配線が形成されていることを特徴とする請求項２８記
載の半導体集積回路装置。 - 【請求項３０】 前記第２導電膜は、窒化チタンからな
ることを特徴とする請求項２８記載の半導体集積回路装
置。 - 【請求項３１】 前記第３導電膜は、タングステンから
なることを特徴とする請求項２８記載の半導体集積回路
装置。 - 【請求項３２】 前記第４導電膜は、アルミニウム合金
を主成分として含むことを特徴とする請求項２９記載の
半導体集積回路装置。 - 【請求項３３】 前記複数の溝のそれぞれの内部は、前
記第３導電膜で完全に埋め込まれ、ボイドが存在しない
ことを特徴とする請求項２８記載の半導体集積回路装
置。 - 【請求項３４】 半導体基板の主面のメモリ領域に第１
ＭＩＳＦＥＴと容量素子とからなる複数のメモリセルを
有し、前記主面の非メモリ領域に複数の第２ＭＩＳＦＥ
Ｔを有する半導体集積回路装置であって、 半導体基板の主面のメモリ領域に複数の第１ＭＩＳＦＥ
Ｔが形成され、 前記主面の非メモリ領域に複数の第２ＭＩＳＦＥＴが形
成され、 前記複数の第１ＭＩＳＦＥＴおよび前記複数の第２ＭＩ
ＳＦＥＴのそれぞれの上部に第１絶縁膜が形成され、 前記メモリ領域の前記第１絶縁膜に複数の溝が形成さ
れ、 前記非メモリ領域の前記第１絶縁膜に複数の接続孔が形
成され、 前記複数の溝のそれぞれの内部には、前記溝の側壁およ
び底部に形成され、その上端部が前記溝の上端部よりも
下方に位置する第１電極と、前記第１電極上に形成され
た容量絶縁膜と、前記容量絶縁膜上に形成された第２電
極とからなる容量素子が形成され、 前記複数の接続孔のそれぞれの内部には、前記第２電極
を構成する導電膜と同一の導電膜が形成されていること
を特徴とする半導体集積回路装置。 - 【請求項３５】 前記メモリ領域の前記第１絶縁膜上に
は、前記複数の溝のそれぞれの内部の前記第２電極と電
気的に接続された第１配線が形成され、 前記非メモリ領域の前記第１絶縁膜上には、前記それぞ
れの接続孔の内部の前記導電膜と電気的に接続された第
２配線が形成されていることを特徴とする請求項３４記
載の半導体集積回路装置。 - 【請求項３６】 前記複数の溝のそれぞれの内部は、前
記第２電極を構成する導電膜で完全に埋め込まれ、ボイ
ドが存在しないことを特徴とする請求項３４記載の半導
体集積回路装置。 - 【請求項３７】 前記第１電極は、シリコン膜からなる
ことを特徴とする請求項３４記載の半導体集積回路装
置。 - 【請求項３８】 前記第２電極は、窒化チタンとタング
ステンの積層膜からなることを特徴とする請求項３４記
載の半導体集積回路装置。 - 【請求項３９】 前記第１配線および前記第２配線は、
アルミニウム合金を主成分として含むことを特徴とする
請求項３５記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001337249A JP2003142602A (ja) | 2001-11-02 | 2001-11-02 | 半導体集積回路装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001337249A JP2003142602A (ja) | 2001-11-02 | 2001-11-02 | 半導体集積回路装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003142602A true JP2003142602A (ja) | 2003-05-16 |
Family
ID=19151921
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|---|---|---|---|
| JP2001337249A Withdrawn JP2003142602A (ja) | 2001-11-02 | 2001-11-02 | 半導体集積回路装置およびその製造方法 |
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|---|---|
| JP (1) | JP2003142602A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128320A (ja) * | 2004-10-27 | 2006-05-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| JP2007201101A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | 集積回路装置および回路製造方法 |
-
2001
- 2001-11-02 JP JP2001337249A patent/JP2003142602A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7763922B2 (en) | 2004-10-27 | 2010-07-27 | Panasonic Corporation | Semiconductor memory and method for manufacturing the same |
| JP4646595B2 (ja) * | 2004-10-27 | 2011-03-09 | パナソニック株式会社 | 半導体記憶装置 |
| JP2007201101A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | 集積回路装置および回路製造方法 |
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