KR100613804B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치, 예를 들면 SRAM의 메모리 셀의 누설 전류를 방지함으로써, 스탠바이 전류를 저감시킨 고성능의 반도체 집적 회로를 제공한다.
반도체 기판(1) 상에 게이트 전극 G를 형성하고, 이 게이트 전극의 양측의 반도체 기판 중에 n+형 반도체 영역(17: 소스, 드레인 영역)을 형성한 후, 소스, 드레인 영역 및 게이트 전극의 상부를 그 표면으로부터 2.5㎚ 이하의 범위로, 스퍼터링 에칭한 후, 동일 장치 내에 진공 하에서 소스, 드레인 영역 상에 Co막을 형성하고, 열 처리를 실시함으로써 CoSi2층(19a)을 형성한다. 그 결과, 메모리 셀의 누설 전류를 방지할 수 있어, 저소비 전류나 전지 구동의 반도체 집적 회로 장치에 적용할 수 있다.

Description

반도체 집적 회로 장치의 제조 방법{METHOD OF FABRICATING A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 저소비 전류의 반도체 집적 회로 장치, 예를 들면 SRAM(Static Random Access Memory)에 적용하여 유효한 기술에 관한 것이다.
퍼스널 컴퓨터나 워크스테이션용 캐쉬 메모리에는, 6개의 MISFET를 이용하여 메모리 셀을 구성한 SRAM이 사용되고 있다.
즉, 1 비트의 정보를 기억하는 플립플롭 회로와 2개의 정보 전송용 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 포함하고, 이 플립플롭 회로는, 예를 들면 한쌍의 구동용 MISFET와 한쌍의 부하용 MISFET를 포함한다.
이들의 MISFET의 소스, 드레인 영역 상에는 소스, 드레인 영역의 저항을 감소시키고, 또한 소스, 드레인 영역 상에 형성되는 플러그와의 접촉 저항을 감소시키기 위해서 실리사이드층이 형성되어 있다. 또한, 이들의 MISFET의 게이트 전극 상에도 게이트 전극(배선)의 저항을 감소시키기 위해서 실리사이드층이 형성되어 있다.
이 실리사이드층은 소스, 드레인 영역이나 게이트 전극 상에 금속층을 퇴적하고, 소스, 드레인 영역(실리콘 기판)과 금속층과의 접촉부 및 게이트 전극(실리콘층)과 금속층과의 접촉부에서 실리사이드화 반응을 일으키게 함으로써 형성한다.
이 때, 소스, 드레인 영역(실리콘 기판)이나 게이트 전극(실리콘층)의 표면 상의 자연 산화막 등을 에칭에 의해 제거함으로써, 실리사이드층의 응집을 방지하고, 실리사이드층의 시트 저항을 낮게 억제하는 기술이 채택되고 있다.
예를 들면, 특개평 9-320987호 공보에는 실리콘 기판(11)의 표면을 3㎚ ∼ 5㎚ 정도 에칭하여 제거한 후, 금속막(21)을 성막하고, 실리사이드층을 형성하는 기술이 기재되어 있다.
또한, 특개평 7-161660호 공보에는 실리콘 기판(1)이나 게이트 다결정 실리콘(3) 표면의 자연 산화막(5)을 불활성 가스의 이온을 이용한 스퍼터링 에칭에 의해 제거한 후, Ti막(6)을 형성하고, 열 처리를 행함으로써 Ti 실리사이드막(7)을 형성하는 기술이 기재되어 있다.
그러나, 메모리 셀의 고집적화에 따른 미세화에 따라, 게이트 폭이 작아지고 또한 소스, 드레인 영역의 접합 깊이도 점점 작아지고 있다.
또한, 휴대 전화나 노트북 컴퓨터 등의 소위 모빌 제품에 이용되는 반도체 집적 회로 장치는 전지에 의해 반도체 집적 회로 장치가 구동되기 때문에, 저소비 전력화의 요구가 높아지고 있다.
따라서, 종래의 기술을 단순하게 적용하는 것만으로는, 순서대로 상세히 설명한 바와 같이, 소스, 드레인 영역 상의 실리사이드층이 깊게 형성되고, 소스, 드레인 영역과 반도체 기판 간의 누설 전류가 커진다.
그 결과, 스탠바이 시의 전류(스탠바이 전류)가 그 기준치를 넘게 되어, 제품의 수율이 작아진다. 또한, 스탠바이 전류가 기준치 내에 있더라도, 스탠바이 전류가 큰 반도체 집적 회로 장치를 조립한 전지 구동의 모빌 제품은 그 사용 가능 시간이 짧아지게 된다.
본 발명의 목적은, 반도체 집적 회로 장치, 예를 들면, SRAM의 메모리 셀의 누설 전류를 방지함으로써, 스탠바이 전류의 저감을 도모할 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은, 반도체 집적 회로 장치, 예를 들면 SRAM의 메모리 셀의 소비 전류를 저감시키는 기술을 제공하는 데 있다.
본 발명의 상기 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에서 명백해질 것이다.
본 원에 있어서 개시되는 발명 중, 대표적인 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 주 표면에 형성된 MISFET를 구비하고, 90℃에서의 동작 테스트 시의 스탠바이 전류가 5㎂ 이하인 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과, (b) 상기 게이트 절연막 상에 실리콘막을 형성하고 패터닝함으로써 게이트 전극을 형성하는 공정과, (c) 상기 게이트 전극 양측의 반도체 기판 중에 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정과, (d) 상기 소스, 드레인 영역의 상부에 있어서, 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭하는 공정과, (e) 상기 스퍼터링 에칭과 동일 장치 내에 진공 하에서 상기 소스, 드레인 영역 상에 금속막을 형성하는 공정과, (f) 상기 반도체 기판에 열 처리를 실시하고 상기 소스, 드레인 영역과 금속막과의 접촉부에서의 실리사이드화 반응에 의해 금속 실리사이드층을 형성하는 공정과, (g) 미반응의 상기 금속막을 제거하는 공정을 포함한다.
(2) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 주 표면에 형성된 MISFET를 구비하고, 사용 상태의 스탠바이 전류가 1.5㎂ 이하인 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과, (b) 상기 게이트 절연막 상에 실리콘막을 형성하고, 패터닝함으로써 게이트 전극을 형성하는 공정과, (c) 상기 게이트 전극 양측의 반도체 기판 중에 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정과, (d) 상기 소스, 드레인 영역의 상부에 있어서, 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭하는 공정과, (e) 상기 스퍼터링 에칭과 동일 장치 내에 진공 하에서 상기 소스, 드레인 영역 상에 금속막을 형성하는 공정과, (f) 상기 반도체 기판에 열 처리를 실시하고 상기 소스, 드레인 영역과 금속막과의 접촉부에서의 실리사이드화 반응에 의해, 금속 실리사이드층을 형성하는 공정과, (g) 미반응의 상기 금속막을 제거하는 공정을 포함한다.
(3) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 주 표면에 형성된 MISFET를 구비하고, 전지에 의해 구동되는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과, (b) 상기 게이트 절연막 상에 실리콘막을 형성하고, 패터닝함으로써 게이트 전극을 형성하는 공정과, (c) 상기 게이트 전극의 양측의 반도체 기판 중에 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정과, (d) 상기 소스, 드레인 영역의 상부에 있어서, 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭하는 공정과, (e) 상기 스퍼터링 에칭과 동일 장치 내에 진공 하에서 상기 소스, 드레인 영역 상에 금속막을 형성하는 공정과, (f) 상기 반도체 기판에 열 처리를 실시하고, 상기 소스, 드레인 영역과 금속막과의 접촉부에서의 실리사이드화 반응에 의해 금속 실리사이드층을 형성하는 공정과, (g) 미반응의 상기 금속막을 제거하는 공정을 포함한다.
(4) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 주 표면에 형성된 MISFET를 구비하는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과, (b) 상기 게이트 절연막 상에 실리콘막을 형성하고 패터닝함으로써 그 폭이 0.18㎛ 이하의 게이트 전극을 형성하는 공정과, (c) 상기 게이트 전극 양측의 반도체 기판 중에 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정과, (d) 상기 소스, 드레인 영역의 상부에 있어서, 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭하는 공정과, (e) 상기 스퍼터링 에칭과 동일 장치 내에 진공 하에서 상기 소스, 드레인 영역 상에 금속막을 형성하는 공정과, (f) 상기 반도체 기판에 열 처리를 실시하고 상기 소스, 드레인 영역과 금속막과의 접촉부에서의 실리사이드화 반응에 의해, 그 막 두께가 20㎚ 이상 40㎚ 이하의 금속 실리사이드층을 형성하는 공정과, (g) 미반응의 상기 금속막을 제거하는 공정을 포함한다.
(5) 본 발명의 반도체 집적 회로 장치의 제조 방법은, 반도체 기판 주 표면에 형성된 MISFET를 구비하는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 게이트 절연막을 형성하는 공정과, (b) 상기 게이트 절연막 상에 실리콘막을 형성하고, 패터닝함으로써 그 폭이 0.18㎛ 이하의 게이트 전극을 형성하는 공정과, (c) 상기 게이트 전극 양측의 반도체 기판 중에 불순물을 주입함으로써 소스, 드레인 영역을 형성하는 공정과, (d) 상기 소스, 드레인 영역의 상부에 있어서, 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭하는 공정과, (e) 상기 스퍼터링 에칭과 동일 장치 내에 진공 하에서 상기 소스, 드레인 영역 상에 금속막을 형성하는 공정과, (f) 상기 반도체 기판에 열 처리를 실시하고, 상기 소스, 드레인 영역과 금속막과의 접촉부에서의 실리사이드화 반응에 의해 그 시트 저항이 5Ω/□ 이상 12Ω/□ 이하의 금속 실리사이드층을 형성하는 공정과, (g) 미반응의 상기 금속막을 제거하는 공정을 포함한다.
이러한 수단에 따르면, 상기 소스, 드레인 영역의 상부에 있어서, 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭한 후, 금속 실리사이드층을 형성하였기 때문에, 누설 전류를 낮게 억제한 반도체 집적 회로 장치를 형성할 수 있다.
또한, 게이트 전극의 상부에 있어서도 그 표면으로부터 2.5㎚ 이하의 영역을 스퍼터링 에칭한 후, 금속 실리사이드층을 형성하면 게이트 전극 상의 금속 실리사이드의 단선을 방지할 수 있다.
<발명의 실시예>
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여서 그 반복된 설명은 생략한다.
도 1은 본 실시예의 SRAM의 메모리 셀을 나타내는 등가 회로도이다. 도시한 바와 같이, 이 메모리 셀 MC는 한쌍의 상보성 데이터선(데이터선 DL, /DL)과 워드선 WL과의 교차부에 배치되고, 한쌍의 구동용 MISFET Qd1, Qd2, 한쌍의 부하용 MISFET Qp1, Qp2 및 한쌍의 전송용 MISFET Qt1, Qt2에 의해 구성되어 있다. 구동용 MISFET Qd1, Qd2 및 전송용 MISFET Qt1, Qt2는 n 채널형 MISFET를 포함하고, 부하용 MISFET Qp1, Qp2는 p 채널형 MISFET를 포함한다.
메모리 셀 MC를 구성하는 상기 6개의 MISFET 중, 구동용 MISFET Qd1 및 부하용 MISFET Qp1은 CMOS 인버터 INV1을 구성하고, 구동용 MISFET Qd2 및 부하용 MISFET Qp2는 CMOS 인버터 INV2를 구성하고 있다. 이들 한쌍의 CMOS 인버터 INV1, INV2의 상호의 입출력 단자(축적 노드 A, B)는 교차 결합되고, 1 비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성한다. 또, 이 플립플롭 회로의 한쪽 입출력 단자(축적 노드 A)는 전송용 MISFET Qt1의 소스, 드레인 영역의 한쪽에 접속되고, 다른쪽 입출력 단자(축적 노드 B)는 전송용 MISFET Qt2의 소스, 드레인 영역의 한쪽에 접속되어 있다.
또한, 전송용 MISFET Qt1의 소스, 드레인 영역의 다른쪽은 데이터선 DL에 접속되고, 전송용 MISFET Qt2의 소스, 드레인 영역의 다른쪽은 데이터선 /DL에 접속되어 있다. 또한, 플립플롭 회로의 일단(부하용 MISFET Qp1, Qp2의 각 소스 영역)은 전원 전압(Vcc)에 접속되고, 타단(구동용 MISFET Qd1, Qd2의 각 소스 영역)은 기준 전압(Vss)에 접속되어 있다.
상기 회로의 동작을 설명하면, 한쪽의 CMOS 인버터 INV1의 축적 노드 A가 고전위("H")일 때에는, 구동용 MISFET Qd2가 ON이 되기 때문에, 다른쪽의 CMOS 인버터 INV2의 축적 노드 B가 저전위("L")가 된다. 따라서, 구동용 MISFET Qd1이 OFF가 되고, 축적 노드 A의 고전위("H")가 유지된다. 즉, 한쌍의 CMOS 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 상호의 축적 노드 A, B의 상태가 유지되어, 전원 전압이 인가되는 동안에 정보가 보존된다.
전송용 MISFET Qt1, Qt2 각각의 게이트 전극에는 워드선 WL이 접속되며, 이 워드선 WL에 의해 전송용 MISFET Qt1, Qt2의 도통, 비도통이 제어된다. 즉, 워드선 WL이 고전위("H")일 때에는 전송용 MISFET Qt1, Qt2가 ON이 되어, 플립플롭 회로와 상보성 데이터선(데이터선 DL, /DL)이 전기적으로 접속되기 때문에, 축적 노드 A, B의 전위 상태("H" 또는 "L")가 데이터선 DL, /DL로 나타나고 메모리 셀 MC의 정보로서 판독된다.
메모리 셀 MC에 정보를 기입하기 위해서는, 워드선 WL을 "H" 전위 레벨, 전송용 MISFET Qt1, Qt2를 ON 상태로 하여 데이터선 DL, /DL의 정보를 축적 노드 A, B로 전달한다.
다음에, 본 실시예의 SRAM의 제조 방법을 도 2 ∼ 도 8을 이용하여 설명한다.
메모리 셀 MC를 구성하는 6개의 MISFET(Qt1, Qt2, Qd1, Qd2, Qp1, Qp2) 중 n 채널형 MISFET(Qt1, Qd1, Qt2, Qd2)는 p형 웰(3) 상에 형성되고, p 채널형 MISFET(Qp1, Qp2)는 n형 웰(4) 상에 형성된다.
p형 웰과 n형 웰 간은 소자 분리에 의해 분리되고, 또한 각 웰 내에서도 필요에 따라 소자 분리가 형성된다. 이 소자 분리는 이하와 같이 형성한다. 예를 들면, 1 ∼ 10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘을 포함하는 반도체 기판(1)을 에칭함으로써 깊이 250㎚ 정도의 소자 분리홈을 형성한다.
다음에, 홈의 내부를 포함하는 반도체 기판(1) 상에 CVD(Chemical Vapor deposition)법으로 막 두께 450 ∼ 500㎚ 정도의 산화 실리콘막을 퇴적하고, 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법으로 홈의 상부의 산화 실리콘막을 연마하여, 그 표면을 평탄화한다.
다음에, 반도체 기판(1)에 p형 불순물(붕소) 및 n형 불순물(예를 들면, 인)을 이온 주입한 후, 약 1000℃의 열 처리로 상기 불순물을 확산시킴으로써, 전술한 p형 웰(3) 및 n형 웰(4)을 형성한다. 이하, 이들의 웰(3, 4) 상에 MISFET를 형성하는 공정에 대하여 설명하지만, 6개의 MISFET(Qt1, Qt2, Qd1, Qd2, Qp1, Qp2)는 마찬가지의 공정으로 형성되기 때문에, n 채널형 MISFET Qd1을 예로 들어 설명한다.
우선, 도 2에 도시한 바와 같이, 불산계의 세정액을 이용하여 반도체 기판[1: p형 웰(3)]의 표면을 웨트 세정한 후, 약 800℃의 열 산화로 p형 웰(3)의 표면에 막 두께 3㎚ 정도의 청정한 게이트 산화막(도시하지 않음)을 형성한다.
다음에, 게이트 산화막의 상부에 막 두께 250㎚ 정도의 저저항 다결정 실리콘막(9a)을 CVD법으로 퇴적한다. 다음에, 포토레지스트막(도시하지 않음)을 마스크로 하여 다결정 실리콘막(9a)을 드라이 에칭함으로써, 다결정 실리콘막(9a)을 포함하는 게이트 전극 G를 형성한다. 이 게이트 전극의 폭은 약 0.18㎛이다.
다음에, p형 웰(3) 상의 게이트 전극 G의 양측에 n형 불순물(인)을 주입함으로써 n-형 반도체 영역(13)을 형성한다. 이 n-형 반도체 영역(13)의 접합 깊이는 50㎚ 정도이다. 여기서, n-형 반도체 영역(13)의 접합 깊이란, 반도체 기판(1)의 표면으로부터 그 도전형이 p형으로 변하기까지의 거리를 말한다.
계속해서, 도 3에 도시한 바와 같이, 반도체 기판(1) 상에 CVD법으로 막 두께 100㎚ 정도의 산화 실리콘막(16)을 퇴적한 후, 이방적으로 에칭함으로써, 게이트 전극 G의 측벽에 측벽 스페이서(16s)를 형성한다(도 4).
다음에, 도 5에 도시한 바와 같이, p형 웰(3)에 n형 불순물(인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(17: 소스, 드레인)을 형성한다. 이 n+형 반도체 영역(17: 소스, 드레인)의 접합 깊이는 150㎚ 정도이다. 여기서, n+형 반도체 영역(17: 소스, 드레인)의 접합 깊이란, 반도체 기판(1)의 표면으로부터 그 도전형이 p형으로 변하기까지의 거리를 말한다.
계속해서, 반도체 기판(1)의 노출부(n+형 반도체 영역: 17) 및 게이트 전극 G 상에 그 두께가 20 ∼ 40㎚에서, 시트 저항이 5 ∼ 12Ω의 CoSi2층(19a)을 형성하지만(도 7 참조), 이 CoSi2층(19a) 형성 전에 반도체 기판(1) 표면의 세정 및 스퍼터링 에칭을 행한다. 이 공정에 대하여, 이하에 상세히 설명한다.
우선, 불산계의 세정액을 이용하여 반도체 기판(1)의 표면을 세정한다. 이 세정에 의해, 반도체 기판 표면의 불순물이나 자연 산화막이 어느 정도 제거된다.
계속해서, 도 6에 도시한 바와 같이, 아르곤 스퍼터링 에칭에 의해 반도체 기판(1)의 표면을 2.5㎚ 이하의 범위로 에칭한다. 그 결과, 반도체 기판(1)의 노출부(n+형 반도체 영역: 17) 및 게이트 전극 G 상이 우묵하게 들어간다. 도 6은 n 채널형 MISFET Qd1의 형성 영역의 확대도이다.
이 스퍼터링 에칭에 의해, 반도체 기판(1)의 노출부[n+형 반도체 영역(17), p+형 반도체 영역(18)] 및 게이트 전극 G 상의 불순물이나 자연 산화막을 제거할 수 있다. 또, 여기서 말하는 스퍼터링 에칭량은 산화 실리콘막 환산치이다. 즉, 예를 들면, 스퍼터링 에칭량이 1.5㎛라는 것은 산화 실리콘막이 1.5㎛ 에칭되는 조건과, 동일 조건으로 반도체 기판(1)을 에칭한 것을 나타낸다. 또, 설명을 알기 쉽게 하기 위해서, 도 6에 있어서는 반도체 기판[1: n+형 반도체 영역(17)] 표면의 에칭부를 깊게 나타내고 있고, 게이트 전극 G의 두께 등과의 비는 다르다.
계속해서, 도 7에 도시한 바와 같이, 스퍼터법에 의해 Co막(19)을 퇴적한다. 전술한 스퍼터링 에칭과 이 Co막(19)의 퇴적은 진공 하에서의 연속 처리에 의해 행해진다. 구체적으로는, 멀티 챔버를 이용하여 잔류 가스 압력 10-4 내지 10-6Pa의 조건 하에서, 스퍼터링 에칭을 행한 후, 동일 장치 내에서 10-3Pa 이하의 잔류 가스 압력을 유지하여 별실로 이동하고, 잔류 가스 압력 10-4 내지 10-6Pa의 조건 하에서 Co막의 성막을 행한다. 또, 반도체 기판(1) 표면의 오목부는 근소하기 때문에, 도 7에서는 그 기재를 생략하고 있다.
계속해서, 500 내지 550℃에서 1분간의 열 처리를 실시함으로써, 반도체 기판[1: n+형 반도체 영역(17)]과 Co막(19)과의 접촉부 및 게이트 전극 G와 Co막(19)과의 접촉부에서 실리사이드화 반응을 일으키게 한다.
계속해서, 도 8에 도시한 바와 같이, 미반응의 Co막을 에칭에 의해 제거하고, 반도체 기판[1: n+형 반도체 영역(17)] 및 게이트 전극 G 상에 CoSi2층(19a)을 잔존시킨다. 계속해서, 700 내지 850℃에서 1분간 정도의 열 처리를 실시하고, CoSi2층(19a)을 저저항화한다. 도 8은 n 채널형 MISFET Qd1의 형성 영역의 확대도이다. 또, 설명을 알기 쉽게 하기 위해서, 반도체 기판(1) 표면의 오목부를 깊게 나타내고 있고, 게이트 전극 G의 두께 등과의 비는 다르다.
이와 같이, 본 실시예에 따르면, 스퍼터링 에칭에 의해, 반도체 기판(1)의 표면을 2.5㎚ 이하의 범위로 에칭한 후, Co막(19)을 퇴적하고, CoSi2층(19a)을 형성하였기 때문에, 스탠바이 전류를 저감할 수 있다.
여기서, 스퍼터링 에칭량과 제품 수율과의 관계에 대하여 설명한다. 도 9는 스퍼터링 에칭량과 제품 수율과의 관계를 나타낸 제1 데이터이다. 도 9의 그래프 (a)에 도시한 바와 같이, 스탠바이 전류(Isb)의 기준치를 28㎂ 이하로 한 경우에는 스퍼터링 에칭량이 0, 1, 2, 3 및 4㎚인 경우 모두 약 90%의 수율을 확보할 수 있었다.
그러나, 도 9의 그래프 (b)에 도시한 바와 같이, 스탠바이 전류(Isb)의 기준치를 5㎂ 이하로 한 경우에, 스퍼터링 에칭량이 1 및 2㎚인 경우에는 스퍼터링 에칭을 행하지 않은 경우(스퍼터링 에칭량이 0)와 비교하여 수율이 상승하였다. 그러나, 스퍼터링 에칭량을 3 및 4㎚로 한 경우에는 스퍼터링 에칭을 행하지 않은 경우(스퍼터링 에칭량이 0)보다 수율이 작아져서 스퍼터링 에칭량을 4㎚으로 한 경우에는 수율은 거의 0%였다.
이와 같이, 스퍼터링 에칭량을 3㎚ 이상으로 한 반도체 집적 회로 장치는 스탠바이 전류(Isb)의 기준치가 5㎂ 이하인 것과 같은 저소비 전류의 제품에는 적용할 수 없는 것을 알 수 있었다.
그러나, 본 실시예에 있어서는, 스퍼터링 에칭량을 2.5㎚ 이하로 하였기 때문에, 스탠바이 전류(Isb)의 기준치를 5㎂ 이하로 한 경우에도 스퍼터링 에칭을 행하지 않은 경우 이상의 수율을 확보할 수 있었다.
또, 여기서의 스탠바이 전류란, 90℃에서의 동작 테스트 시의 스탠바이 전류를 말하며, 실사용 시(상온)의 스탠바이 전류는 1 ∼ 1.5㎂ 정도이다.
계속해서, 스퍼터링 에칭량이 0, 1, 2 및 3㎚인 경우의 스탠바이 전류치 Isb (㎂)와 칩 수와의 관계에 대하여 조사한 제2 데이터에 대하여 설명한다(도 10 ∼ 도 13). 도 10의 스퍼터링 에칭을 행하지 않은 경우(스퍼터링 에칭량이 0인 경우)에는 스탠바이 전류가 3.5 ∼ 4㎂의 칩이 많아서 197개였다. 도 11의 스퍼터링 에칭량이 1㎚인 경우에는, 스탠바이 전류가 2.5 ∼ 3㎂의 칩이 많아서 496개였다. 도 12의 스퍼터링 에칭량이 2㎚인 경우에는 스탠바이 전류가 3.5 ∼ 4㎂의 칩이 많아서 243개이고, 계속해서, 스탠바이 전류가 3 ∼ 3.5㎂의 칩이 많아서 236개였다. 도 13의 스퍼터링 에칭량이 3㎚인 경우에는 스탠바이 전류가 4 ∼ 4.5㎂의 칩이 많아서 202개였다. 이와 같이, 스퍼터링 에칭량이 늘어남에 따라 스탠바이 전류치가 큰 칩의 출현 빈도가 높아진다.
여기서, 스탠바이 전류의 기준치를 만족하더라도(5㎂ 이하의 스탠바이 전류라고 해도), 스탠바이 전류치가 보다 작은 쪽이 소비 전류를 억제할 수 있어, 보다 고성능이라고 할 수 있다. 따라서, 스퍼터링 에칭량이 2.5㎚ 이하인 경우에는 스탠바이 전류치가 작은 칩을 많이 확보할 수 있어 고성능의 칩을 많이 확보할 수 있다.
이와 같이, 본 실시예에 따르면, 반도체 집적 회로 장치의 스탠바이 전류를 저감할 수 있고, 또 소비 전류를 저감할 수 있다. 그 결과, 전지에 의해 구동되는 휴대 전화나 퍼스널 컴퓨터에 사용 가능하여, 이들 제품의 사용 가능 시간을 길게 할 수 있다.
다음에, 스탠바이 전류를 저감할 수 있는 이유에 대하여 설명한다.
본 발명에 따르면, 스퍼터링 에칭에 의해 반도체 기판(1) 표면을 2.5㎚ 이하의 범위로 에칭하였기 때문에, 반도체 기판(1) 표면의 불순물이나 자연 산화막이 제거되고 있다. 이 자연 산화막은 1㎚ 정도의 두께라고 생각된다. ,
그 결과, 도 8에 도시한 바와 같이, 금속 실리사이드층(CoSi2: 19a)의 저면의 요철이 적고, 그 저면이 매끄러운 금속 실리사이드층이 형성되고, 막 두께도 균일해진다. 이것에 대하여, 스퍼터링 에칭을 행하지 않은 경우에는 반도체 기판(1) 표면의 불순물이나 자연 산화막에 대응하여 금속 실리사이드층이 두껍게 형성되는 개소와 얇게 형성되는 개소가 생겨서, 도 14에 도시한 바와 같이, 금속 실리사이드층의 저면에 요철이 생기게 된다.
한편, 상술된 바와 같이, 메모리 셀의 미세화에 따라 소스, 드레인 영역의 접합 깊이가 작아지고 있다.
따라서, 금속 실리사이드층 저면에 요철이 생기게 되면, 이 소스, 드레인 영역의 접합면에서부터 금속 실리사이드층의 저면이 관통하거나 접합면과 금속 실리사이드층 저면이 근접하여 누설 전류가 생기게 된다.
특히, 본 실시예와 같은 접합 깊이가 50 ∼ 150㎚ 정도인 반도체 집적 회로 장치에서는 누설 전류가 생기기 쉬워진다.
또한, 전지 구동의 제품에 이용되고 스탠바이 전류가 5㎂ 이하라는 기준치를 갖는 반도체 집적 회로 장치에서는 그 수율이 작아진다.
반대로, 도 15에 도시한 바와 같이, 스퍼터링 에칭량을 너무 많게 하면, 반도체 기판 표면(1)이 깊게 에칭되기 때문에, 소스, 드레인 영역의 접합면과 금속 실리사이드층이 접근하여 누설 전류가 증대한다.
이 누설 전류의 증가를 회피하기 위해서, 금속 실리사이드층을 얇게 형성하는 것도 생각되지만, 금속 실리사이드층을 얇게 한 경우에는 원하는 시트 저항(본 실시예의 경우, 5 ∼ 12Ω/□)을 확보할 수 없게 된다.
한편, 이 금속 실리사이드층은 게이트 전극 상에도 형성되어, 게이트 전극의 저항을 낮게 하는 역할도 갖고 있다. 따라서, 금속 실리사이드층을 얇게 형성하면, 금속 실리사이드층의 응집 현상이 발생하기 쉽고, 도 14에 도시한 바와 같이, 금속 실리사이드층이 형성되지 않은 영역 a가 생긴다. 또한, 때로는 도 16에 도시한 바와 같이, 금속 실리사이드층의 단선이 생길 수 있다. 도 16은 얇게 금속 실리사이드층을 형성한 후의 기판의 상면도이다.
이러한 금속 실리사이드층이 형성되지 않은 영역이나 단선이 생기면, 게이트 전극이 고저항화하여 동작 속도가 작아진다. 그 결과, 메모리 셀로서의 동작을 소정의 시간 내에 행할 수 없어 불량이 된다.
그러나, 본 실시예에서는 반도체 기판(1) 표면을 2.5㎚ 이하의 범위로 에칭하였기 때문에, 금속 실리사이드층의 막 두께(본 실시예의 경우, 20 ∼ 40㎚)를 확보할 수 있어 금속 실리사이드층의 응집에 의한 단선 등을 방지할 수 있다.
또한, 본 실시예에 따르면, 스퍼터링 에칭에 의해 반도체 기판(1)의 표면과 동시에 게이트 전극 표면도 2.5㎚ 이하의 범위로 에칭되기 때문에, 소자 분리에 의한 단차를 저감할 수 있어 금속 실리사이드층의 단선을 방지할 수 있다. 즉, 도 16의 A-A 단면도인 도 17에 도시한 바와 같이, 소자 분리(2)의 단부는, 소위 리세스 등의 발생에 의해 단차가 생기고 있다. 게이트 전극이 이 단차 상에 형성되는 경우에는 이 단차에 대응하여 게이트 전극 상에도 단차 s가 생긴다. 이 단차 상에는 금속 실리사이드층이 얇게 형성되기 때문에 상술한 바와 같은 단선이 생기기 쉽다. 그러나, 본 실시예와 같이, 스퍼터링 에칭을 실시하면, 이 단차가 경감되어 금속 실리사이드층의 단선을 방지할 수 있다.
또한, 본 실시예에 따르면, 스퍼터링 에칭에 의해 게이트 전극 표면 상의 불순물이나 자연 산화막을 제거할 수 있어, 금속 실리사이드층의 막질을 향상시켜서 균일성이 있는 막을 형성할 수 있다.
이와 같이 본 실시예에 있어서는, 게이트 전극 상의 금속 실리사이드층의 막 두께를 확보할 수 있고 또한 금속 실리사이드층의 단선을 방지할 수 있어 제품 수율을 상승시킬 수 있다.
여기까지의 공정에서, 메모리 셀 MC를 구성하는 n 채널형 MISFET Qd1이 완성된다. 상술된 바와 같이, 다른 n 채널형 MISFET(Qt1, Qt2, Qd1, Qd2)는 마찬가지의 공정으로 형성되기 때문에 그 설명을 생략한다. 또한, p 채널형(Qp1, Qp2)은 n형 웰(4) 상에 형성하는 반도체 영역(n-형 반도체 영역, n+형 반도체 영역)의 도전형이 다른 점 등을 제외하면 마찬가지이기 때문에 그 설명을 생략한다.
이 후, MISFET 상에 층간 절연막을 통하여 제1층 배선 M1 및 제2층 배선 M2가 형성되지만, 이들의 제조 공정 및 그 구성에 대해서는 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되지는 않고, 그 요지를 일탈하지 않는 범위로 여러가지 변경 가능한 것은 물론이다. 특히, 본 실시예에 있어서는, SRAM 메모리 셀을 예로 설명하였지만, SRAM 메모리 셀에 한정되지는 않고, 본 실시예와 마찬가지인 저소비 전력, 전지 구동 혹은 미세화가 진행된 반도체 집적 회로 장치에 널리 적용할 수 있다. 또한, 본 실시예에서는 Co막을 이용하여 CoSi2층을 형성하였지만, 다른 금속막을 이용하여 금속 실리사이드층을 형성해도 된다. 예를 들면, Ti막을 이용하여 TiSi 층을 형성해도 된다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 따르면, 스퍼터링 에칭에 의해, 반도체 기판(1: 소스·드레인 영역)의 표면을 2.5㎚ 이하의 범위로 에칭한 후, Co막을 퇴적하고, CoSi2층(19a)을 형성하였기 때문에, 스탠바이 전류를 저감할 수 있어 수율을 향상시킬 수 있다.
또한, 게이트 전극 표면을 2.5㎚ 이하의 범위로 에칭한 후, Co막을 퇴적하고, CoSi2층(19a)을 형성하였기 때문에, 게이트 전극 상의 금속 실리사이드층의 단선을 방지할 수 있어 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예인 SRAM의 메모리 셀을 나타내는 등가 회로도.
도 2는 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 9는 스퍼터링 에칭량과 수율과의 관계를 나타내는 도면.
도 10은 스퍼터링 에칭량이 0인 경우의 스탠바이 전류와 칩 수와의 관계를 나타내는 도면.
도 11은 스퍼터링 에칭량이 1㎚인 경우의 스탠바이 전류와 칩 수와의 관계를 나타내는 도면.
도 12는 스퍼터링 에칭량이 2.5㎚인 경우의 스탠바이 전류와 칩 수와의 관계를 나타내는 도면.
도 13은 스퍼터링 에칭량이 3㎚인 경우의 스탠바이 전류와 칩 수와의 관계를 나타내는 도면.
도 14는 본 발명의 효과를 설명하기 위한 도면.
도 15는 본 발명의 효과를 설명하기 위한 도면.
도 16은 본 발명의 효과를 설명하기 위한 도면.
도 17은 본 발명의 효과를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리
3 : p형 웰
4 : n형 웰
G : 게이트 전극
9a : 다결정 실리콘막
13 : n-형 반도체 영역
16 : 산화 실리콘막
16s : 측벽 스페이서
17 : n+형 반도체 영역
18 : p+형 반도체 영역
19 : Co막
19a : CoSi2층
Qt1, Qt2 : 전송용 MISFET
Qd1, Qd2 : 구동용 MISFET
Qp1, Qp2 : 부하용 MISFET
MC : 메모리 셀
s : 단차

Claims (70)

  1. 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 반도체 기판 상에, 제1 절연막을 형성하는 공정과,
    (b) 상기 제1 절연막 상에 다결정 실리콘막을 형성하는 공정과,
    (c) 상기 다결정 실리콘막의 양측의 반도체 기판에 불순물을 주입함으로써, 제1 반도체 영역을 형성하는 공정과,
    (d) 상기 다결정 실리콘막의 측벽에 제2 절연막을 형성하는 공정과,
    (e) 상기 제2 절연막의 양측의 반도체 기판에 불순물을 주입함으로써, 상기 제1 반도체 영역보다 불순물 농도가 높은 제2 반도체 영역을 형성하는 공정과,
    (f) 스퍼터 에칭에 의해 상기 제2 반도체 영역의 표면으로부터 2.5㎚ 이하의 영역을 에칭하는 공정과,
    (g) 상기 제2 반도체 영역 상에 금속막을 형성하는 공정과,
    (h) 상기 금속막에 열 처리를 실시하여, 금속 실리사이드층을 형성하는 공정과,
    (i) 미반응의 상기 금속막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 금속 실리사이드층은, 상기 다결정 실리콘막 위 및 상기 제2 반도체 영역 위에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 금속 실리사이드층은, 상기 제1 반도체 영역으로부터 떨어져 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 금속 실리사이드층과, 상기 제1 반도체 영역과 상기 반도체 기판의 접합면과의 사이의 누설 전류를 방지하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 반도체 영역과 상기 반도체 기판의 접합면은, 상기 제1 반도체 영역과 상기 반도체 기판의 접합면보다 깊은 위치에 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 (e) 공정과 상기 (f) 공정 사이에,
    (j) 불산을 포함하는 세정액을 이용하여, 상기 제2 반도체 영역 위를 세정하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 스퍼터 에칭은 아르곤 스퍼터 에칭인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속막은 Co막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속막은 CoSi2막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속 실리사이드층의 막 두께는 20㎚ 이상이며 40㎚ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속 실리사이드층의 시트 저항은 5Ω/□ 이상이며 12Ω/□ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 절연막, 제2 절연막, 다결정 실리콘막, 제1 반도체 영역 및 제2 반도체 영역에 의해 MISFET가 구성되고,
    상기 MISFET는 SRAM 메모리 셀을 구성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 집적 회로 장치는 MISFET를 포함하고,
    상기 MISFET는, 90℃에서의 동작 테스트 시의 스탠바이 전류가 5㎂ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 집적 회로 장치는 MISFET를 포함하고,
    상기 MISFET는, 전지에 의해 구동되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 (f) 및 (g) 공정은, 동일 장치 내에서 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 반도체 기판 주표면에 형성된 MISFET를 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 상기 반도체 기판 상에 상기 MISFET의 게이트 절연막을 형성하는 공정과,
    (b) 상기 게이트 절연막 상에 상기 MISFET의 게이트 전극을 형성하는 공정과,
    (c) 상기 게이트 전극의 양측의 반도체 기판에 불순물을 주입함으로써, 상기 MISFET의 소스 또는 드레인 영역의 일부를 구성하는 제1 반도체 영역을 형성하는 공정과,
    (d) 상기 게이트 전극의 측벽에 사이드 월 스페이서를 형성하는 공정과,
    (e) 상기 사이드 월 스페이서의 양측의 반도체 기판에 불순물을 주입함으로써, 상기 MISFET의 소스 또는 드레인 영역의 일부를 구성하고, 또한 상기 제1 반도체 영역보다 불순물 농도가 높은 제2 반도체 영역을 형성하는 공정과,
    (f) 상기 제2 반도체 영역의 표면으로부터 2.5㎚ 이하의 깊이의 오목부를 형성하는 공정과,
    (g) 상기 오목부를 포함하는 상기 제2 반도체 영역 상에 금속막을 형성하는 공정과,
    (h) 상기 금속막에 열처리를 실시하여, 금속 실리사이드층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 금속 실리사이드층은, 상기 게이트 전극 위 및 상기 오목부를 포함하는 상기 제2 반도체 영역 위에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 금속 실리사이드층은, 상기 제1 반도체 영역으로부터 떨어져 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 금속 실리사이드층과, 상기 제1 반도체 영역과 상기 반도체 기판의 접합면과의 사이의 누설 전류를 방지하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 제2 반도체 영역과 상기 반도체 기판의 접합면은, 상기 제1 반도체 영역과 상기 반도체 기판의 접합면보다 깊은 위치에 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 (e) 공정과 상기 (f) 공정 사이에,
    (j) 불산을 포함하는 세정액을 이용하여 상기 제2 반도체 영역 위를 세정하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 (f) 공정에서 상기 오목부는 스퍼터 에칭에 의해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 (f) 공정에서 상기 스퍼터 에칭은 아르곤 스퍼터 에칭인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 금속막은 Co막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 금속막은 CoSi2막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 금속 실리사이드층의 막 두께는 20㎚ 이상이며 40㎚ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 금속 실리사이드층의 시트 저항은 5Ω/□ 이상이며 12Ω/□ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 MISFET는 SRAM 메모리 셀을 구성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 MISFET는, 90℃에서의 동작 테스트 시의 스탠바이 전류가 5㎂ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 MISFET는, 전지에 의해 구동되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 (f) 및 (g) 공정은, 동일 장치 내에서 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 반도체 기판 주표면에 형성된 MISFET를 갖는 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 상기 반도체 기판 상에 상기 MISFET의 게이트 절연막을 형성하는 공정과,
    (b) 상기 게이트 절연막 상에 상기 MISFET의 게이트 전극을 형성하는 공정과,
    (c) 상기 게이트 전극의 양측의 반도체 기판에 제1 반도체 영역을 형성하는 공정과,
    (d) 상기 게이트 전극의 측벽에 사이드 월 스페이서를 형성하는 공정과,
    (e) 상기 사이드 월 스페이서의 양측의 반도체 기판에 상기 제1 반도체 영역보다 불순물 농도가 높은 제2 반도체 영역을 형성하는 공정과,
    (f) 상기 제2 반도체 영역의 표면에 오목부를 형성하는 공정과,
    (g) 상기 오목부를 포함하는 상기 제2 반도체 영역 상에 금속막을 형성하는 공정과,
    (h) 상기 금속막에 열처리를 실시함으로써, 금속 실리사이드층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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