JP2002237530A

JP2002237530A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2002237530A
Application number: JP2001031775A
Authority: JP
Inventors: Dodai Kaminaga; 道台神永; Naokatsu Suwauchi; 尚克諏訪内; Tsugio Ishikawa; 次男石川; Takeshi Kato; 武史加藤; Atsushi Tategami; 敦舘上; Masashi Sawara; 政司佐原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-02-08
Filing date: 2001-02-08
Publication date: 2002-08-23

Abstract

(57)【要約】【課題】半導体集積回路装置、例えば、ＳＲＡＭのメ
モリセルの動作速度を確保し、製品不良を低減させる。【解決手段】シリコン基板１上にゲート絶縁膜を介し
て形成されたゲート電極Ｇと、その両側のソース、ドレ
イン領域１７上にＣｏ膜を堆積し、第１のシリサイド化
反応により第１のＣｏＳｉ₂層２１ａを形成した後、未
反応のＣｏ膜を除去し、再度、Ｃｏ膜２２を堆積し、第
２のシリサイド化反応により、第１のＣｏＳｉ₂層２１
ａが形成されなかった領域に第２のＣｏＳｉ₂層２２ａ
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、低消費電流の半導
体集積回路装置、例えばＳＲＡＭ（Static Random Acce
ss Memory）に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】パソコンやワークステーション用のキャ
ッシュメモリには、６個のＭＩＳＦＥＴを用いてメモリ
セルを構成したＳＲＡＭが使用されている。

【０００３】即ち、１ビットの情報を記憶するフリップ
フロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Effect Transistor）
とで構成され、このフリップフロップ回路は、例えば、
一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴ
とで構成される。

【０００４】これらのＭＩＳＦＥＴのソース、ドレイン
領域上には、ソース、ドレイン領域の抵抗を下げ、ま
た、ソース、ドレイン領域上に形成されるプラグとの接
触抵抗を下げるためにシリサイド層が形成されている。
また、これらのＭＩＳＦＥＴのゲート電極上にも、ゲー
ト電極（配線）の抵抗を下げるためシリサイド層が形成
されている。

【０００５】このシリサイド層は、例えば、ソース、ド
レイン領域やゲート電極上に金属膜を堆積し、ソース、
ドレイン領域（シリコン基板）と金属膜との接触部およ
びゲート電極（シリコン層）と金属膜との接触部におい
て、シリサイド化反応を起こさせることにより、自己整
合的に形成する（サリサイド技術）。

【０００６】

【発明が解決しようとする課題】近年の半導体集積回路
装置の高集積化、微細化に伴い、ゲート電極の幅が小さ
くなり、また、ソース、ドレイン領域の接合深さも小さ
くなる傾向にある。このような浅いソース、ドレイン領
域上に、前述のサリサイド技術を適用し、シリサイド層
を形成すると、シリサイド層が、ソース、ドレイン領域
の接合部に近接し、また、接合部を突き抜け、シリコン
基板まで到達し得る。その結果、接合リークが増加して
しまうという問題が生じる。

【０００７】一方、ソース、ドレイン領域の接合部とシ
リサイド層との距離を確保するために、シリサイド層を
薄く形成すると、シリサイド層の凝集現象によりシリサ
イド層が形成されない領域や断線が生じる。

【０００８】このようなシリサイド層が形成されない領
域や断線が生じると、ゲート電極が高抵抗化し、動作速
度が小さくなる。その結果、メモリセルとしての動作を
所定の時間内に行うことができず、不良となる。また、
ソース、ドレイン領域の抵抗が増加してしまう。

【０００９】本発明の目的は、半導体集積回路装置、例
えば、ＳＲＡＭのメモリセルの動作速度を確保し、製品
不良を低減させることにある。

【００１０】本発明の他の目的は、半導体集積回路装
置、例えば、ＳＲＡＭのメモリセルの消費電流を低減さ
せることにある。

【００１１】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）シリコン基板上に、ゲート絶縁膜を介し
シリコン膜からなるゲート電極を形成する工程と、
（ｂ）前記ゲート電極の両側に不純物を注入することに
よりソース、ドレイン領域を形成する工程と、（ｃ）前
記ソース、ドレイン領域およびゲート電極上に第１の金
属膜を堆積する工程と、（ｄ）第１のシリサイド化反応
により、前記ソース、ドレイン領域およびゲート電極上
と前記第１の金属膜との接触部に第１の金属シリサイド
層を形成する工程と、（ｅ）未反応の前記第１の金属膜
を除去する工程と、（ｆ）前記第１の金属シリサイド層
上を含む前記ソース、ドレイン領域およびゲート電極上
に第２の金属膜を堆積する工程と、（ｇ）第２のシリサ
イド化反応により、前記ソース、ドレイン領域およびゲ
ート電極上と前記第２の金属膜との接触部に第２の金属
シリサイド層を形成する工程と、（ｈ）未反応の前記第
２の金属膜を除去する工程と、を有する。

【００１４】このような手段によれば、第１のシリサイ
ド化反応により、金属シリサイド層が形成されなかった
ソース、ドレイン領域やゲート電極上に、第２のシリサ
イド化反応により金属シリサイド層を形成することがで
きるので、金属シリサイド層の断線等を防止でき、金属
シリサイド層の膜厚を確保することができる。その結
果、ゲート電極の高抵抗化を防止し、製品歩留まりの向
上を図ることができる。また、ソース、ドレイン領域の
低抵抗化を図ることができる。

【００１５】上記手段は、微細化、高速化および低消費
電力化の要求が大きいＳＲＡＭに適用して有効である。
また、特に、ｎ型ゲート電極部とｐ型ゲート電極部とを
有する、いわゆる、デュアルゲート構造のＭＩＳＦＥＴ
に適用して有効である。さらに、段差が生じやすい活性
領域と分離領域との境界上にゲート電極を有するＭＩＳ
ＦＥＴに適用して有効である。

【００１６】（２）本発明の半導体集積回路装置は、
（ａ）シリコン基板上にゲート絶縁膜を介し形成され、
シリコン膜からなるゲート電極と、（ｂ）前記ゲート電
極の両側に形成されたソース、ドレイン領域と、（ｃ）
前記ゲート電極およびソース、ドレイン領域上に形成さ
れた金属シリサイド層であって、第１のシリサイド化反
応により形成された第１層と第２のシリサイド化反応に
より形成された第２層を有する金属シリサイド層と、を
有する。

【００１７】このような手段によれば、第１層および第
２層により金属シリサイド層が形成されているため、金
属シリサイド層の膜厚を確保することができ、装置の特
性を向上させることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１９】（実施の形態１）図１は、本実施の形態の
ＳＲＡＭのメモリセルを示す等価回路図である。図示の
ように、このメモリセルＭＣは、一対の相補性データ線
（データ線ＤＬ、／ＤＬ）とワード線ＷＬとの交差部に
配置され、一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、一
対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一対の転送
用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 により構成されている。駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥ
ＴＱｔ1,Ｑｔ2 はｎチャネル型ＭＩＳＦＥＴで構成さ
れ、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型Ｍ
ＩＳＦＥＴで構成されている。

【００２０】メモリセルＭＣを構成する上記６個のＭＩ
ＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 および負荷
用ＭＩＳＦＥＴＱｐ1 は、ＣＭＯＳインバータＩＮＶ1
を構成し、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩ
ＳＦＥＴＱｐ2 は、ＣＭＯＳインバータＩＮＶ2 を構成
している。これら一対のＣＭＯＳインバータＩＮＶ1,Ｉ
ＮＶ2 の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交
差結合され、１ビットの情報を記憶する情報蓄積部とし
てのフリップフロップ回路を構成している。また、この
フリップフロップ回路の一方の入出力端子（蓄積ノード
Ａ）は、転送用ＭＩＳＦＥＴＱｔ1 のソース、ドレイン
領域の一方に接続され、他方の入出力端子（蓄積ノード
Ｂ）は、転送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン
領域の一方に接続されている。

【００２１】さらに、転送用ＭＩＳＦＥＴＱｔ1 のソー
ス、ドレイン領域の他方はデータ線ＤＬに接続され、転
送用ＭＩＳＦＥＴＱｔ2 のソース、ドレイン領域の他方
はデータ線／ＤＬに接続されている。また、フリップフ
ロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
各ソース領域）は電源電圧（Ｖcc) に接続され、他端
（駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 の各ソース領域）は
基準電圧（Ｖss) に接続されている。

【００２２】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータＩＮＶ1 の蓄積ノードＡが高電位
（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ2
がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ2
の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ" ）が保持される。すなわち、一対のＣ
ＭＯＳインバータＩＮＶ1,ＩＮＶ2 を交差結合させたラ
ッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持
され、電源電圧が印加されている間、情報が保存され
る。

【００２３】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 がＯＮになり、フリップフロップ回路と相補
性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続
されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ" また
は“Ｌ" ）がデータ線ＤＬ、／ＤＬに現れ、メモリセル
ＭＣの情報として読み出される。

【００２４】メモリセルＭＣに情報を書き込むには、ワ
ード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情
報を蓄積ノードＡ、Ｂに伝達する。

【００２５】図１に示す駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ
2 、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および転送用ＭＩ
ＳＦＥＴＱｔ1,Ｑｔ2の平面レイアウトには種々のもの
があるが、その一例を図２に示す。

【００２６】図２に示すように、シリコン基板１には、
２つのｐ型ウエル３（Ａｐ１、Ａｐ２）が形成され、２
つのｎ型ウエル４（Ａｎ１、Ａｎ２）が形成される。こ
れら活性領域Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２は、後述
する酸化シリコン膜５が埋め込まれた素子分離２で囲ま
れている。

【００２７】また、メモリセルＭＣを構成する６個のＭ
ＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ
１、Ｑｐ２）のうちｎチャネル型ＭＩＳＦＥＴ（Ｑｔ
１、Ｑｄ１）は、活性領域Ａｐ１（ｐ型ウエル３）上に
形成され、ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ２、Ｑｄ
２）は、活性領域Ａｐ２（ｐ型ウエル３）上に形成され
る。また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ２）は、活
性領域Ａｎ１（ｎ型ウエル４）上に形成され、ｐチャネ
ル型ＭＩＳＦＥＴ（Ｑｐ１）は、活性領域Ａｎ２（ｎ型
ウエル４）上に形成される。

【００２８】また、活性領域Ａｐ１上には、転送用ＭＩ
ＳＦＥＴＱｔ１のゲート電極Ｇと、駆動用ＭＩＳＦＥＴ
Ｑｄ１のゲート電極Ｇが形成され、活性領域Ａｐ２上に
は、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇと、駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極Ｇが形成されてい
る。また、活性領域Ａｎ１上には、負荷用ＭＩＳＦＥＴ
Ｑｐ２のゲート電極Ｇが形成され、活性領域Ａｎ２上に
は、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇが形成さ
れている。

【００２９】また、負荷用ＭＩＳＦＥＴＱｐ１のゲート
電極Ｇと駆動用ＭＩＳＦＥＴＱｄ１のゲート電極とは共
通であり、また、負荷用ＭＩＳＦＥＴＱｐ２のゲート電
極および駆動用ＭＩＳＦＥＴＱｄ２のゲート電極とは共
通である。、また、後述するように、駆動用ＭＩＳＦＥ
ＴＱｄ１、Ｑｄ２のゲート電極は、ｎ型不純物がドープ
され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のゲート電極
は、ｐ型不純物がドープされたいわゆるデュアルゲート
構造となっている。

【００３０】また、負荷用ＭＩＳＦＥＴＱｐ２と駆動用
ＭＩＳＦＥＴＱｄ２の共通ゲート電極は、負荷用ＭＩＳ
ＦＥＴＱｐ１と転送用ＭＩＳＦＥＴＱｔ１の共通のソー
ス、ドレイン領域（接続ノードＡ）と配線ＭＤ１を介し
て接続されている。また、負荷用ＭＩＳＦＥＴＱｐ１と
駆動用ＭＩＳＦＥＴＱｄ１の共通ゲート電極は、負荷用
ＭＩＳＦＥＴＱｐ２と転送用ＭＩＳＦＥＴＱｔ２の共通
のソース、ドレイン領域（接続ノードＢ）と配線ＭＤ２
を介して接続されている。また、ゲート電極Ｇやソー
ス、ドレイン領域上には、プラグＰ１が形成されてい
る。

【００３１】次に、本実施の形態のＳＲＡＭの製造方法
を図３〜図１０を用いて説明する。各図の右側は、図２
のＡ−Ａ断面図と対応し、左側は、図２のＢ―Ｂ断面図
と対応している。なお、６個のＭＩＳＦＥＴ（Ｑｔ１、
Ｑｔ２、Ｑｄ１、Ｑｄ２、Ｑｐ１、Ｑｐ２）は同様の工
程で形成されるため、ｎチャネル型ＭＩＳＦＥＴＱｄ１
およびｐチャネル型ＭＩＳＦＥＴＱｐ１を例に説明す
る。

【００３２】まず、図３に示すように、シリコン基板
（半導体基板）１中に素子分離２を形成する。この素子
分離２は、以下のように形成する。例えば１〜１０Ωcm
程度の比抵抗を有するｐ型の単結晶シリコンからなるシ
リコン基板１をエッチングすることにより深さ２５０nm
程度の素子分離溝を形成する。

【００３３】その後、シリコン基板１を約１０００℃で
熱酸化することによって、溝の内壁に膜厚１０nm程度の
薄い酸化シリコン膜（図示せず）を形成する。この酸化
シリコン膜は、溝の内壁に生じたドライエッチングのダ
メージを回復すると共に、次の工程で溝の内部に埋め込
まれる酸化シリコン膜５とシリコン基板１との界面に生
じるストレスを緩和するために形成する。

【００３４】次に、溝の内部を含むシリコン基板１上に
ＣＶＤ（Chemical Vapor deposition）法で膜厚４５０
〜５００nm程度の酸化シリコン膜５を堆積し、化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing）法
で溝の上部の酸化シリコン膜５を研磨し、その表面を平
坦化する。ここで、酸化シリコン膜５の表面は、以降の
シリコン基板１の洗浄工程や、表面酸化および酸化膜除
去工程により徐々に後退する（リセス現象）。その結
果、素子分離２の端部には、段差ｓ１が生じる。

【００３５】次に、シリコン基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
した後、約１０００℃の熱処理で上記不純物を拡散させ
ることによって、シリコン基板１にｐ型ウエル３および
ｎ型ウエル４を形成する。

【００３６】次いで、フッ酸系の洗浄液を用いてシリコ
ン基板１（ｐ型ウエル３）の表面をウェット洗浄した
後、約８００℃の熱酸化でｐ型ウエル３の表面に膜厚３
nm程度の清浄なゲート酸化膜（図示せず）を形成する。

【００３７】次に、図４に示すように、ゲート酸化膜の
上部に膜厚２５０nm程度の多結晶シリコン膜９をＣＶＤ
法で堆積する。この際、多結晶シリコン膜９上には、素
子分離２の端部の段差ｓ１に対応した段差ｓ２が生じ
る。次に、ｎ型ウエル４上にレジスト膜（図示せず）を
形成し、このレジスト膜をマスクに、多結晶シリコン膜
９中にリン等のｎ型不純物を注入する。その結果、ｐ型
ウエル３上の多結晶シリコン膜９がｎ型となる（９
ｎ）。

【００３８】次いで、ｎ型ウエル４上のレジスト膜をエ
ッチングにより除去し、ｐ型ウエル３上にレジスト膜
（図示せず）を形成する。このレジスト膜をマスクに、
多結晶シリコン膜９中にホウ素等のｐ型不純物を注入す
る。その結果、ｎ型ウエル４上の多結晶シリコン膜９が
ｐ型となる（９ｐ）。

【００３９】次いで、フォトレジスト膜（図示せず）を
マスクにして多結晶シリコン膜（９ｎ、９ｐ）をドライ
エッチングすることにより、多結晶シリコン膜（９ｎ、
９ｐ）からなるゲート電極Ｇを形成する。

【００４０】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にｎ型不純物（リン）を注入することによってｎ^-型
半導体領域１３を形成する。

【００４１】次いで、シリコン基板１上にＣＶＤ法で膜
厚１００nm程度の酸化シリコン膜を堆積し、異方的にエ
ッチングすることによって、ゲート電極Ｇの側壁にサイ
ドウォール膜１６ｓを形成する。

【００４２】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にｎ型不純物（リンまたはヒ素）をイオン打ち込みす
ることによってｎ⁺型半導体領域１７（ソース、ドレイ
ン領域）を形成する。

【００４３】次いで、図５に示すように、シリコン基板
１上に、スパッタ法によりＣｏ（コバルト）膜２１を堆
積する。次いで、５００から５４０℃で１分間の熱処理
を施すことにより、図６に示すように、シリコン基板１
（ｎ⁺型半導体領域１７）とＣｏ膜２１との接触部およ
びゲート電極ＧとＣｏ膜２１との接触部においてシリサ
イド化反応をおこさせ、シリコン基板１（ｎ⁺型半導体
領域１７）およびゲート電極Ｇ上に、ＣｏＳｉ₂（コバ
ルトシリサイド）層２１ａを形成する。

【００４４】次いで、図７に示すように、未反応のＣｏ
膜２１をエッチングにより除去し、シリコン基板１（ｎ
⁺型半導体領域１７）およびゲート電極Ｇ上に、ＣｏＳ
ｉ₂層２１ａを残存させる。次いで、７００から８００
℃で、１分間程度の熱処理を施し、ＣｏＳｉ₂層２１ａ
を低抵抗化する。

【００４５】ここで、本発明者らが、シリコン基板１
（ｎ⁺型半導体領域１７）およびゲート電極Ｇ上のＣｏ
Ｓｉ₂層２１ａを、断面ＳＥＭ（scanning electron mic
roscope）等を用いて観察したところ、ＣｏＳｉ₂層２１
ａが形成されず、シリコン基板１（ｎ⁺型半導体領域１
７）やゲート電極Ｇの表面が露出している箇所（ａ１、
ａ２、ａ３）が確認された。このような箇所は、ゲート
電極Ｇのうち、ｎ型不純物を注入した領域（９ｎ）とｐ
型不純物を注入した領域（９ｐ）との境界部ａ１や、ゲ
ート電極上の段差ｓ２上（ａ２）に多く発生しているこ
とが確認された。このような現象は、段差部上にはＣｏ
Ｓｉ₂層が薄く形成されてしまい、その後の熱処理によ
りＣｏＳｉ₂層が凝集してしまうことが原因と考えられ
る。また、ｎ型不純物とｐ型不純物を注入した領域の境
界部では、下地となる多結晶シリコンの結晶性の違いか
ら、ＣｏＳｉ₂層が形成されなかったり、また形成され
てもごく薄い膜しか形成されないことが原因と考えられ
る。

【００４６】また、前述したように、接合リークを低減
させるため、ｎ⁺型半導体領域１７の接合部とＣｏＳｉ₂
層との距離を確保するためには、ＣｏＳｉ₂層を薄く形
成する必要がある。ＣｏＳｉ₂層を薄く形成すると、こ
のような現象はますます顕著になり、シリコン基板１
（ｎ⁺型半導体領域１７）上にもＣｏＳｉ₂層２１ａが形
成されない箇所（ａ３）が生じ得る。

【００４７】そので、このような箇所（ａ１、ａ２、ａ
３）上に、ＣｏＳｉ₂層を形成すべく、再度シリサイド
化を行う。

【００４８】即ち、図８に示すように、シリコン基板１
上に、スパッタ法によりＣｏ膜２２を堆積する。次い
で、５００から５４０℃で１分間の熱処理を施すことに
より、図９に示すように、シリコン基板１（ｎ⁺型半導
体領域１７）やゲート電極Ｇの露出部とＣｏ膜２２との
接触部においてシリサイド化反応をおこさせ、ＣｏＳｉ
₂層２１ａが形成されていない箇所（ａ１、ａ２、ａ
３）に、ＣｏＳｉ₂層２２ａを形成する。

【００４９】次いで、図１０に示すように、未反応のＣ
ｏ膜２２をエッチングにより除去し、シリコン基板１
（ｎ⁺型半導体領域１７）およびゲート電極Ｇ上に、Ｃ
ｏＳｉ₂層２１ａ、２２ａを残存させる。次いで、７０
０から８００℃で、１分間程度の熱処理を施し、ＣｏＳ
ｉ₂層２２ａを低抵抗化する。なお、ＣｏＳｉ₂層２２ａ
が形成される領域は、小さいため、再度凝集して断線等
が起こる可能性は低い。

【００５０】このように、本実施の形態においては、第
１のシリサイド化反応においてＣｏＳｉ₂層２１ａが形
成されなかった領域上に、再度、Ｃｏ膜２２を堆積し、
第２のシリサイド化反応を施したので、ＣｏＳｉ₂層２
１ａが形成されなかった領域や断線を修復することがで
きる。また、ＣｏＳｉ₂層２１ａ、２２ａの膜厚を確保
することができる。

【００５１】その結果、ゲート電極やソース、ドレイン
領域の高抵抗化を防止し、歩留まりの向上を図ることが
できる。また、ソース、ドレイン領域とその上に形成さ
れるプラグとのコンタクト抵抗を低減させることができ
る。

【００５２】ここまでの工程で、メモリセルＭＣを構成
するｎチャネル型ＭＩＳＦＥＴＱｄ１およびｐチャネル
型ＭＩＳＦＥＴＱｐ１が完成する。前述した通り、他の
ｎチャネル型ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２、Ｑｄ１、
Ｑｄ２）は同様の工程で形成されるためその説明を省略
する。

【００５３】この後、ＭＩＳＦＥＴ上に層間絶縁膜膜が
形成され、この層間絶縁膜中に埋めこみ配線ＭＤ１、Ｍ
Ｄ２や第１層配線等との接続部であるプラグＰ１が形成
される（図２）。さらに、その層間絶縁膜上には、第１
層配線Ｍ１および第２層配線Ｍ２（ＷＬ、ＤＬ、／ＤＬ
等）が形成されるが、これらの製造工程およびその構成
については省略する。

【００５４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
特に、本実施の形態においては、ＳＲＡＭメモリセルを
例に説明したが、本発明は、ＳＲＡＭメモリセルに限ら
れず、シリサイド層を有する半導体集積回路装置に広く
適用することができる。また、本実施の形態において
は、Ｃｏ膜を用いてＣｏＳｉ₂層を形成したが、他の金
属膜を用いて金属シリサイド層を形成してもよい。例え
ば、Ｔｉ（チタン）膜を用いてＴｉＳｉ（チタンシリサ
イド）層を形成してもよい。また、第１のシリサイド化
反応と第２のシリサイド化反応に用いる金属膜を異なる
膜としてもよい。例えば、第１のシリサイド化反応に
は、Ｃｏ膜を用い、第２のシリサイド化反応には、Ｔｉ
膜を用いてもよい。

【００５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００５６】第１のシリサイド化反応により、金属シリ
サイド層が形成されなかったソース、ドレイン領域やゲ
ート電極上に、第２のシリサイド化反応により金属シリ
サイド層を形成したので、金属シリサイド層の断線等を
防止でき、金属シリサイド層の膜厚を確保することがで
きる。その結果、ゲート電極の高抵抗化を防止し、製品
歩留まりの向上を図ることができる。また、ソース、ド
レイン領域の低抵抗化やその上部に形成されるプラグと
の接触抵抗の低減を図ることができる。

【００５７】また、接合リークを防止しつつ、シリサイ
ド層の断線を防止することができ、素子の微細化に対応
することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態であるＳＲＡＭのメモリセ
ルを示す等価回路図である。

【図２】本発明の実施の形態である半導体集積回路装置
を示すシリコン基板の要部平面図である。

【図３】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図４】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図５】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図６】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図７】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図８】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図９】本発明の実施の形態である半導体集積回路装置
の製造方法を示すシリコン基板の要部断面図である。

【図１０】本発明の実施の形態である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【符号の説明】

１シリコン基板２素子分離３ｐ型ウエル４ｎ型ウエル５酸化シリコン膜９多結晶シリコン膜９ｎｎ型不純物がドープされた多結晶シリコン膜９ｐｐ型不純物がドープされた多結晶シリコン膜１３ｎ^-型半導体領域１６ｓサイドウォール膜１７ｎ⁺型半導体領域（ソース、ドレイン領域）２１Ｃｏ膜２１ａＣｏＳｉ₂層２２Ｃｏ膜２２ａＣｏＳｉ₂層Ｇゲート電極ａ１、ａ２、ａ３表面露出箇所ｓ１段差ｓ２段差ＭＤ１配線ＭＤ２配線Ｐ１プラグＡｎ１活性領域Ａｎ２活性領域Ａｐ１活性領域Ａｐ２活性領域ＩＮＶ1 ＣＭＯＳインバータＩＮＶ2 ＣＭＯＳインバータＭＣメモリセルＡ、Ｂ接続ノード（蓄積ノード）Ｑｄ１駆動用ＭＩＳＦＥＴＱｄ２駆動用ＭＩＳＦＥＴＱｐ１負荷用ＭＩＳＦＥＴＱｐ２負荷用ＭＩＳＦＥＴＱｔ１転送用ＭＩＳＦＥＴＱｔ２転送用ＭＩＳＦＥＴＤＬ、／ＤＬデータ線ＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 (72)発明者石川次男東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者加藤武史東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者舘上敦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者佐原政司東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB40 CC01 CC05 DD02 DD78 DD84 EE09 FF14 GG14 GG16 HH04 HH15 5F083 BS05 BS06 BS17 BS18 BS27 GA27 JA35 JA53 MA06 MA16 PR34 PR40 5F140 AA10 AA24 AA39 AB03 AC32 BA01 BE07 BF04 BF60 BG08 BG12 BG28 BG32 BG38 BG52 BH15 BJ08 BJ27 BK13 BK29 BK34 BK38 BK40 CB04

Claims

【特許請求の範囲】

【請求項１】（ａ）シリコン基板上に、ゲート絶縁膜
を介しシリコン膜からなるゲート電極を形成する工程
と、（ｂ）前記ゲート電極の両側に不純物を注入することに
よりソース、ドレイン領域を形成する工程と、（ｃ）前記ソース、ドレイン領域およびゲート電極上に
第１の金属膜を堆積する工程と、（ｄ）第１のシリサイド化反応により、前記ソース、ド
レイン領域およびゲート電極上と前記第１の金属膜との
接触部に第１の金属シリサイド層を形成する工程と、（ｅ）未反応の前記第１の金属膜を除去する工程と、（ｆ）前記第１の金属シリサイド層上を含む前記ソー
ス、ドレイン領域およびゲート電極上に第２の金属膜を
堆積する工程と、（ｇ）第１のシリサイド化反応により、前記ソース、ド
レイン領域およびゲート電極上と前記第２の金属膜との
接触部に第２の金属シリサイド層を形成する工程と、（ｈ）未反応の前記第２の金属膜を除去する工程と、を
有することを特徴とする半導体集積回路装置の製造方
法。
【請求項２】前記ゲート電極は、ＳＲＡＭメモリセル
を構成するＭＩＳＦＥＴのゲート電極であることを特徴
とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】前記ゲート電極は、ｎ型不純物を有する
ｎ型ゲート電極部と、ｐ型不純物を有するｐ型ゲート電
極部とを有することを特徴とする請求項１記載の半導体
集積回路装置の製造方法。
【請求項４】前記半導体集積回路装置は、分離領域に
より分離された活性領域上に形成され、前記ゲート電極
は、前記活性領域上から分離領域上まで延在することを
特徴とする請求項１記載の半導体集積回路装置の製造方
法。
【請求項５】（ａ）シリコン基板上にゲート絶縁膜を
介し形成され、シリコン膜からなるゲート電極と、（ｂ）前記ゲート電極の両側に形成されたソース、ドレ
イン領域と、（ｃ）前記ゲート電極およびソース、ドレイン領域上に
形成された金属シリサイド層であって、第１のシリサイ
ド化反応により形成された第１層と第２のシリサイド化
反応により形成された第２層を有する金属シリサイド層
と、を有することを特徴とする半導体集積回路装置。