JP3749677B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、たとえばゲート絶縁膜の厚さが互いに異なる複数種類のMISFET(metal insulator semiconductor field effect transistor)を同一基板上に有する半導体装置に適用して有効な技術に関する。
【0002】
【従来の技術】
メモリLSI(large scale integrated circuit)およびCMOS(complementary metal oxide semiconductor)論理LSIなどにおいては、内部回路と入出力回路との電源電圧が異なる場合がある。
【0003】
たとえば、DRAM(dynamic random access memory)では、データ保持時間を長くするために、メモリセル選択用MISFETに周辺回路のMISFETよりも高い電圧が付加され、また、マイクロコンピュータ等の論理LSIでは、消費電力の低減を図るために、内部回路の動作電圧は入出力回路の動作電圧よりも低く設定される。
【0004】
ところで、MISFETのゲート絶縁膜の絶縁破壊を防止するためには、ゲート絶縁膜に加わる電界強度を4MV/cm程度にとどめておく必要がある。このため、付加される電圧の異なる複数種類のMISFETを内蔵する半導体装置において、基板上にゲート絶縁膜を1種類しか形成しない場合(以下、1種ゲート絶縁膜プロセスと称す)は、その厚さを動作電圧が相対的に高い高電圧部で要求される値に合わせて設計することになる。しかし、1種ゲート絶縁膜プロセスでは、動作電圧が相対的に低い低電圧部において電界強度が低下するため、MISFETの駆動能力が低下して、半導体装置の処理速度が低下するという問題が生ずる。
【0005】
そこで、高電圧部ではMISFETのゲート絶縁膜の厚さを相対的に厚く形成し、低電圧部ではMISFETのゲート絶縁膜の厚さを相対的に薄く形成することによって、上記問題の解決が図られている。すなわち、設計上の厚さが互いに異なる2種類以上のゲート絶縁膜が同一基板上に形成されることになる。
【0006】
なお、特開平2−96378号公報には、低電圧用のMISFETのゲート絶縁膜を高電圧用のMISFETのゲート絶縁膜よりも薄くし、かつゲート電極を低電圧用と高電圧用とで同一層で形成する技術が開示されている。
【0007】
また、特開平2−15374号公報には、第1のゲート酸化を行い、仕上がり膜厚を大きくする部分以外のゲート絶縁膜を除去した後に第2のゲート酸化を行うことにより膜厚の異なるゲート絶縁膜を有するMISFETを形成する技術が記載されている。
【0008】
また、特開2000−200836号公報には、第2のゲート絶縁膜の領域を規定したMISFETを形成する技術について述べられている。
【0009】
以下に、本発明者によって検討された厚さが互いに異なる2種類のゲート絶縁膜を第1および第2の活性領域の半導体基板の表面にそれぞれ形成する(以下、2種ゲート絶縁膜プロセスと称す)技術について説明する。
【0010】
まず、単結晶シリコンからなる半導体基板上に素子分離領域、ウェルおよび犠牲酸化膜を順次形成した後、しきい値電圧調整用のイオン打ち込みを行う。次に、犠牲酸化膜を除去した後、半導体基板に1回目の熱酸化処理を施して半導体基板の表面に絶縁膜を形成し、その後パターニングされたレジスト膜をマスクとして相対的に薄いゲート絶縁膜が形成される第2の活性領域の上記絶縁膜を、たとえばウェットエッチング法により除去する。次いで上記レジスト膜を除去した後、半導体基板に洗浄処理を施し、さらに半導体基板に2回目の熱酸化処理を施す。その結果、第1の活性領域の半導体基板表面に、1回目および2回目の熱酸化処理によって相対的に厚いゲート絶縁膜が形成され、第2の活性領域の半導体基板表面に、2回目の熱酸化処理によって相対的に薄いゲート絶縁膜が形成される。
【0011】
【発明が解決しようとする課題】
ところが、上記2種ゲート絶縁膜プロセス技術においては、以下の課題があることを本発明者は見いだした。
【0012】
図14に示すように、パターニングされたレジスト膜51をマスクとして第2の活性領域RLの絶縁膜52を除去する際、リソグラフィ技術の合わせずれおよびエッチング液による後退等を考慮して、レジスト膜51の端部は第2の活性領域RL上に置かれる。しかし、ウェットエッチング法により第2の活性領域の絶縁膜52を除去した後、オゾンアッシングによってレジスト膜51を除去しても、レジスト膜51の端部で、レジスト成分とシリコンとの反応生成物、たとえば炭化シリコンなどが形成されて、レジスト除去残り53が生ずる。
【0013】
次に、半導体基板54に2回目の熱酸化処理を施し、さらに導電膜、たとえば多結晶シリコン膜を堆積した後、この多結晶シリコン膜をパターニングしてゲート電極を形成するが、上記レジスト除去残り53が生じた部位で多結晶シリコン膜のエッチング残りが生ずる恐れがある。このエッチング残りは、ゲート電極と後の工程で形成される配線との間でリーク電流を生じる原因となり、半導体装置の信頼性を低下させる要因となる。このエッチング残りが著しい場合には、半導体装置の不良原因ともなり、半導体装置の製造歩留まりを低下させる要因ともなる。
【0014】
本発明の目的は、互いに厚さの異なるゲート絶縁膜を有する2種類以上のMISFETを内蔵する半導体装置の信頼性および歩留まりの向上を図ることのできる技術を提供することにある。
【0015】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0016】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0017】
本発明は、基板の主面に素子分離領域を形成し、第1および第2の活性領域を形成する工程と、第1および第2の活性領域の基板表面に絶縁膜を形成する工程と、第2の活性領域上に開口部を有し、かつ第2の活性領域と素子分離領域との境界を覆うレジストパターンを基板上に形成する工程と、酸素プラズマを用いたアッシングによってレジストパターンを削る工程と、レジストパターンをマスクとして第2の活性領域の絶縁膜を除去する工程と、レジストパターンを除去した後、基板に熱酸化処理を施して、第1の活性領域の基板表面に相対的に厚いゲート絶縁膜を形成し、第2の活性領域の基板表面に相対的に薄いゲート絶縁膜を形成する工程と、基板上に堆積した導電膜をパターニングして第1および第2の活性領域上にゲート電極をそれぞれ形成する工程とを有するものである。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0019】
(実施の形態1)
本発明の一実施の形態である半導体装置の製造方法を図1〜図12に示した半導体基板の要部平面図または要部断面図を用いて説明する。図中、RHは、ゲート絶縁膜の厚さが相対的に厚いnチャネルMISFETが形成される第1の活性領域、RLは、ゲート絶縁膜の厚さが相対的に薄いnチャネルMISFETが形成される第2の活性領域を示す。
【0020】
まず、図1に示すように、たとえばp型の単結晶シリコンからなる半導体基板1を用意する。次に、この半導体基板1を約850℃でウェット酸化してその表面に厚さ0.01μm程度の薄いシリコン酸化膜2を形成し、次いでその上層にCVD(chemical vapor deposition)法で厚さ0.14μm程度のシリコン窒化膜3を堆積する。ここでは単結晶シリコンの半導体基板1を例示するが、表面に単結晶シリコン層を有するSOI(silicon on insulator)基板、または表面に多結晶シリコン膜を有するガラス、セラミックス等の誘電体基板であってもよい。
【0021】
この後、レジストパターンをマスクとしてシリコン窒化膜3、シリコン酸化膜2および半導体基板1を順次ドライエッチングすることにより、素子分離領域の半導体基板1に深さ0.3〜0.4μm程度の素子分離溝4aを形成する。なお、上記ドライエッチングによって生じたダメージ層を除去するために、素子分離溝4aの内壁に、たとえば850〜900℃程度のウェット酸化により厚さ10nm程度のシリコン酸化膜を形成してもよい。
【0022】
次に、図2および図3(図2のIII−III線における半導体基板の要部断面図)に示すように、半導体基板1上に堆積したシリコン酸化膜4bをCMP(chemical mechanical polishing)法で研磨して、素子分離溝4aの内部にシリコン酸化膜4bを残すことにより素子分離領域を形成した後、熱リン酸を用いたウェットエッチング法でシリコン窒化膜3を除去する。シリコン酸化膜4bは、たとえばTEOS(tetra ethyl ortho silicate:Si(OC2H5)4)とオゾン(O3)とをソースガスに用いたプラズマCVD法によって堆積されたTEOS酸化膜することができる。
【0023】
なお、シリコン酸化膜4bをCMP法で研磨する前または後に、半導体基板1を約1000℃でアニールすることにより、シリコン酸化膜4bをデンシファイ(焼き締め)してもよい。また、シリコン酸化膜4bをCMP法で研磨する前に、素子分離溝4aの形成領域にシリコン窒化膜を形成してもよい。これにより、素子分離溝4aの形成領域のシリコン酸化膜4bが過剰に深く研磨されるディッシング現象を防止することができる。
【0024】
次に、図4に示すように、フッ酸系の水溶液を用いてシリコン酸化膜2を除去した後、半導体基板1に、たとえば850℃程度のウェット酸化処理を施して半導体基板1の表面に清浄な絶縁膜5を形成する。絶縁膜5の厚さは、たとえば8nm程度である。
【0025】
次に、図5および図6(図5のVI−VI線における半導体基板の要部断面図)
に示すように、レジストパターン6(図5中、網掛けのハッチングで示す)を半導体基板1上に形成する。レジストパターン6の開口部6aは、第2の活性領域RLよりも小さく、第2の活性領域RLと素子分離領域との境界7がレジストパターン6で覆われるように形成される。
【0026】
次に、図7に示すように、酸素プラズマを用いたアッシングによってレジストパターン6を削り、続いてこのアッシングされたレジストパターン6bをマスクとして第2の活性領域RLの絶縁膜5をフッ酸系の水溶液を用いて除去する。レジストパターン6のアッシング量は、たとえば約50nm以下とすることができる。
【0027】
次に、図8に示すように、レジストパターン6bを基板温度が250〜300℃程度のオゾンアッシングによって除去した後、半導体基板1にフッ酸系の水溶液を用いた洗浄処理を施して、第2の活性領域RLの半導体基板1の表面を清浄にする。ここで、絶縁膜5を除去するためのレジストパターン6を一度酸素プラズマを用いたアッシングにより削っているので、レジストパターン6の端部におけるレジスト除去残りを防止することができる。
【0028】
次いで半導体基板1に、たとえば850℃程度のウェット酸化処理を施して、第1の活性領域RHの半導体基板1の表面に、厚さ8nm程度のゲート絶縁膜8Hを形成し、第2の活性領域RLの半導体基板1の表面に、厚さ4nm程度のゲート絶縁膜8Lを形成する。
【0029】
なお、活性領域RH,RLには、p型不純物、たとえばリンが導入されたウェルを形成してもよい。ウェルの形成には、たとえばイオン注入法を用いる。
【0030】
また、特に限定はされないが、上記ゲート絶縁膜8H,8Lを形成した後、半導体基板1を酸化窒素(NO)雰囲気中または亜酸化窒素(N2O)雰囲気中で熱窒化処理することによってゲート絶縁膜8H,8Lと半導体基板1との界面に窒素を偏析させてもよい。ゲート絶縁膜8H,8L、特にゲート絶縁膜8Lの厚さが、たとえば7nm程度まで薄くなると、半導体基板1との熱膨張係数差に起因して両者の界面に生じる歪みが顕著化してホットキャリアの発生を誘発する。半導体基板1との界面に偏析した上記窒素はこの歪みを緩和して、極めて薄いゲート絶縁膜8H,8Lの信頼性を向上することができる。
【0031】
次に、図9に示すように、n型不純物、たとえばリンが導入された200nm程度の厚さの多結晶シリコン膜をCVD法で半導体基板1上に堆積した後、レジストパターンをマスクとして多結晶シリコン膜をエッチングして、ゲート長0.1〜0.12μm程度のゲート電極9を形成する。前述したように、第2の活性領域RLにレジスト残りを生ずることなくレジストパターン6bは除去されるので、多結晶シリコン膜のパターニングの際に、レジスト除去残りに起因した多結晶シリコン膜のエッチング残りは生じない。この後、半導体基板1に、たとえば800℃のドライ酸化処理を施す。
【0032】
なお、ゲート電極9は、多結晶シリコン膜、窒化タングステン膜等の中間層およびタングステン膜からなる積層膜、または多結晶シリコン膜およびタングステンシリサイド等の金属シリサイド膜からなる積層膜で構成することができる。
【0033】
次に、図10に示すように、半導体基板1にn型不純物、たとえばリンまたはヒ素をイオン注入し、ソース・ドレインを構成する半導体領域10を形成する。
【0034】
なお、この後、半導体基板1上にシリコン酸化膜またはシリコン窒化膜等の絶縁膜を堆積し、これを、たとえばRIE(reactive ion etching)法で異方性エッチングしてゲート電極9の側壁にサイドウォールスペーサを形成し、さらにゲート電極9とサイドウォールスペーサとをマスクとして半導体基板1にn型不純物、たとえばヒ素をイオン注入して相対的に高濃度な半導体領域を形成してもよい。この場合、上記半導体領域10の不純物濃度は相対的に低くとどめ、この不純物濃度が相対的に低い半導体領域10と不純物濃度が相対的に高い半導体領域とで、いわゆるLDD(lightly doped drain)が構成される。
【0035】
次に、図11に示すように、半導体基板1上に層間絶縁膜11を形成した後、レジストパターンをマスクとして層間絶縁膜11をドライエッチング法で加工することにより、ソース・ドレインを構成する半導体領域10に達するコンタクトホール12を穿孔する。なお、図示はしないが、ゲート電極9に達するコンタクトホールも同時に形成される。層間絶縁膜11は、たとえばSOG(spin on glass)膜とTEOS酸化膜との積層膜とすることができ、その表面は、たとえばCMP法によって平坦化できる。
【0036】
次に、図12に示すように、半導体基板1上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を下層から順に堆積して積層膜を形成し、たとえばCMP法でこの積層膜の表面を研磨することによって上記コンタクトホール12の内部に積層膜を埋め込みプラグ13を形成する。その後、層間絶縁膜11の上層に、たとえばスパッタリング法で金属膜、たとえばアルミニウム膜を堆積し、これをエッチングして配線14を形成することにより、本実施の形態1の半導体装置が略完成する。なお、必要に応じて配線14の上層に多層配線を形成してもよい。また、上記プラグ13は必ずしも形成されるものではなく、配線14をソース・ドレインを構成する半導体領域10へ直接接続してもよい。
【0037】
なお、本実施の形態1では、nチャネル型のMISFETの製造方法に適用した場合について説明したが、pチャネル型のMISFETまたはCMOSデバイスに適用できることは言うまでもなく、いかなる半導体装置が内蔵するMISFETにも適用することができる。
【0038】
たとえば、DRAMに適用する場合には、MISFETをメモリセル選択MISFETまたは周辺回路のMISFETとして用い、ビット線を配線14と同層に形成し、さらに情報蓄積用容量素子をMISFETの上層に形成した後、第2層の配線、第3層の配線等を形成できる。
【0039】
また、SRAM(static random access memory)、ロジック回路等に適用する場合には、さらに第2層の配線、第3層の配線等により上層の配線を形成できる。
【0040】
また、EEPROM(electrically erasable read only memory)に適用する場合には、トンネル酸化膜、フローティングゲート電極を形成した後、ゲート絶縁膜8Hと同層にフローティングゲート電極と制御ゲート電極との間の層間絶縁膜を形成し、制御ゲート電極と同層にゲート電極9を形成し、さらに第2層の配線、第3層の配線等により上層の配線を形成できる。
【0041】
このように、本実施の形態1によれば、第2の活性領域RLの半導体基板1の表面におけるレジストパターン6の端部でのレジスト除去残りを防ぐことができるので、このレジスト除去残りに起因したゲート電極9を構成する多結晶シリコン膜のエッチング残りが生じず、半導体装置の信頼性および歩留まりを向上することができる。
【0042】
(実施の形態2)
本発明の他の実施の形態である半導体装置の製造方法を図13を用いて説明する。
【0043】
まず、前記実施の形態1と同様の方法で活性領域RH,RLの半導体基板1の表面に絶縁膜5を形成し、続いて第2の活性領域RLに開口部6aが設けられたレジストパターン6を半導体基板1上に形成する。ここまでの工程は、前記実施の形態1の図1〜図6に示した工程と同じである。
【0044】
次に、図13に示すように、80〜100℃程度の基板温度制御が可能なオゾンアッシングによってレジストパターン6を削り、続いてこのアッシングされたレジストパターン6cをマスクとして第2の活性領域RLの絶縁膜5をフッ酸系の水溶液を用いて除去する。
【0045】
その後は前記実施の形態1と同様にして、レジストパターン6cを基板温度が250〜300℃程度のオゾンアッシングによって除去した後、半導体基板1にフッ酸系の水溶液を用いた洗浄処理を施し、さらに半導体基板1に、たとえば850℃程度のウェット酸化処理を施して、第1の活性領域RHの半導体基板1の表面にゲート絶縁膜8Hを形成し、第2の活性領域RLの半導体基板1の表面にゲート絶縁膜8Lを形成する。
【0046】
このように、本実施の形態2によれば、レジストパターン6を削る工程に、基板温度が相対的に低いオゾンアッシングを用いることにより、半導体基板1へ与えるアッシングダメージを低減でき、またアッシング速度の制御性を高めることができる。
【0047】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0048】
たとえば、前記実施の形態では、互いに厚さの異なるゲート絶縁膜を有する2種類のMISFETの製造方法に適用した場合について説明したが、互いに厚さの異なるゲート絶縁膜を有する3種類以上のMISFETの製造方法にも適用することが可能である。
【0049】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0050】
相対的に薄いゲート絶縁膜が形成される活性領域の基板表面におけるレジスト除去残りを防ぐことができるので、このレジスト除去残りに起因したゲート電極を構成する多結晶シリコン膜のエッチング残りが生じない。これにより、互いに厚さの異なるゲート絶縁膜を有する2種類以上のMISFETを内蔵する半導体装置の信頼性および歩留まりを向上することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図2】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部平面図である。
【図3】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図4】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部平面図である。
【図6】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図7】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図8】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図9】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図10】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図11】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図12】本発明の一実施の形態である半導体装置の製造方法を工程順に示す半導体基板の要部断面図である。
【図13】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図14】本発明が検討した半導体装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板
2 シリコン酸化膜
3 シリコン窒化膜
4a 素子分離溝
4b シリコン酸化膜
5 絶縁膜
6 レジストパターン
6a 開口部
6b レジストパターン
6c レジストパターン
7 境界
8H ゲート絶縁膜
8L ゲート絶縁膜
9 ゲート電極
10 半導体領域
11 層間絶縁膜
12 コンタクトホール
13 プラグ
14 配線
51 レジスト膜
52 絶縁膜
53 レジスト除去残り
54 半導体基板
55 素子分離領域
RH 第1の活性領域
RL 第2の活性領域
Claims (5)
- (a)基板の主面に素子分離領域を形成し、第1および第2の活性領域を形成する工程と、
(b)前記第1および第2の活性領域の基板表面に絶縁膜を形成する工程と、
(c)前記第2の活性領域上に開口部を有し、かつ前記第2の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
(d)アッシングによって前記レジストパターンの表面を除去する工程と、
(e)前記レジストパターンをマスクとして前記第2の活性領域の絶縁膜を除去する工程と、
(f)前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第1の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第2の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - (a)基板の主面に素子分離領域を形成し、第1および第2の活性領域を形成する工程と、
(b)前記第1および第2の活性領域の基板表面に絶縁膜を形成する工程と、
(c)前記第2の活性領域上に開口部を有し、かつ前記第2の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
(d)酸素プラズマを用いたアッシングによって前記レジストパターンの表面を除去する工程と、
(e)前記レジストパターンをマスクとして前記第2の活性領域の絶縁膜を除去する工程と、
(f)前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第1の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第2の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - (a)基板の主面に素子分離領域を形成し、第1および第2の活性領域を形成する工程と、
(b)前記第1および第2の活性領域の基板表面に絶縁膜を形成する工程と、
(c)前記第2の活性領域上に開口部を有し、かつ前記第2の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
(d)基板温度を80〜100℃程度とするオゾンアッシングによって前記レジストパターンの表面を除去する工程と、
(e)前記レジストパターンをマスクとして前記第2の活性領域の絶縁膜を除去する工程と、
(f)前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第1の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第2の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 - (a)基板の主面に素子分離領域を形成し、第1および第2の活性領域を形成する工程と、
(b)前記第1および第2の活性領域の基板表面に絶縁膜を形成する工程と、
(c)前記第2の活性領域上に開口部を有し、かつ前記第2の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記基板上に形成する工程と、
(d)アッシングによって前記レジストパターンの表面を除去する工程と、
(e)前記レジストパターンをマスクとして前記第2の活性領域の絶縁膜を除去する工程と、
(f)前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第1の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第2の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有し、
前記(d)工程の前記レジストパターンのアッシング量は、50nm以下とすることを特徴とする半導体装置の製造方法。 - (a)基板の主面に素子分離領域を形成し、第1および第2の活性領域を形成する工程と、
(b)前記第1および第2の活性領域の基板表面に絶縁膜を形成する工程と、
(c)前記第2の活性領域上に開口部を有し、かつ前記第2の活性領域と前記素子分離領域との境界を覆うレジストパターンを前記絶縁膜上に形成する工程と、
(d)前記レジストパターンの表面をアッシングにより除去する工程と、
(e)前記レジストパターンをマスクとして前記第2の活性領域の絶縁膜を除去する工程と、
(f)前記レジストパターンを除去した後、前記基板に熱酸化処理を施して、前記第1の活性領域の基板表面に相対的に厚い絶縁膜を形成し、前記第2の活性領域の基板表面に相対的に薄い絶縁膜を形成する工程とを有し、
前記(c)、(d)、(e)および(f)工程を繰り返し行うことにより、互いに厚さの異なる3種類以上の絶縁膜を基板表面に形成することを特徴とする半導体装置の製造方法。
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