JPH10163337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163337A JPH10163337A JP8317602A JP31760296A JPH10163337A JP H10163337 A JPH10163337 A JP H10163337A JP 8317602 A JP8317602 A JP 8317602A JP 31760296 A JP31760296 A JP 31760296A JP H10163337 A JPH10163337 A JP H10163337A
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- film
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- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】複数種のゲート絶縁膜を有するＭＯＳトランジ
スタを高歩留まりで高い信頼性の下に製造する。 【解決手段】半導体基板の表面に選択的に素子分離絶縁
膜を設けて第１及び第２の素子形成領域を区画する工程
と、全面に形成した第１のゲート絶縁膜表面に第１の導
電膜を堆積しパターニングして第１の素子形成領域に選
択的第１の導電層を形成する工程と、第２の素子形成領
域の表面に第２のゲート絶縁膜を形成しその表面に第２
の導電膜を堆積し化学的機械研磨して第２の素子形成領
域にのみに選択的第２の導電層を形成する工程と、前記
選択的第１の導電層と選択的第２の導電層とを同時にエ
ッチングして第１及び第２の素子形成領域にゲート電極
を形成した後ソース・ドレインの拡散層を形成する工程
とを含む。
スタを高歩留まりで高い信頼性の下に製造する。 【解決手段】半導体基板の表面に選択的に素子分離絶縁
膜を設けて第１及び第２の素子形成領域を区画する工程
と、全面に形成した第１のゲート絶縁膜表面に第１の導
電膜を堆積しパターニングして第１の素子形成領域に選
択的第１の導電層を形成する工程と、第２の素子形成領
域の表面に第２のゲート絶縁膜を形成しその表面に第２
の導電膜を堆積し化学的機械研磨して第２の素子形成領
域にのみに選択的第２の導電層を形成する工程と、前記
選択的第１の導電層と選択的第２の導電層とを同時にエ
ッチングして第１及び第２の素子形成領域にゲート電極
を形成した後ソース・ドレインの拡散層を形成する工程
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に複数種のゲート絶縁膜を有する絶縁ゲー
ト電界効果トランジスタの製造方法に関する。
法に関し、特に複数種のゲート絶縁膜を有する絶縁ゲー
ト電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳトランジスタという）は高性能化のため、ス
ケーリング則に従って縮小されてきている。スケーリン
グ則によれば、動作速度をＫ倍にするためにはゲート
長、ゲート絶縁膜厚を１／Ｋにすることが求められる
が、ゲート絶縁膜の電界強度は信頼性上、任意に減少さ
せることはできない。そこで、電源電圧を１／Ｋとする
ことが必須とされている。
下、ＭＯＳトランジスタという）は高性能化のため、ス
ケーリング則に従って縮小されてきている。スケーリン
グ則によれば、動作速度をＫ倍にするためにはゲート
長、ゲート絶縁膜厚を１／Ｋにすることが求められる
が、ゲート絶縁膜の電界強度は信頼性上、任意に減少さ
せることはできない。そこで、電源電圧を１／Ｋとする
ことが必須とされている。
【０００３】しかし、半導体装置のテクノロジー世代ご
とに電源電圧を変えると、ＭＯＳ型論理回路の場合、様
々な半導体装置を組合せて使用するシステム内で入，出
力レベルが合わず、異なる電源電圧の半導体装置どうし
を直接接続することが不可能になる。これを回避するた
めにはレベルシフターなど付加的な装置を介在させる
か、または半導体装置内に入出力レベルを変更するため
のバッファを用意する必要がある。
とに電源電圧を変えると、ＭＯＳ型論理回路の場合、様
々な半導体装置を組合せて使用するシステム内で入，出
力レベルが合わず、異なる電源電圧の半導体装置どうし
を直接接続することが不可能になる。これを回避するた
めにはレベルシフターなど付加的な装置を介在させる
か、または半導体装置内に入出力レベルを変更するため
のバッファを用意する必要がある。
【０００４】一例として、半導体装置の内部論理回路部
をスケーリング則に従い３．３Ｖの電源電圧で動作させ
る場合、ゲート酸化膜厚は１０〜１２ｎｍに設定される
が、出力部に５Ｖ振幅の半導体装置との直接接続機能を
持たせるためには、ゲート酸化膜厚が１５ｎｍ程度のト
ランジスタから成る出力バッファを形成する必要があ
る。すなわち、同一半導体チップ内に複数のゲート絶縁
膜厚を持つＭＯＳトランジスタを形成する必要が生じて
くる。
をスケーリング則に従い３．３Ｖの電源電圧で動作させ
る場合、ゲート酸化膜厚は１０〜１２ｎｍに設定される
が、出力部に５Ｖ振幅の半導体装置との直接接続機能を
持たせるためには、ゲート酸化膜厚が１５ｎｍ程度のト
ランジスタから成る出力バッファを形成する必要があ
る。すなわち、同一半導体チップ内に複数のゲート絶縁
膜厚を持つＭＯＳトランジスタを形成する必要が生じて
くる。
【０００５】同一半導体チップ内に複数のゲート酸化膜
厚を有するＭＯＳトランジスタを形成するための従来の
技術について図５で説明する（以下、第１の従来例と記
す）。図５はこのようなＭＯＳトランジスタの製造工程
順の断面図である。
厚を有するＭＯＳトランジスタを形成するための従来の
技術について図５で説明する（以下、第１の従来例と記
す）。図５はこのようなＭＯＳトランジスタの製造工程
順の断面図である。
【０００６】初めに、半導体基板１０１の表面に素子間
を電気的に分離するための素子分離絶縁膜１０２を形成
し、高耐圧のＭＯＳトランジスタ形成領域１０１Ａ、低
耐圧のＭＯＳトランジスタ形成領域１０１Ｂともに第０
のゲート酸化膜１０３を熱酸化法にて形成する〔図５
（ａ）〕。
を電気的に分離するための素子分離絶縁膜１０２を形成
し、高耐圧のＭＯＳトランジスタ形成領域１０１Ａ、低
耐圧のＭＯＳトランジスタ形成領域１０１Ｂともに第０
のゲート酸化膜１０３を熱酸化法にて形成する〔図５
（ａ）〕。
【０００７】次いで、低耐圧のＭＯＳトランジスタ形成
領域１０１Ｂを少なくとも露出するようにフォトレジス
トをパターニングしレジストマスク１０４を形成する。
そして、レジストマスク１０４をエッチング用のマスク
として低耐圧のＭＯＳトランジスタ形成領域１０１Ｂの
第０のゲート酸化膜をフッ酸水溶液等で選択的にエッチ
ングする〔図５（ｂ）〕。
領域１０１Ｂを少なくとも露出するようにフォトレジス
トをパターニングしレジストマスク１０４を形成する。
そして、レジストマスク１０４をエッチング用のマスク
として低耐圧のＭＯＳトランジスタ形成領域１０１Ｂの
第０のゲート酸化膜をフッ酸水溶液等で選択的にエッチ
ングする〔図５（ｂ）〕。
【０００８】次に、レジストマスク１０４をアッシャー
処理等で除去した後、再度熱酸化法にて表面を酸化す
る。この時、低耐圧のＭＯＳトランジスタ形成領域１０
１Ｂには、２回目の熱酸化で形成される膜厚からなる第
１のゲート酸化膜１０５が形成される。そして、高耐圧
のＭＯＳトランジスタ形成領域１０１Ａには１回目、２
回目の熱酸化によって形成される第２のゲート酸化膜１
０６が形成される〔図５（ｃ）〕。
処理等で除去した後、再度熱酸化法にて表面を酸化す
る。この時、低耐圧のＭＯＳトランジスタ形成領域１０
１Ｂには、２回目の熱酸化で形成される膜厚からなる第
１のゲート酸化膜１０５が形成される。そして、高耐圧
のＭＯＳトランジスタ形成領域１０１Ａには１回目、２
回目の熱酸化によって形成される第２のゲート酸化膜１
０６が形成される〔図５（ｃ）〕。
【０００９】以上の工程によって得られた膜厚の異なる
第１のゲート酸化膜１０５，第２のゲート酸化膜１０６
を持つ半導体基板に対しゲート電極１０７，ソース・ド
レンイン拡散領域１０８，層間絶縁膜１０９，ソース・
ドレイン電極１１０を形成することにより、複数のゲー
ト酸化膜厚を持つＭＯＳトランジスタが形成されること
になる〔図５（ｄ）〕。
第１のゲート酸化膜１０５，第２のゲート酸化膜１０６
を持つ半導体基板に対しゲート電極１０７，ソース・ド
レンイン拡散領域１０８，層間絶縁膜１０９，ソース・
ドレイン電極１１０を形成することにより、複数のゲー
ト酸化膜厚を持つＭＯＳトランジスタが形成されること
になる〔図５（ｄ）〕。
【００１０】その他、同一半導体チップ内に複数のゲー
ト酸化膜を有するＭＯＳトランジスタを形成する従来の
技術として、特開昭６４−８９４５７号公報に記載され
た方法がある（以下、第２の従来例と記す）。ここで、
図６はこの製造工程順の断面図である。
ト酸化膜を有するＭＯＳトランジスタを形成する従来の
技術として、特開昭６４−８９４５７号公報に記載され
た方法がある（以下、第２の従来例と記す）。ここで、
図６はこの製造工程順の断面図である。
【００１１】初めに、半導体基板１１１に素子分離絶縁
膜１１２を形成した後、第１のゲート酸化膜１１３を熱
酸化法にて形成する。この時、高耐圧のＭＯＳトランジ
スタ形成領域１１１Ａ、低耐圧のＭＯＳトランジスタ形
成領域１１１Ｂともに第１のゲート酸化膜１１３が形成
される〔図６（ａ）〕。
膜１１２を形成した後、第１のゲート酸化膜１１３を熱
酸化法にて形成する。この時、高耐圧のＭＯＳトランジ
スタ形成領域１１１Ａ、低耐圧のＭＯＳトランジスタ形
成領域１１１Ｂともに第１のゲート酸化膜１１３が形成
される〔図６（ａ）〕。
【００１２】次に、全面にゲート電極材料となるポリシ
リコンを成長し、フォトリソグラフィ技術とドライエッ
チング技術により低耐圧のＭＯＳトランジスタ形成領域
１１１Ｂのみに第１のゲート電極１１４を形成する。そ
の後、フォトレジストを高耐圧のＭＯＳトランジスタ形
成領域１１１Ａのみ開口するようにパターニングし、フ
ッ酸水溶液等で第１のゲート酸化膜を除去する〔図６
（ｃ）〕。
リコンを成長し、フォトリソグラフィ技術とドライエッ
チング技術により低耐圧のＭＯＳトランジスタ形成領域
１１１Ｂのみに第１のゲート電極１１４を形成する。そ
の後、フォトレジストを高耐圧のＭＯＳトランジスタ形
成領域１１１Ａのみ開口するようにパターニングし、フ
ッ酸水溶液等で第１のゲート酸化膜を除去する〔図６
（ｃ）〕。
【００１３】次に、熱酸化法により、高耐圧のＭＯＳト
ランジスタ形成領域１１１Ａに第１のゲート酸化膜１１
３よりも膜厚の厚い第２のゲート酸化膜１１５を形成す
る。この酸化処理により第１のゲート電極１１４の表面
にも側面酸化膜１１６が形成される〔図６（ｄ）〕。
ランジスタ形成領域１１１Ａに第１のゲート酸化膜１１
３よりも膜厚の厚い第２のゲート酸化膜１１５を形成す
る。この酸化処理により第１のゲート電極１１４の表面
にも側面酸化膜１１６が形成される〔図６（ｄ）〕。
【００１４】次に、再度全面にポリシリコンを成長し、
フォトリソグラフィ技術とドライエッチング技術により
高耐圧のＭＯＳトランジスタ形成領域１１１Ａのみに第
２のゲート電極１１７を形成する〔図６（ｅ）〕。
フォトリソグラフィ技術とドライエッチング技術により
高耐圧のＭＯＳトランジスタ形成領域１１１Ａのみに第
２のゲート電極１１７を形成する〔図６（ｅ）〕。
【００１５】以上の工程により、同一半導体基板上に膜
厚の異なるゲート酸化膜すなわち第１のゲート酸化膜１
１３と第２のゲート酸化膜１１５とを有し、それぞれに
ゲート電極１１４と１１７を持つ２種類のＭＯＳトラン
ジスタが形成される。
厚の異なるゲート酸化膜すなわち第１のゲート酸化膜１
１３と第２のゲート酸化膜１１５とを有し、それぞれに
ゲート電極１１４と１１７を持つ２種類のＭＯＳトラン
ジスタが形成される。
【００１６】
【発明が解決しようとする課題】以上に説明した従来の
技術の問題点は、第１の従来例の場合では、高耐圧のＭ
ＯＳトランジスタ部のゲート酸化膜の膜質が劣化しその
歩留りおよび信頼性が低下することである。この理由
は、高耐圧のＭＯＳトランジスタ部のゲート酸化膜は、
形成する途中でフォトレジスト形成、剥離工程を経るた
め酸化膜表面に汚染、不純物などのダメージを受けるた
めである。
技術の問題点は、第１の従来例の場合では、高耐圧のＭ
ＯＳトランジスタ部のゲート酸化膜の膜質が劣化しその
歩留りおよび信頼性が低下することである。この理由
は、高耐圧のＭＯＳトランジスタ部のゲート酸化膜は、
形成する途中でフォトレジスト形成、剥離工程を経るた
め酸化膜表面に汚染、不純物などのダメージを受けるた
めである。
【００１７】また、第２の従来例の場合では、半導体装
置の製造工程が複雑になり、歩留りが低下するようにな
る。この理由は、低耐圧および高耐圧のＭＯＳトランジ
スタのゲート電極を別工程で形成することになり、特
に、高精度な寸法制御を要するゲート電極のパターニン
グ工程が２倍に増加するようになるからである。
置の製造工程が複雑になり、歩留りが低下するようにな
る。この理由は、低耐圧および高耐圧のＭＯＳトランジ
スタのゲート電極を別工程で形成することになり、特
に、高精度な寸法制御を要するゲート電極のパターニン
グ工程が２倍に増加するようになるからである。
【００１８】本発明の目的は、半導体装置の製造工程を
増加させることなく、また歩留り、信頼性の低下を生ず
ることなく、複数種のゲート絶縁膜を有するＭＯＳトラ
ンジスタを同一半導体基板上に形成する方法を提供する
ことにある。
増加させることなく、また歩留り、信頼性の低下を生ず
ることなく、複数種のゲート絶縁膜を有するＭＯＳトラ
ンジスタを同一半導体基板上に形成する方法を提供する
ことにある。
【００１９】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、一導電型の半導体基板の表面に選
択的に素子分離絶縁膜を設けて高耐圧絶縁ゲート電界効
果トランジスタ用の第１の素子形成領域と低耐圧絶縁ゲ
ート電界効果トランジスタ用の第２の素子形成領域とを
区画し、前記第１及び第２の素子形成領域の表面に第１
のゲート絶縁膜を形成する工程と、前記第１のゲート絶
縁膜を含む表面に第１の導電膜を堆積しパターニングし
て前記第１の素子形成領域に選択的第１の導電層を形成
する工程と、前記選択的第１の導電層の表面に保護絶縁
膜を形成し、さらに前記第２の素子形成領域の前記第１
のゲート絶縁膜を除去した後、前記第２の素子形成領域
の表面に第２のゲート絶縁膜を形成する工程と、前記保
護絶縁膜及び前記第２のゲート絶縁膜を含む表面に第２
の導電膜を堆積し、前記第２の導電膜を化学的機械研磨
し前記第２の素子形成領域にのみに選択的第２の導電層
を形成する工程と、前記選択的第１の導電層と選択的第
２の導電層とをエッチングして第１及び第２の素子形成
領域にゲート電極を形成し、前記ゲート電極にセルフア
ラインに逆導電型の拡散層を形成して前記第１の素子形
成領域に高耐圧絶縁ゲート電界効果トランジスタを、前
記第２の素子形成領域に低耐圧絶縁ゲート電界効果トラ
ンジスタを形成する工程とを含む。
体装置の製造方法は、一導電型の半導体基板の表面に選
択的に素子分離絶縁膜を設けて高耐圧絶縁ゲート電界効
果トランジスタ用の第１の素子形成領域と低耐圧絶縁ゲ
ート電界効果トランジスタ用の第２の素子形成領域とを
区画し、前記第１及び第２の素子形成領域の表面に第１
のゲート絶縁膜を形成する工程と、前記第１のゲート絶
縁膜を含む表面に第１の導電膜を堆積しパターニングし
て前記第１の素子形成領域に選択的第１の導電層を形成
する工程と、前記選択的第１の導電層の表面に保護絶縁
膜を形成し、さらに前記第２の素子形成領域の前記第１
のゲート絶縁膜を除去した後、前記第２の素子形成領域
の表面に第２のゲート絶縁膜を形成する工程と、前記保
護絶縁膜及び前記第２のゲート絶縁膜を含む表面に第２
の導電膜を堆積し、前記第２の導電膜を化学的機械研磨
し前記第２の素子形成領域にのみに選択的第２の導電層
を形成する工程と、前記選択的第１の導電層と選択的第
２の導電層とをエッチングして第１及び第２の素子形成
領域にゲート電極を形成し、前記ゲート電極にセルフア
ラインに逆導電型の拡散層を形成して前記第１の素子形
成領域に高耐圧絶縁ゲート電界効果トランジスタを、前
記第２の素子形成領域に低耐圧絶縁ゲート電界効果トラ
ンジスタを形成する工程とを含む。
【００２０】ここで、前記第１のゲート絶縁膜と第２の
ゲート絶縁膜とは同一の絶縁材料で形成され、前記第１
のゲート絶縁膜の膜厚が前記第２のゲート絶縁膜の膜厚
より厚くなるように形成されている。
ゲート絶縁膜とは同一の絶縁材料で形成され、前記第１
のゲート絶縁膜の膜厚が前記第２のゲート絶縁膜の膜厚
より厚くなるように形成されている。
【００２１】また、前記素子分離絶縁膜は半導体基板の
表面に設けられた凹部に埋め込まれて形成される。
表面に設けられた凹部に埋め込まれて形成される。
【００２２】さらには、第１の導電膜は多結晶シリコン
膜であり前記保護絶縁膜はシリコン酸化膜あるいはシリ
コン窒化膜である。
膜であり前記保護絶縁膜はシリコン酸化膜あるいはシリ
コン窒化膜である。
【００２３】あるいは、本発明の半導体装置の製造方法
は、一導電型の半導体基板の表面に選択的に素子分離絶
縁膜を設けて低耐圧絶縁ゲート電界効果トランジスタ用
の第１の素子形成領域と高耐圧絶縁ゲート電界効果トラ
ンジスタ用の第２の素子形成領域とを区画し、前記第１
及び第２の素子形成領域の表面に第１のゲート絶縁膜を
形成する工程と、前記第１のゲート絶縁膜を含む表面に
第１の導電膜を堆積しパターニングして前記第１の素子
形成領域に選択的第１の導電層を形成する工程と、前記
選択的第１の導電層をマスクにし前記第２の素子形成領
域の前記第１のゲート絶縁膜を除去した後、全面を熱酸
化し前記第２の素子形成領域の表面に第１の絶縁膜を形
成しさらに全面に第２の絶縁膜を形成し前記第１の絶縁
膜と第２の絶縁膜の積層する絶縁膜で第２のゲート絶縁
膜を形成する工程と、前記第２の絶縁膜を含む表面に第
２の導電膜を堆積し、前記第２の導電膜を化学的機械研
磨し前記第２の素子形成領域にのみに選択的第２の導電
層を形成する工程と、前記選択的第１の導電層と選択的
第２の導電層とをエッチングして第１及び第２の素子形
成領域にゲート電極を形成し、前記ゲート電極にセルフ
アラインに逆導電型の拡散層を形成して前記第１の素子
形成領域に低耐圧絶縁ゲート電界効果トランジスタを、
前記第２の素子形成領域に高耐圧絶縁ゲート電界効果ト
ランジスタを形成する工程とを含む。
は、一導電型の半導体基板の表面に選択的に素子分離絶
縁膜を設けて低耐圧絶縁ゲート電界効果トランジスタ用
の第１の素子形成領域と高耐圧絶縁ゲート電界効果トラ
ンジスタ用の第２の素子形成領域とを区画し、前記第１
及び第２の素子形成領域の表面に第１のゲート絶縁膜を
形成する工程と、前記第１のゲート絶縁膜を含む表面に
第１の導電膜を堆積しパターニングして前記第１の素子
形成領域に選択的第１の導電層を形成する工程と、前記
選択的第１の導電層をマスクにし前記第２の素子形成領
域の前記第１のゲート絶縁膜を除去した後、全面を熱酸
化し前記第２の素子形成領域の表面に第１の絶縁膜を形
成しさらに全面に第２の絶縁膜を形成し前記第１の絶縁
膜と第２の絶縁膜の積層する絶縁膜で第２のゲート絶縁
膜を形成する工程と、前記第２の絶縁膜を含む表面に第
２の導電膜を堆積し、前記第２の導電膜を化学的機械研
磨し前記第２の素子形成領域にのみに選択的第２の導電
層を形成する工程と、前記選択的第１の導電層と選択的
第２の導電層とをエッチングして第１及び第２の素子形
成領域にゲート電極を形成し、前記ゲート電極にセルフ
アラインに逆導電型の拡散層を形成して前記第１の素子
形成領域に低耐圧絶縁ゲート電界効果トランジスタを、
前記第２の素子形成領域に高耐圧絶縁ゲート電界効果ト
ランジスタを形成する工程とを含む。
【００２４】ここで、前記第１の絶縁膜はシリコン酸化
膜であり、前記第２の絶縁膜はシリコンオキシナイトラ
イド膜で構成される。
膜であり、前記第２の絶縁膜はシリコンオキシナイトラ
イド膜で構成される。
【００２５】このように本発明の半導体装置の製造方法
では、第１のゲート絶縁膜、第２のゲート絶縁膜ともに
単独の熱酸化工程等で形成されるため、形成工程途中で
汚染、不純物などダメージを受けることがない。また第
１の導電層、第２の導電層を１回のフォトリソグラフィ
工程でパターニングしそれぞれのゲート電極を形成する
ことができるため、高精度な寸法制御を必要とする工程
増加がなくなる。
では、第１のゲート絶縁膜、第２のゲート絶縁膜ともに
単独の熱酸化工程等で形成されるため、形成工程途中で
汚染、不純物などダメージを受けることがない。また第
１の導電層、第２の導電層を１回のフォトリソグラフィ
工程でパターニングしそれぞれのゲート電極を形成する
ことができるため、高精度な寸法制御を必要とする工程
増加がなくなる。
【００２６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１と図２に基づいて説明する。ここで、図１および
図２は本発明の半導体装置の製造方法をその工程順に示
した断面図である。
を図１と図２に基づいて説明する。ここで、図１および
図２は本発明の半導体装置の製造方法をその工程順に示
した断面図である。
【００２７】初めに、シリコン基板のような半導体基板
１の表面に素子間を電気的に分離するための素子分離絶
縁膜２を形成する。この分離領域の形成法としては従来
から多用されているＬＯＣＯＳ法でもよいし、基板を凹
状にエッチングした後にシリコン酸化物系の物質で埋設
するいわゆるトレンチ法でもよい。ここでは後者の場合
で形成され半導体基板１表面は平坦にされる。次に、高
耐圧のＭＯＳトランジスタ形成領域１Ａ、低耐圧のＭＯ
Ｓトランジスタ形成領域１Ｂの表面を熱酸化し厚いゲー
ト酸化膜３を形成する。例えば高耐圧のＭＯＳトランジ
スタとして電源電圧、出力振幅５Ｖの場合は厚いゲート
酸化膜厚としては１５ｎｍに設定する。この場合は厚い
ゲート酸化膜３が第１のゲート絶縁膜になる〔図１
（ａ）〕。
１の表面に素子間を電気的に分離するための素子分離絶
縁膜２を形成する。この分離領域の形成法としては従来
から多用されているＬＯＣＯＳ法でもよいし、基板を凹
状にエッチングした後にシリコン酸化物系の物質で埋設
するいわゆるトレンチ法でもよい。ここでは後者の場合
で形成され半導体基板１表面は平坦にされる。次に、高
耐圧のＭＯＳトランジスタ形成領域１Ａ、低耐圧のＭＯ
Ｓトランジスタ形成領域１Ｂの表面を熱酸化し厚いゲー
ト酸化膜３を形成する。例えば高耐圧のＭＯＳトランジ
スタとして電源電圧、出力振幅５Ｖの場合は厚いゲート
酸化膜厚としては１５ｎｍに設定する。この場合は厚い
ゲート酸化膜３が第１のゲート絶縁膜になる〔図１
（ａ）〕。
【００２８】次に、半導体基板１表面全体に第１の導電
膜として第１のポリシリコン膜４を気相成長（ＣＶＤ）
法により形成する。ここで第１のポリシリコン膜４の膜
厚は３００ｎｍ程度に設定する。また、ここで成長する
膜は後の熱処理や、トランジスタの不純物導入工程によ
っては、不純物をドープしたポリシリコンでもよいし、
アモルファスシリコンなどでもよい〔図１（ｂ）〕。
膜として第１のポリシリコン膜４を気相成長（ＣＶＤ）
法により形成する。ここで第１のポリシリコン膜４の膜
厚は３００ｎｍ程度に設定する。また、ここで成長する
膜は後の熱処理や、トランジスタの不純物導入工程によ
っては、不純物をドープしたポリシリコンでもよいし、
アモルファスシリコンなどでもよい〔図１（ｂ）〕。
【００２９】次に、少なくとも低耐圧のＭＯＳトランジ
スタ形成領域１Ｂを開口するようにフォトリソグラフィ
技術によりレジストマスク５を形成する。ここでは、な
るべくレジストマスクで覆う面積は小さい方が好まし
い。レジストマスク５をマスクにして第１のポリシリコ
ン膜４をエッチングする。このポリシリコン膜のエッチ
ング方法としては反応性イオンエッチングなど異方性の
強い手法が好ましい。このようにして高耐圧のＭＯＳト
ランジスタ形成領域１Ａは選択的第１のポリシリコン膜
４ａで選択的に覆われ、低耐圧のＭＯＳトランジスタ形
成領域１Ｂ領域の厚いゲート酸化膜３は露出されるよう
になる。この選択的第１のポリシリコン膜４ａが選択的
第１の導電層となる〔図１（ｃ）〕。
スタ形成領域１Ｂを開口するようにフォトリソグラフィ
技術によりレジストマスク５を形成する。ここでは、な
るべくレジストマスクで覆う面積は小さい方が好まし
い。レジストマスク５をマスクにして第１のポリシリコ
ン膜４をエッチングする。このポリシリコン膜のエッチ
ング方法としては反応性イオンエッチングなど異方性の
強い手法が好ましい。このようにして高耐圧のＭＯＳト
ランジスタ形成領域１Ａは選択的第１のポリシリコン膜
４ａで選択的に覆われ、低耐圧のＭＯＳトランジスタ形
成領域１Ｂ領域の厚いゲート酸化膜３は露出されるよう
になる。この選択的第１のポリシリコン膜４ａが選択的
第１の導電層となる〔図１（ｃ）〕。
【００３０】次に、レジストマスク５をアッシング等の
手段により除去した後、選択的第１のポリシリコン膜４
ａをマスクにフッ酸水溶液、または緩衝剤入りフッ酸水
溶液中にて低耐圧のＭＯＳトランジスタ形成領域１Ｂの
厚いゲート酸化膜３を除去する。次いで全面を熱酸化す
る。この熱酸化で薄いゲート酸化膜７を低耐圧のＭＯＳ
トランジスタ形成領域１Ｂに形成する。例えば、低耐圧
のＭＯＳトランジスタとして電源電圧、出力振幅３．３
Ｖの場合は薄いゲート酸化膜厚としては９ｎｍに設定す
る。この薄いゲート酸化膜７が第２のゲート絶縁膜とな
る。このとき同時に、選択的第１のポリシリコン膜４ａ
の表面に保護絶縁膜６を形成する。この場合は、保護絶
縁膜６は熱酸化により形成されるシリコン酸化膜となる
〔図１（ｄ）〕。
手段により除去した後、選択的第１のポリシリコン膜４
ａをマスクにフッ酸水溶液、または緩衝剤入りフッ酸水
溶液中にて低耐圧のＭＯＳトランジスタ形成領域１Ｂの
厚いゲート酸化膜３を除去する。次いで全面を熱酸化す
る。この熱酸化で薄いゲート酸化膜７を低耐圧のＭＯＳ
トランジスタ形成領域１Ｂに形成する。例えば、低耐圧
のＭＯＳトランジスタとして電源電圧、出力振幅３．３
Ｖの場合は薄いゲート酸化膜厚としては９ｎｍに設定す
る。この薄いゲート酸化膜７が第２のゲート絶縁膜とな
る。このとき同時に、選択的第１のポリシリコン膜４ａ
の表面に保護絶縁膜６を形成する。この場合は、保護絶
縁膜６は熱酸化により形成されるシリコン酸化膜となる
〔図１（ｄ）〕。
【００３１】ここで、保護絶縁膜６は次のようにして形
成してもよい。すなわち、図１（ｃ）の工程後レジスト
マスク５を除去する。そして、露出する選択的第１のポ
リシリコン膜４ａの表面にのみ膜厚が５ｎｍ〜１０ｎｍ
のシリコン窒化膜を選択的に形成し保護絶縁膜６とす
る。このシリコン窒化膜の選択的形成では、通常の減圧
ＣＶＤ法において反応ガスとしてＳｉＨ2 Ｃｌ2 とＮＨ
3 の混合ガスが使用され、低いガス圧力で７５０℃程度
の温度でシリコン窒化膜の成膜が行われる。このような
成膜条件にすると、シリコン窒化膜の核形成がポリシリ
コン膜表面にのみに生じ、シリコン酸化膜表面には生じ
なくなり選択的なシリコン窒化膜の形成が可能になる。
そして、この場合は、続いて低耐圧のＭＯＳトランジス
タ形成領域１Ｂの厚いゲート酸化膜３をエッチング除去
し、次に半導体基板表面を熱酸化して薄いゲート酸化膜
７を形成することになる。
成してもよい。すなわち、図１（ｃ）の工程後レジスト
マスク５を除去する。そして、露出する選択的第１のポ
リシリコン膜４ａの表面にのみ膜厚が５ｎｍ〜１０ｎｍ
のシリコン窒化膜を選択的に形成し保護絶縁膜６とす
る。このシリコン窒化膜の選択的形成では、通常の減圧
ＣＶＤ法において反応ガスとしてＳｉＨ2 Ｃｌ2 とＮＨ
3 の混合ガスが使用され、低いガス圧力で７５０℃程度
の温度でシリコン窒化膜の成膜が行われる。このような
成膜条件にすると、シリコン窒化膜の核形成がポリシリ
コン膜表面にのみに生じ、シリコン酸化膜表面には生じ
なくなり選択的なシリコン窒化膜の形成が可能になる。
そして、この場合は、続いて低耐圧のＭＯＳトランジス
タ形成領域１Ｂの厚いゲート酸化膜３をエッチング除去
し、次に半導体基板表面を熱酸化して薄いゲート酸化膜
７を形成することになる。
【００３２】次に、基板上全面に、第２のポリシリコン
膜８をＣＶＤ法により形成する。ここでこのポリシリコ
ン膜厚は５００ｎｍに設定する。ここで成長する膜は第
１のポリシリコン膜４と同様、後の熱処理や、トランジ
スタの不純物導入工程に応じて不純物をドープしたポリ
シリコン、アモルファスシリコンなどでよい〔図２
（ａ）〕。
膜８をＣＶＤ法により形成する。ここでこのポリシリコ
ン膜厚は５００ｎｍに設定する。ここで成長する膜は第
１のポリシリコン膜４と同様、後の熱処理や、トランジ
スタの不純物導入工程に応じて不純物をドープしたポリ
シリコン、アモルファスシリコンなどでよい〔図２
（ａ）〕。
【００３３】次に、化学的機械研磨法により第２のポリ
シリコン膜８を研磨し平坦化する。この化学的機械研磨
で、保護絶縁膜６はエッチングストッパ膜であり選択的
第１のポリシリコン膜４ａの研磨によるエッチングを防
止するようになる。この第２のポリシリコン膜８の化学
的研磨により選択的第２のポリシリコン膜８ａが形成さ
れる。ここで、この選択的第２のポリシリコン膜８ａの
膜厚は選択的第１のポリシリコン膜４ａの膜厚とほぼ同
じになる。この選択的第２のポリシリコン膜８ａが選択
的第２の導電層に相当するようになる〔図２（ｂ）〕。
そして、この化学的機械研磨の工程後、保護絶縁膜６を
フッ酸水溶液等のウェットエッチングで除去する。
シリコン膜８を研磨し平坦化する。この化学的機械研磨
で、保護絶縁膜６はエッチングストッパ膜であり選択的
第１のポリシリコン膜４ａの研磨によるエッチングを防
止するようになる。この第２のポリシリコン膜８の化学
的研磨により選択的第２のポリシリコン膜８ａが形成さ
れる。ここで、この選択的第２のポリシリコン膜８ａの
膜厚は選択的第１のポリシリコン膜４ａの膜厚とほぼ同
じになる。この選択的第２のポリシリコン膜８ａが選択
的第２の導電層に相当するようになる〔図２（ｂ）〕。
そして、この化学的機械研磨の工程後、保護絶縁膜６を
フッ酸水溶液等のウェットエッチングで除去する。
【００３４】次に、フォトリソグラフィ技術により、高
耐圧のＭＯＳトランジスタ形成領域１Ａ、低耐圧のＭＯ
Ｓトランジスタ形成領域１Ｂ上の選択的第１のポリシリ
コン膜４ａ、選択的第２のポリシリコン膜８ａを同時に
パターニングし、高耐圧のＭＯＳトランジスタのゲート
電極９および低耐圧のＭＯＳトランジスタのゲート電極
９ａを同時に形成する〔図２（ｃ）〕。
耐圧のＭＯＳトランジスタ形成領域１Ａ、低耐圧のＭＯ
Ｓトランジスタ形成領域１Ｂ上の選択的第１のポリシリ
コン膜４ａ、選択的第２のポリシリコン膜８ａを同時に
パターニングし、高耐圧のＭＯＳトランジスタのゲート
電極９および低耐圧のＭＯＳトランジスタのゲート電極
９ａを同時に形成する〔図２（ｃ）〕。
【００３５】次に、従来の技術と同様に、高耐圧のＭＯ
Ｓトランジスタおよび低耐圧のＭＯＳトランジスタのソ
ース・ドレイン拡散領域１０を形成する。ここで必要に
応じて両トランジスタのソース・ドレイン拡散領域１０
を同時にイオン注入で形成してもよいし、フォトリソグ
ラフィ技術により片側のトランジスタをマスクしイオン
注入することにより個別にソース・ドレイン拡散層を形
成してもよい。
Ｓトランジスタおよび低耐圧のＭＯＳトランジスタのソ
ース・ドレイン拡散領域１０を形成する。ここで必要に
応じて両トランジスタのソース・ドレイン拡散領域１０
を同時にイオン注入で形成してもよいし、フォトリソグ
ラフィ技術により片側のトランジスタをマスクしイオン
注入することにより個別にソース・ドレイン拡散層を形
成してもよい。
【００３６】次に、ＢＰＳＧ膜（ボロンガラスとリンガ
ラスとを含有するシリコン酸化膜）で層間絶縁膜１１を
８００〜１０００ｎｍ膜厚に形成し、コンタクトホール
を開口した後にソース・ドレイン電極１２を形成するこ
とにより複数種のゲート絶縁膜を有するＭＯＳトランジ
スタが形成される。この場合は、ゲート絶縁膜の材質は
共に同一のシリコン酸化膜である。
ラスとを含有するシリコン酸化膜）で層間絶縁膜１１を
８００〜１０００ｎｍ膜厚に形成し、コンタクトホール
を開口した後にソース・ドレイン電極１２を形成するこ
とにより複数種のゲート絶縁膜を有するＭＯＳトランジ
スタが形成される。この場合は、ゲート絶縁膜の材質は
共に同一のシリコン酸化膜である。
【００３７】このようにして、半導体基板１表面の素子
分離絶縁膜２で区画される領域に、厚いゲート酸化膜３
を第１のゲート絶縁膜とし、薄いゲート酸化膜７を第２
のゲート絶縁膜とする２種類のＭＯＳトランジスタが形
成される〔図２（ｄ）〕。
分離絶縁膜２で区画される領域に、厚いゲート酸化膜３
を第１のゲート絶縁膜とし、薄いゲート酸化膜７を第２
のゲート絶縁膜とする２種類のＭＯＳトランジスタが形
成される〔図２（ｄ）〕。
【００３８】以上のような半導体装置の製造方法では、
複数種のゲート絶縁膜を同一の半導体基板に形成して
も、ゲート絶縁膜の汚染あるいは汚染不純物などによる
膜質劣化は生じない。
複数種のゲート絶縁膜を同一の半導体基板に形成して
も、ゲート絶縁膜の汚染あるいは汚染不純物などによる
膜質劣化は生じない。
【００３９】また、複数種のゲート絶縁膜を同一半導体
基板に形成しても高精度なゲート電極のパターニング工
程は１回であり、半導体装置の製造工程が複雑になり歩
留りが低下するようなことは無い。
基板に形成しても高精度なゲート電極のパターニング工
程は１回であり、半導体装置の製造工程が複雑になり歩
留りが低下するようなことは無い。
【００４０】次に、本発明の第２の実施の形態を図３と
図４基づいて説明する。ここで、図３および図４は本発
明の半導体装置の製造方法をその工程順に示した断面図
である。ここで、第１の実施の形態と同一のものは同一
の符号で示される。
図４基づいて説明する。ここで、図３および図４は本発
明の半導体装置の製造方法をその工程順に示した断面図
である。ここで、第１の実施の形態と同一のものは同一
の符号で示される。
【００４１】図３（ａ）に示す工程までは第１の実施の
形態とほぼ同じようにして形成される。但しこの場合
は、半導体基板１表面に薄いゲート酸化膜７を形成し、
レジストマスク５をマスクにした第１のポリシリコン膜
の反応性イオンエッチングを行う。ここで、薄いゲート
絶縁膜７は膜厚９ｎｍ程度のシリコン酸化膜である。そ
して、この場合はこの薄いゲート絶縁膜７を第１のゲー
ト絶縁膜とする。このようにした後、低耐圧のＭＯＳト
ランジスタ形成領域は選択的第１のポリシリコン膜４ａ
で覆われ、高耐圧のＭＯＳトランジスタ形成領域１Ａ領
域は半導体基板１表面が露出される〔図３（ａ）〕。
形態とほぼ同じようにして形成される。但しこの場合
は、半導体基板１表面に薄いゲート酸化膜７を形成し、
レジストマスク５をマスクにした第１のポリシリコン膜
の反応性イオンエッチングを行う。ここで、薄いゲート
絶縁膜７は膜厚９ｎｍ程度のシリコン酸化膜である。そ
して、この場合はこの薄いゲート絶縁膜７を第１のゲー
ト絶縁膜とする。このようにした後、低耐圧のＭＯＳト
ランジスタ形成領域は選択的第１のポリシリコン膜４ａ
で覆われ、高耐圧のＭＯＳトランジスタ形成領域１Ａ領
域は半導体基板１表面が露出される〔図３（ａ）〕。
【００４２】次に、レジストマスク５をアッシング等の
手段により除去した後、希フッ酸水溶液での処理を行
う。次いで全面を熱酸化する。この熱酸化で第１の絶縁
膜１３を高耐圧のＭＯＳトランジスタ形成領域１Ａに形
成する。この第１の絶縁膜１３は膜厚６ｎｍ程度のシリ
コン酸化膜である。同時に、選択的第１のポリシリコン
膜４ａの表面に側面酸化膜１４を形成する。ここで、こ
の側面酸化膜１４もシリコン酸化膜である〔図３
（ｂ）〕。
手段により除去した後、希フッ酸水溶液での処理を行
う。次いで全面を熱酸化する。この熱酸化で第１の絶縁
膜１３を高耐圧のＭＯＳトランジスタ形成領域１Ａに形
成する。この第１の絶縁膜１３は膜厚６ｎｍ程度のシリ
コン酸化膜である。同時に、選択的第１のポリシリコン
膜４ａの表面に側面酸化膜１４を形成する。ここで、こ
の側面酸化膜１４もシリコン酸化膜である〔図３
（ｂ）〕。
【００４３】次に、第１の絶縁膜１３および側面酸化膜
１４全面を被覆する第２の絶縁膜１５を形成する。ここ
で、第２の絶縁膜１５はＣＶＤ法で堆積される膜厚が５
ｎｍ程度のシリコンオキシナイトライド膜である〔図３
（ｃ）〕。
１４全面を被覆する第２の絶縁膜１５を形成する。ここ
で、第２の絶縁膜１５はＣＶＤ法で堆積される膜厚が５
ｎｍ程度のシリコンオキシナイトライド膜である〔図３
（ｃ）〕。
【００４４】次に、第１の実施の形態で説明したのと同
様に、膜厚が５００ｎｍ程度の第２のポリシリコン膜８
をＣＶＤ法により形成する。そして、化学的機械研磨法
によりこの第２のポリシリコン膜８を研磨し平坦化す
る。ここで、側面酸化膜１４上の第２の絶縁膜１５は、
研磨時のエッチングストッパ膜として機能する。
様に、膜厚が５００ｎｍ程度の第２のポリシリコン膜８
をＣＶＤ法により形成する。そして、化学的機械研磨法
によりこの第２のポリシリコン膜８を研磨し平坦化す
る。ここで、側面酸化膜１４上の第２の絶縁膜１５は、
研磨時のエッチングストッパ膜として機能する。
【００４５】以上のようにして、第１の絶縁膜１３と第
２の絶縁膜１５で構成される第２のゲート絶縁膜上に選
択的第２のポリシリコン膜８ａを形成するようになる
〔図３（ｄ）〕。
２の絶縁膜１５で構成される第２のゲート絶縁膜上に選
択的第２のポリシリコン膜８ａを形成するようになる
〔図３（ｄ）〕。
【００４６】次に、フォトリソグラフィ技術とドライエ
ッチング技術とで、半導体基板１表面の低耐圧のＭＯＳ
トランジスタ形成領域１Ｂ、高耐圧のＭＯＳトランジス
タ形成領域１Ａ上にそれぞれ形成された選択的第１のポ
リシリコン膜４ａ、選択的第２のポリシリコン膜８ａを
同時にパターニングする。この工程で、第２の絶縁膜１
５もエッチングされる。このようにして、低耐圧のＭＯ
Ｓトランジスタの薄いゲート酸化膜７上にゲート電極９
ａを、第１の絶縁膜１３と第２の絶縁膜１５との積層す
る絶縁膜で構成される第２のゲート絶縁膜上に高耐圧の
ＭＯＳトランジスタのゲート電極９を形成する〔図４
（ａ）〕。
ッチング技術とで、半導体基板１表面の低耐圧のＭＯＳ
トランジスタ形成領域１Ｂ、高耐圧のＭＯＳトランジス
タ形成領域１Ａ上にそれぞれ形成された選択的第１のポ
リシリコン膜４ａ、選択的第２のポリシリコン膜８ａを
同時にパターニングする。この工程で、第２の絶縁膜１
５もエッチングされる。このようにして、低耐圧のＭＯ
Ｓトランジスタの薄いゲート酸化膜７上にゲート電極９
ａを、第１の絶縁膜１３と第２の絶縁膜１５との積層す
る絶縁膜で構成される第２のゲート絶縁膜上に高耐圧の
ＭＯＳトランジスタのゲート電極９を形成する〔図４
（ａ）〕。
【００４７】次に、第１の実施の形態と同様に、高耐圧
のＭＯＳトランジスタおよび低耐圧のＭＯＳトランジス
タのソース・ドレイン拡散領域１０を形成する。そし
て、ＢＰＳＧ膜で層間絶縁膜１１を８００〜１０００ｎ
ｍ膜厚に形成し、コンタクトホールを開口した後にソー
ス・ドレイン電極１２を形成することにより複数種のゲ
ート絶縁膜を有するＭＯＳトランジスタを形成する。
のＭＯＳトランジスタおよび低耐圧のＭＯＳトランジス
タのソース・ドレイン拡散領域１０を形成する。そし
て、ＢＰＳＧ膜で層間絶縁膜１１を８００〜１０００ｎ
ｍ膜厚に形成し、コンタクトホールを開口した後にソー
ス・ドレイン電極１２を形成することにより複数種のゲ
ート絶縁膜を有するＭＯＳトランジスタを形成する。
【００４８】このようにして、半導体基板１表面の素子
分離絶縁膜２で区画される領域に、薄いゲート酸化膜７
を第１のゲート絶縁膜とし、第１の絶縁膜１３と第２の
絶縁膜１５で構成される積層した絶縁膜を第２のゲート
絶縁膜とする２種類のＭＯＳトランジスタが形成される
ようになる〔図４（ｂ）〕。
分離絶縁膜２で区画される領域に、薄いゲート酸化膜７
を第１のゲート絶縁膜とし、第１の絶縁膜１３と第２の
絶縁膜１５で構成される積層した絶縁膜を第２のゲート
絶縁膜とする２種類のＭＯＳトランジスタが形成される
ようになる〔図４（ｂ）〕。
【００４９】この第２の実施の形態での効果は、第１の
実施の形態と同じである。さらに、この場合には、第１
のゲート絶縁膜と第２のゲート絶縁膜とでその材質が異
なる。このために、高耐圧のＭＯＳトランジスタ形成領
域のゲート絶縁膜の膜厚が厚くなっても、このＭＯＳト
ランジスタ能力を向上させることが容易となる。例え
ば、第２の実施の形態のように、第２のゲート絶縁膜の
誘電率を第１のゲート絶縁膜のそれより大きくすればよ
いからである。
実施の形態と同じである。さらに、この場合には、第１
のゲート絶縁膜と第２のゲート絶縁膜とでその材質が異
なる。このために、高耐圧のＭＯＳトランジスタ形成領
域のゲート絶縁膜の膜厚が厚くなっても、このＭＯＳト
ランジスタ能力を向上させることが容易となる。例え
ば、第２の実施の形態のように、第２のゲート絶縁膜の
誘電率を第１のゲート絶縁膜のそれより大きくすればよ
いからである。
【００５０】以上の実施の形態では、第１の導電膜およ
び第２の導電膜がポリシリコン膜である場合について説
明した。本発明はこれに限定されることなく、高融点金
属のポリサイド膜でも同様に形成できることに言及して
おく。
び第２の導電膜がポリシリコン膜である場合について説
明した。本発明はこれに限定されることなく、高融点金
属のポリサイド膜でも同様に形成できることに言及して
おく。
【００５１】また、本発明はＮチャネルまたはＰチャネ
ルのＭＯＳトランジスタでも、あるいはＣＭＯＳトラン
ジスタ構造でも同様に適用できる。
ルのＭＯＳトランジスタでも、あるいはＣＭＯＳトラン
ジスタ構造でも同様に適用できる。
【００５２】
【発明の効果】以上に説明した本発明の半導体装置の製
造方法では、複数種のゲート絶縁膜はそれぞれ別の熱酸
化あるいは絶縁膜の成膜工程で形成され、これらのゲー
ト絶縁膜の形成直後にゲート電極材料で覆われるように
なる。
造方法では、複数種のゲート絶縁膜はそれぞれ別の熱酸
化あるいは絶縁膜の成膜工程で形成され、これらのゲー
ト絶縁膜の形成直後にゲート電極材料で覆われるように
なる。
【００５３】このため、複数種のゲート絶縁膜を同一の
半導体基板に形成しても、従来の技術にみられるような
ゲート絶縁膜の汚染、あるいは汚染不純物などによる膜
質劣化は生じなくなる。
半導体基板に形成しても、従来の技術にみられるような
ゲート絶縁膜の汚染、あるいは汚染不純物などによる膜
質劣化は生じなくなる。
【００５４】また、本発明の半導体装置の製造方法で
は、複数種のゲート絶縁膜上のゲート電極材料は化学的
機械研磨法によりを平坦化され、ゲート電極材料の膜厚
はほぼ等しくなるように形成されるようになる。
は、複数種のゲート絶縁膜上のゲート電極材料は化学的
機械研磨法によりを平坦化され、ゲート電極材料の膜厚
はほぼ等しくなるように形成されるようになる。
【００５５】このために、複数種のゲート絶縁膜を同一
半導体基板に形成しても高精度なゲート電極のパターニ
ング工程は１回でよくなり、従来の技術でみられるよう
な半導体装置の製造工程が複雑になり歩留りが低下する
ようなことは無くなる。
半導体基板に形成しても高精度なゲート電極のパターニ
ング工程は１回でよくなり、従来の技術でみられるよう
な半導体装置の製造工程が複雑になり歩留りが低下する
ようなことは無くなる。
【００５６】このようにして本発明は、製造工程を増加
させることなく、また歩留り、信頼性の低下を生ずるこ
となく、容易に複数種のゲート絶縁膜を有するＭＯＳト
ランジスタを同一半導体基板上に形成できるようにす
る。
させることなく、また歩留り、信頼性の低下を生ずるこ
となく、容易に複数種のゲート絶縁膜を有するＭＯＳト
ランジスタを同一半導体基板上に形成できるようにす
る。
【００５７】また、本発明は多機能を有する半導体装置
の製造を容易にするようになる。
の製造を容易にするようになる。
【図１】本発明の第１の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図２】本発明の第１の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図３】本発明の第２の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図４】本発明の第２の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図５】第１の従来例を説明するための製造工程順の断
面図である。
面図である。
【図６】第２の従来例を説明するための製造工程順の断
面図である。
面図である。
１，１０１，１１１ 半導体基板 １Ａ，１０１Ａ，１１１Ａ 高耐圧のＭＯＳトランジ
スタ形成領域 １Ｂ，１０１Ｂ，１１１Ｂ 低耐圧のＭＯＳトランジ
スタ形成領域 ２，１０２，１１２ 素子分離絶縁膜 ３ 厚いゲート酸化膜 ４ 第１のポリシリコン膜 ４ａ 選択的第１のポリシリコン膜 ５，１０４ レジストマスク ６ 保護絶縁膜 ７ 薄いゲート酸化膜 ８ 第２のポリシリコン膜 ８ａ 選択的第２のポリシリコン膜 ９，９ａ，１０７ ゲート電極 １０，１０８ ソース・ドレイン拡散領域 １１，１０９ 層間絶縁膜 １２，１１０ ソース・ドレイン電極 １３ 第１の絶縁膜 １４，１１６ 側面酸化膜 １５ 第２の絶縁膜 １０３ 第０のゲート酸化膜 １０５，１１３ 第１のゲート酸化膜 １０６，１１５ 第２のゲート酸化膜 １１４ 第１のゲート電極 １１７ 第２のゲート電極
スタ形成領域 １Ｂ，１０１Ｂ，１１１Ｂ 低耐圧のＭＯＳトランジ
スタ形成領域 ２，１０２，１１２ 素子分離絶縁膜 ３ 厚いゲート酸化膜 ４ 第１のポリシリコン膜 ４ａ 選択的第１のポリシリコン膜 ５，１０４ レジストマスク ６ 保護絶縁膜 ７ 薄いゲート酸化膜 ８ 第２のポリシリコン膜 ８ａ 選択的第２のポリシリコン膜 ９，９ａ，１０７ ゲート電極 １０，１０８ ソース・ドレイン拡散領域 １１，１０９ 層間絶縁膜 １２，１１０ ソース・ドレイン電極 １３ 第１の絶縁膜 １４，１１６ 側面酸化膜 １５ 第２の絶縁膜 １０３ 第０のゲート酸化膜 １０５，１１３ 第１のゲート酸化膜 １０６，１１５ 第２のゲート酸化膜 １１４ 第１のゲート電極 １１７ 第２のゲート電極
Claims (6)
- 【請求項１】 一導電型の半導体基板の表面に選択的に
素子分離絶縁膜を設けて高耐圧絶縁ゲート電界効果トラ
ンジスタ用の第１の素子形成領域と低耐圧絶縁ゲート電
界効果トランジスタ用の第２の素子形成領域とを区画
し、前記第１及び第２の素子形成領域の表面に第１のゲ
ート絶縁膜を形成する工程と、前記第１のゲート絶縁膜
を含む表面に第１の導電膜を堆積しパターニングして前
記第１の素子形成領域に選択的第１の導電層を形成する
工程と、前記選択的第１の導電層の表面に保護絶縁膜を
形成し、さらに前記第２の素子形成領域の前記第１のゲ
ート絶縁膜を除去した後、前記第２の素子形成領域の表
面に第２のゲート絶縁膜を形成する工程と、前記保護絶
縁膜及び前記第２のゲート絶縁膜を含む表面に第２の導
電膜を堆積し、前記第２の導電膜を化学的機械研磨し前
記第２の素子形成領域にのみに選択的第２の導電層を形
成する工程と、前記選択的第１の導電層と選択的第２の
導電層とをエッチングして第１及び第２の素子形成領域
にゲート電極を形成し、前記ゲート電極にセルフアライ
ンに逆導電型の拡散層を形成して前記第１の素子形成領
域に高耐圧絶縁ゲート電界効果トランジスタを、前記第
２の素子形成領域に低耐圧絶縁ゲート電界効果トランジ
スタを形成する工程と、を含むことを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記第１のゲート絶縁膜と第２のゲート
絶縁膜とが同一の絶縁材料で形成され、前記第１のゲー
ト絶縁膜の膜厚が前記第２のゲート絶縁膜の膜厚より厚
くなるように形成されていることを特徴とする請求項１
記載の半導体装置に製造方法。 - 【請求項３】 前記素子分離絶縁膜が半導体基板の表面
に設けられた凹部に埋め込まれて形成されていることを
特徴とする請求項１又は請求項２記載の半導体装置の製
造方法。 - 【請求項４】 前記第１の導電膜が多結晶シリコン膜で
あり前記保護絶縁膜がシリコン酸化膜あるいはシリコン
窒化膜であることを特徴とする請求項１、請求項２又は
請求項３記載の半導体装置の製造方法。 - 【請求項５】 一導電型の半導体基板の表面に選択的に
素子分離絶縁膜を設けて低耐圧絶縁ゲート電界効果トラ
ンジスタ用の第１の素子形成領域と高耐圧絶縁ゲート電
界効果トランジスタ用の第２の素子形成領域とを区画
し、前記第１及び第２の素子形成領域の表面に第１のゲ
ート絶縁膜を形成する工程と、前記第１のゲート絶縁膜
を含む表面に第１の導電膜を堆積しパターニングして前
記第１の素子形成領域に選択的第１の導電層を形成する
工程と、前記選択的第１の導電層をマスクにし前記第２
の素子形成領域の前記第１のゲート絶縁膜を除去した
後、全面を熱酸化し前記第２の素子形成領域の表面に第
１の絶縁膜を形成しさらに全面に第２の絶縁膜を形成し
前記第１の絶縁膜と第２の絶縁膜の積層する絶縁膜で第
２のゲート絶縁膜を形成する工程と、前記第２の絶縁膜
を含む表面に第２の導電膜を堆積し、前記第２の導電膜
を化学的機械研磨し前記第２の素子形成領域にのみに選
択的第２の導電層を形成する工程と、前記選択的第１の
導電層と選択的第２の導電層とをエッチングして第１及
び第２の素子形成領域にゲート電極を形成し、前記ゲー
ト電極にセルフアラインに逆導電型の拡散層を形成して
前記第１の素子形成領域に低耐圧絶縁ゲート電界効果ト
ランジスタを、前記第２の素子形成領域に高耐圧絶縁ゲ
ート電界効果トランジスタを形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第１の絶縁膜がシリコン酸化膜であ
り、前記第２の絶縁膜がシリコンオキシナイトライド膜
であることを特徴とする請求項５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317602A JPH10163337A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317602A JPH10163337A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163337A true JPH10163337A (ja) | 1998-06-19 |
Family
ID=18090044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317602A Pending JPH10163337A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163337A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010015288A (ko) * | 1999-07-22 | 2001-02-26 | 포만 제프리 엘 | 폴리실리콘 마스크와 화학적 기계적 폴리싱(ｃｍｐ)평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트유전체를 제조하기 위한 방법 |
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-
1996
- 1996-11-28 JP JP8317602A patent/JPH10163337A/ja active Pending
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