JP2006024859A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 ゲート絶縁膜に生じるリーク電流を抑制でき、高いトランジスタ特性を維持したまましきい値電圧の制御を個々のトランジスタごとに実行することができる相補型MISFETを提供することである。
【解決手段】 相補型のトランジスタのうちのn型トランジスタのゲート絶縁膜8とp型トランジスタのゲート絶縁膜9との対比において、膜厚および組成のうち少なくともいずれか一方が異なる。それにより、ゲート絶縁膜のしきい値電圧が個々のトランジスタごとに異なる。
【選択図】 図1
【解決手段】 相補型のトランジスタのうちのn型トランジスタのゲート絶縁膜8とp型トランジスタのゲート絶縁膜9との対比において、膜厚および組成のうち少なくともいずれか一方が異なる。それにより、ゲート絶縁膜のしきい値電圧が個々のトランジスタごとに異なる。
【選択図】 図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、第1導電型のトランジスタと第1導電型とは異なる第2導電型のトランジスタとを有する相補型のトランジスタを備えた半導体装置およびその製造方法に関するものである。
従来より、MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)を用いた相補型(Complementary)トランジスタの平面的な面積を小さくすることが試みられている。そのため、各トランジスタの単位面積当たりのゲート絶縁膜の容量を増加させる必要がある。したがって、ゲート絶縁膜の膜厚をより小さくする必要がある。従来の相補型MISFETのゲート絶縁膜には、シリコン酸化膜または酸窒化膜が用いられる。そのため、ゲート絶縁膜の膜厚が3nm以下になる場合には、量子力学的トンネル効果によって、ゲート電極とソース/ドレイン領域との間またはゲート電極と半導体基板との間に大きなリーク電流が生じる。その結果、このようなMISFETが用いられた半導体装置は、使用されていない期間における消費電力が非常に大きなものとなってしまうという問題を有している。
前述のゲート絶縁膜に生じるリーク電流の発生を抑制する手法としては、ゲート絶縁膜を高誘電率材料で形成することによって、より大きな膜厚のゲート絶縁膜を用いて小さな膜厚のゲート絶縁膜の容量と実効的に等価な容量を得る手法が考えられる。
一方、前述のような高誘電率材料をゲート絶縁膜に用いた相補型MISFETにおいては、ゲート電極とゲート絶縁膜を構成する高誘電率材料との間の界面に界面準位が形成される。そのため、フェルミ準位が界面準位に一致し固定されてしまう。その結果、相補型のトランジスタを構成する2つのトランジスタのゲート絶縁膜が同一の材質および同一の膜厚で形成されている従来の半導体装置においては、トランジスタのしきい値電圧を個々のトランジスタごとに異ならせることができないという問題が生じる。たとえば、Al2O3を用いたn型のMISFETおよびHfSixOyなどのHf系酸化物を用いたp型のMISFETにおいては、前述のようなしきい値電圧を各トランジスタごとに異ならせることができないという問題が生じる。
特開2002−334939号公報
特開2004−31691号公報
前述のような問題を解決する手法としては、多結晶シリコン膜を用いないで、ゲート絶縁膜上に直接金属膜を形成することによってゲート電極を形成する手法が考えられる。しかしながら、このような手法の場合には、MISFETの高い性能を維持しながらしきい値電圧を各トランジスタごとに異ならせるために、n型のMISFETのゲート電極およびp型のMISFETのゲート電極を、異なる仕事関数を有する複数種類の金属を用いて別個独立の工程において形成する必要が生じる。その結果、相補型MISFETの製造工程が非常に複雑化するという問題が生じる。
本発明は、上述のような問題に鑑みてなされたものであり、その一の目的は、ゲート絶縁膜において生じるリーク電流の発生を抑制するとともに、MISFETの高い性能を維持しながら各トランジスタごとに独立にしきい値電圧を制御することができる相補型MISFETを提供することであり、他の目的は、前述の相補型MISFETを容易に製造することができる製造方法を提供することである。
本発明の半導体装置は、相補型トランジスタを備えている。その相補型トランジスタは、第1導電型のチャネル領域が形成される第1導電型トランジスタと、第1導電型とは異なる第2導電型のチャネル領域が形成される第2導電型トランジスタとを含んでいる。第1導電型トランジスタは、第2導電型の不純物領域の上に形成された第1ゲート絶縁膜と、第1ゲート絶縁膜の上に形成され、第1導電型の不純物を含む多結晶シリコン膜を有する第1ゲート電極とを含んでいる。また、第2導電型トランジスタは、第1導電型の不純物領域の上に形成された第2ゲート絶縁膜と、第2ゲート絶縁膜の上に形成され、第2導電型の不純物を含む多結晶シリコン膜を有する第2ゲート電極とを含んでいる。さらに、第1ゲート絶縁膜と第2ゲート絶縁膜とは材質および膜厚のうち少なくともいずれか一方が互いに異なる。
上記の構成によれば、第1導電型トランジスタおよび第2導電型トランジスタのそれぞれのしきい値電圧の値を、双方のトランジスタのそれぞれの目標値に近づけることが容易になる。その結果、後述する半導体装置の製造方法を用いれば、双方のトランジスタのそれぞれのゲート電極とソース/ドレイン領域との間を流れるリーク電流の発生を抑制することができ、かつ、高い駆動能力を発揮することができる相補型トランジスタを、従来の技術と比較して容易に形成することができる。
前述の半導体装置においては、第1ゲート絶縁膜および第2ゲート絶縁膜のうち少なくともいずれか一方が材質の異なる複数の膜が積層された構造を有し、第1ゲート絶縁膜として機能する膜の数と第2ゲート絶縁膜として機能する膜の数とが異なるものであってもよい。
前述の半導体装置はSOI基板に形成されていれば、基板の寄生容量が低減されるとともに、基板バイアス効果が低減されるという特徴を有効に利用して、半導体装置の消費電力を低減することができる。
なお、第1ゲート絶縁膜および第2ゲート絶縁膜のうち少なくともいずれか一方が高誘電体材料を含んでいることが望ましい。
本発明の一の局面の半導体装置の製造方法においては、まず、第1導電型の不純物領域および第1導電型とは異なる第2導電型の不純物領域を有する半導体基板が準備される。次に、第1導電型の不純物領域および第2導電型の不純物領域を覆うように第1絶縁膜が形成される。その後、第1絶縁膜の上に第1多結晶シリコン膜が形成される。第1導電型の不純物領域の上方の第1絶縁膜および第1多結晶シリコン膜が除去され、第1導電型の不純物領域が露出する。次に、露出した第1導電型の不純物領域の表面、ならびに、第2導電型の不純物領域の上方に残存する第1絶縁膜および第1多結晶シリコン膜を覆うように、第2絶縁膜が形成される。その後、第2絶縁膜の上に第2多結晶シリコン膜が形成される。次に、第2多結晶シリコン膜および第2絶縁膜が化学機械研磨されることにより、第2導電型の不純物領域の上方に残存する第1多結晶シリコン膜、および、第1多結晶シリコン膜と第2多結晶シリコン膜とに挟まれた第2絶縁膜が露出する。次に、第1多結晶シリコン膜、第2多結晶シリコン膜、および第2絶縁膜の上に第3多結晶シリコン膜が形成される。次に、第3多結晶シリコン膜、第1多結晶シリコン膜、第2多結晶シリコン膜、第1絶縁膜、および第2絶縁膜のそれぞれが所定のパターンにエッチングされる。それにより、第2導電型の不純物領域および第1導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極が形成される。
上記の製造方法によれば、従来の相補型トランジスタを有する半導体装置の製造方法に比較して、前述の半導体装置を容易に製造することが可能になる。また、化学機械研磨工程の後で、ゲート電極となる多結晶シリコン膜の膜厚を調整することが可能となる。
なお、第2導電型の不純物領域上には第1ゲート絶縁膜が形成され、第1導電型の不純物領域上には第2ゲート絶縁膜が形成され、第1ゲート絶縁膜および第2ゲート絶縁膜のうち少なくともいずれか一方が高誘電体材料を含んでいることが望ましい。
また、一の局面の半導体装置の製造方法においては、化学機械研磨の後、第1多結晶シリコン膜、第2多結晶シリコン膜、および第2絶縁膜がエッチバックされることが望ましい。
本発明の他の局面の半導体装置の製造方法においては、まず、第1導電型の不純物領域および第2導電型の不純物領域を有する半導体基板が準備される。次に、第1導電型の不純物領域および第2導電型の不純物領域を覆うように第1絶縁膜が形成される。その後、第1導電型の不純物領域の上方の第1絶縁膜が除去され、第1導電型の不純物領域が露出する。次に、露出された第1導電型の不純物領域の表面、および、第2導電型の不純物領域の上に残存する第1絶縁膜を覆うように、第2絶縁膜が形成される。次に、第2絶縁膜の上に多結晶シリコン膜が形成される。その後、多結晶シリコン膜、第1絶縁膜、および第2絶縁膜のそれぞれが所定のパターンにエッチングされる。それにより、第2導電型の不純物領域および第1導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極が形成される。
上記の製法によれば、前述の一の局面の半導体装置の製造方法と同様に、前述の半導体装置を容易に製造することができ、かつ、前述の一の局面の半導体装置の製造方法に比較して、化学機械研磨工程が実行されないため、さらに半導体装置を製造工程を簡略化することが可能となる。
また、他の局面の半導体装置の製造方法においては、第2導電型の不純物領域上には第1ゲート絶縁膜が形成され、第1導電型の不純物領域上には第2ゲート絶縁膜が形成され、第1ゲート絶縁膜に与えられる熱履歴と第2ゲート絶縁膜に与えられる熱履歴とが異なることが望ましい。
以下、図に基づいて本発明の実施の形態の半導体装置およびその製造方法を説明する。
実施の形態.1
図1を用いて、実施の形態1の相補型MISFETを有する半導体装置の構造を説明する。
図1を用いて、実施の形態1の相補型MISFETを有する半導体装置の構造を説明する。
本実施の形態の半導体装置は、シリコン基板1には素子形成領域同士を互いに分離する素子分離絶縁膜20が設けられている。素子分離絶縁膜20を境にして一方の素子形成領域にはp型ウェル領域2が形成されている。また、素子分離絶縁膜20を境にして他方の素子形成領域にはn型ウェル領域3が形成されている。
p型ウェル領域2においては、シリコン基板1の主表面から所定の深さにかけてソース/ドレイン領域4が形成されている。ソース/ドレイン領域4には、n+型の不純物が含まれている。ソース/ドレイン領域4の表面部には、高融点金属シリサイド層6が形成されている。また、ソース/ドレイン領域4によって挟まれるチャネル領域の上にはゲート絶縁膜8が形成されている。ゲート絶縁膜8の上にはゲート電極を構成する多結晶シリコン膜10が形成されている。多結晶シリコン膜10の表面部には高融点金属シリサイド層12が形成されている。また、シリコン基板1の主表面上であって、ゲート絶縁膜8、多結晶シリコン膜10、および高融点金属シリサイド層12の両側面のそれぞれには、サイドウォール絶縁膜14が形成されている。なお、多結晶シリコン膜10には、n+型ソース/ドレイン領域4に含まれている不純物と同一の導電型のn+型の不純物が含まれている。
また、n型ウェル領域3の主表面から所定の深さにかけてp+型のソース/ドレイン領域5が形成されている。ソース/ドレイン領域5には、p+型の不純物が含まれている。ソース/ドレイン領域5の表面部には高融点金属シリサイド層7が形成されている。p+型ソース/ドレイン領域5によって挟まれたチャネル領域の上にはゲート絶縁膜9が形成されている。ゲート絶縁膜9の上にはp+型の不純物を含む多結晶シリコン膜11が形成されている。多結晶シリコン膜11の上には高融点金属シリサイド層13が形成されている。また、シリコン基板1の主表面上であって、ゲート絶縁膜9、p+型多結晶シリコン膜11、および高融点金属シリサイド層13の両側面のそれぞれには、サイドウォール絶縁膜15が形成されている。なお、多結晶シリコン膜11には、ソース/ドレイン領域5に含まれている不純物と同一の導電型のp+型の不純物が含まれている。
また、ゲート絶縁膜8とゲート絶縁膜9とは異なる材質の材料によって形成されている。本実施の形態においては、ゲート絶縁膜8およびゲート絶縁膜9のそれぞれの材料は、SiO2もしくはSiOxNyからなる誘電体材料、Si3N4、Al2O3、ZrO2、HfO2、Y2O3、La2O3、TiO2、もしくはPrOxからなる高誘電体材料、または、前述の高誘電体材料を成分とし、SiまたはN等の添加物を有する高誘電体材料、たとえば、HfSixOyNzを有している。なお、ゲート絶縁膜は、前述の材料のうちの1のみが用いられた単層構造の膜であってもよいが、前述の材料のうちから選択された1または2以上の材料が複数積層された積層構造の膜であってもよい。ただし、相補型MISFETのうち少なくともいずれか一方のトランジスタのゲート絶縁膜は、SiO2またはSiOxNyではなく、高誘電率材料からなるものとする。また、高融点金属シリサイドはCoSixまたはNiSixからなるものとする。
上記の本実施の形態の半導体装置においては、前述のように、ゲート絶縁膜8とゲート絶縁膜9とが異なる材質の材料により構成されている。したがって、n+型多結晶シリコン膜10とゲート絶縁膜8との界面の整合性を良好にすることができる材料をゲート絶縁膜8の材料として選択し、かつ、p+型多結晶シリコン膜11とゲート絶縁膜9との界面の整合性を良好にすることができる材料をゲート絶縁膜9の材料として選択することができる。つまり、n型トランジスタのゲート絶縁膜とゲート電極を構成する多結晶シリコン膜との界面の整合性およびp型トランジスタのゲート絶縁膜とゲート電極を構成する多結晶シリコン膜との界面の整合性の双方を良好にすることができる。
そのため、n型トランジスタおよびp型トランジスタのそれぞれのしきい値電圧の値を、双方のトランジスタのそれぞれの目標値に近づけることが容易になる。その結果、後述する実施の形態の半導体装置の製造方法を用いれば、ゲート電極とソース/ドレイン領域との間に流れるリーク電流の発生を抑制することができ、かつ、高い駆動能力を発揮することができる相補型MISFETを、従来の技術と比較して容易に形成することができる。
なお、上記の実施の形態においては、ゲート絶縁膜8の材質とゲート絶縁膜9の材質とが異なっている相補型トランジスタの一例として、ゲート絶縁膜8の組成とゲート絶縁膜9の組成とが異なるものが示されている。しかしながら、ゲート絶縁膜8の組成とゲート絶縁膜9の組成とは同一であってもよい。この場合においては、たとえば、結晶構造の相違または製造方法の相違に起因して、ゲート絶縁膜8の電気的特性とゲート絶縁膜9の電気的特性とが異なっていれば、n型トランジスタのしきい値電圧とp型トランジスタのしきい値電圧とを別個に設定することができる。このような構造の相補型トランジスタであっても、前述の実施の形態の相補型トランジスタによって得られる効果と同様の効果を得ることができる。
実施の形態.2
次に、図2を用いて本実施の形態の相補型MISFETを有する半導体装置の構造を説明する。
次に、図2を用いて本実施の形態の相補型MISFETを有する半導体装置の構造を説明する。
図2に示すように、本実施の形態の半導体装置は、図1に示す実施の形態1の半導体装置の構造とほぼ同様である。ただし、本実施の形態の半導体装置の構造は、実施の形態1の半導体装置の構造と比較して、その基板の構造が異なる。本実施の形態の半導体装置は、シリコン基板50と、シリコン基板50の上に設けられた埋込酸化膜60と、埋込酸化膜60の上に形成された素子分離絶縁膜20aと、素子分離絶縁膜20aの一方の側に形成されたp型ウェル領域2aと、素子分離絶縁膜20aの他方の側に形成されたn型ウェル領域3aとを備えている。
本実施の形態の半導体装置は、前述の異なる部分以外の構造は実施の形態1の半導体装置の構造と全く同様である。
本実施の形態の半導体装置によれば、実施の形態1の半導体装置より得られる効果に加えて、半導体基板がSOI(Silicon on Insulator)基板からなっているため、寄生容量を低減することができる効果および基板バイアス効果を低減し得る効果などの特徴を利用して、消費電力を低減することができる相補型MISFETを、比較的簡単なプロセスで製造することができる。
実施の形態.3
次に、実施の形態3の相補型MISFETを有する半導体装置の構造を図3を用いて説明する。
次に、実施の形態3の相補型MISFETを有する半導体装置の構造を図3を用いて説明する。
本実施の形態の半導体装置の構造は、実施の形態1の半導体装置の構造とほぼ同様である。本実施の形態の半導体装置は、ゲート絶縁膜8aの膜厚とゲート絶縁膜9aの膜厚とが異なることのみが実施の形態1の半導体装置と異なる。なお、ゲート絶縁膜8aの膜厚とゲート絶縁膜9aの膜厚とが異なっていれば、ゲート絶縁膜8aの材質とゲート絶縁膜9aの材質とが同一であってもよい。本実施の形態の半導体装置の構造は、前述の事項以外に関しては、実施の形態1の半導体装置の構造と全く同様である。
上記の本実施の形態の半導体装置の構造を採用すれば、次のような効果がある。
一般に、ゲート電極とソース/ドレイン電極との間のリーク電流は、p型トランジスタに比較してn型トランジスタの方が大きい。従来の相補型MISFETを有する半導体装置の製造方法においては、n型トランジスタのゲート絶縁膜とp型トランジスタのゲート絶縁膜とが同一の工程で同一の材料を用いて形成されるため、従来の相補型MISFETにおいては、p型トランジスタのゲート絶縁膜の膜厚は、n型トランジスタのゲート絶縁膜の膜厚と同一になる。つまり、p型トランジスタのゲート絶縁膜の膜厚は、n型トランジスタのゲート絶縁膜に要求される膜厚と同一になるため、必要以上に厚くなってしまう。その結果、相補型MISFETにおいては、p型トランジスタのゲート電極に形成される空乏層が過度に大きくなってしまう。したがって、n型トランジスタの駆動能力に比較して、p型トランジスタの駆動能力が低くなってしまう傾向がある。
しかしながら、本実施の形態の相補型MISFETを有する半導体装置の構造が採用されれば、n型トランジスタのゲート絶縁膜の膜厚よりもp型トランジスタのゲート絶縁膜の膜厚を小さくすることが可能になる。その結果、相補型MISFETを有する半導体装置において、n型トランジスタの駆動能力のみならず、p型トランジスタの駆動能力も向上させることができる。
また、前述のようなゲート絶縁膜8の膜厚とゲート絶縁膜9との膜厚とが異なる本実施の形態の半導体装置によっても、n型トランジスタおよびp型トランジスタのそれぞれのしきい値電圧の値を、双方のトランジスタのそれぞれの目標値に近づけることが容易になる。その結果、実施の形態1の半導体装置と同様に、後述する実施の形態の半導体装置の製造方法を用いれば、ゲート電極とソース/ドレイン領域との間に流れるリーク電流の発生を抑制することができ、かつ、高い駆動能力を発揮することができる相補型MISFETを、従来の技術と比較して容易に形成することができる。
実施の形態.4
次に、図4を用いて、実施の形態4の相補型MISFETを有する半導体装置の構造を説明する。
次に、図4を用いて、実施の形態4の相補型MISFETを有する半導体装置の構造を説明する。
本実施の形態の半導体装置の構造は、基板の構造以外の構造に関しては、図3に示す実施の形態3の半導体装置の構造と全く同様の構造である。また、本実施の形態の半導体装置の基板の構造は、図2に示す実施の形態2の半導体装置の基板の構造と全く同様である。このような半導体装置によれば、実施の形態2の半導体装置により得られる効果と実施の形態3の半導体装置により得られる効果との双方を得ることが可能になる。
実施の形態.5
次に、図5を用いて、実施の形態5の相補型MISFETを有する半導体装置の構造を説明する。実施の形態5の半導体装置の構造は、図5に示すように、実施の形態1または3とほぼ同様の構造である。本実施の形態の半導体装置の構造は、n型トランジスタのゲート絶縁膜8cとp型トランジスタのゲート絶縁膜9cとの比較において、膜厚および材質のそれぞれが異なることのみが、実施の形態1または3の半導体装置の構造と異なる。
次に、図5を用いて、実施の形態5の相補型MISFETを有する半導体装置の構造を説明する。実施の形態5の半導体装置の構造は、図5に示すように、実施の形態1または3とほぼ同様の構造である。本実施の形態の半導体装置の構造は、n型トランジスタのゲート絶縁膜8cとp型トランジスタのゲート絶縁膜9cとの比較において、膜厚および材質のそれぞれが異なることのみが、実施の形態1または3の半導体装置の構造と異なる。
このような構造の半導体装置の構造によれば、実施の形態1の半導体装置の構造を採用することによって得られる効果と実施の形態3の半導体装置の構造を採用することによって得られる効果との双方を得ることができる。
実施の形態.6
次に、図6を用いて実施の形態6の相補型MISFETを有する半導体装置の構造を説明する。
次に、図6を用いて実施の形態6の相補型MISFETを有する半導体装置の構造を説明する。
図6に示すように、本実施の形態の半導体装置の構造は、基板の構造以外の構造に関しては、図5に示す実施の形態5の半導体装置の構造と全く同様である。本実施の形態の半導体装置の基板の構造は、図2に示す実施の形態2の半導体装置の基板の構造と全く同様である。
本実施の形態の半導体装置によれば、図5に示す実施の形態5の半導体装置により得られる効果と図2に示す実施の形態2の半導体装置により得られる効果との双方を得ることができる。
実施の形態.7
次に、図7を用いて、実施の形態7の相補型MISFETを有する半導体装置の構造を説明する。
次に、図7を用いて、実施の形態7の相補型MISFETを有する半導体装置の構造を説明する。
図7に示すように、本実施の形態の半導体装置の構造は、実施の形態1の半導体装置の構造との比較において、n型トランジスタのゲート絶縁膜がゲート絶縁膜8dおよびゲート絶縁膜8eからなる2層構造の膜であり、かつ、p型トランジスタのゲート絶縁膜が、ゲート絶縁膜9dのみからなる1層構造の膜であることが異なる。本実施の形態においては、n型トランジスタのゲート絶縁膜の2層構造であり、p型トランジスタのゲート絶縁膜が1層構造である相補型MISFETを有する半導体装置の構造が示されている。しかしながら、n型トランジスタのゲート絶縁膜を構成する膜の積層数とp型トランジスタのゲート絶縁膜を構成する膜の積層数とが異なっていれば、他の如何なる構造であってもよい。たとえば、一方の積層構造の材質と他方の積層構造の材質または他方の積層構造の一部の材質とが同一であってもよい。また、一方の積層構造の全体の膜厚と他方の積層構造の全体の膜厚とが同一であってもよい。このような本実施の形態の半導体装置によっても、実施の形態1または3の半導体装置により得られる効果と同様の効果を得ることができる。
実施の形態.8
次に、図8を用いて、実施の形態8の相補型MISFETを有する半導体装置を説明する。
次に、図8を用いて、実施の形態8の相補型MISFETを有する半導体装置を説明する。
本実施の形態の半導体装置は、図8に示すように、図7に示す実施の形態7の半導体装置の構造とほぼ同様である。本実施の形態の半導体装置の構造は、図2に示す実施の形態2の半導体装置の基板の構造が採用されていることが、実施の形態7の半導体装置の構造と異なる。
本実施の形態の半導体装置によれば、実施の形態7の半導体装置により得られる効果と実施の形態2の半導体装置により得られる効果との双方を得ることができる。
実施の形態.9
次に、図9〜図15を用いて、本発明の実施の形態の半導体装置の製造方法を説明する。
次に、図9〜図15を用いて、本発明の実施の形態の半導体装置の製造方法を説明する。
本実施の形態の半導体装置の製造方法においては、まず、シリコン基板1にSTI(Shallow Trench Isolation)すなわち素子分離絶縁膜20を形成する。次に、素子分離絶縁膜20によって分離された一方の素子形成領域上に一のレジストマスクを形成し、他方の素子形成領域中へp型不純物を注入する。それにより、p型ウェル領域2が形成される。次に、前述の一のレジストマスクを除去し、他方の素子形成領域上に他のレジストマスクを形成し、前述の一方の素子形成領域中へn型不純物を注入する。それにより、n型ウェル領域3が形成される。すなわち、素子分離絶縁膜20を境界として、p型ウェル領域2とn型ウェル領域3とが形成される。
次に、シリコン基板1の全主表面を覆うようにシリコン酸化膜または酸窒化膜を形成する。その後、シリコン酸化膜または酸窒化膜の上に絶縁膜80を形成する。なお、前述の工程においては、シリコン酸化膜または酸窒化膜を形成することなく、シリコン基板1の上に直接絶縁膜80を堆積してもよい。さらに、その堆積された絶縁膜80に熱処理を加えてもよい。これによれば、本発明の第1ゲート絶縁膜として機能する絶縁膜80に与えられる熱履歴と、後述する本発明の第2ゲート絶縁膜として機能する絶縁膜90に与えられる熱履歴とを異ならせることができる。その結果、第1ゲート絶縁膜の電気特性と第2ゲート絶縁膜の電気特性とを異ならせることができる。その後、絶縁膜80の上に多結晶シリコン膜100を堆積する。それにより、図9に示す構造が得られる。
次に、n型ウェル領域3の上方に位置する絶縁膜80および多結晶シリコン膜100をフォトリソグラフィ技術およびエッチング技術を用いて除去する。それにより、図10に示すように、n型ウェル領域3が露出し、p型ウェル領域2の上方にのみ絶縁膜80aおよび多結晶シリコン膜100aが残存する。その後、露出しているn型ウェル領域3、素子分離絶縁膜20、絶縁膜80a、および多結晶シリコン膜100aを覆うように、絶縁膜90を形成する。次に、絶縁膜90を覆うように多結晶シリコン膜110を形成する。その結果、図11に示す構造が得られる。
次に、CMP(Chemical Mechanical Polishing)法を用いて、図11に示す多結晶シリコン膜110が形成する段差をなくして製造中の半製品の表面を平坦化する。つまり、多結晶シリコン膜110の一部、絶縁膜90の一部、および多結晶シリコン膜80aの一部を上方から順に研摩する。それにより、図12に示すように、p型ウェル領域2の上方に絶縁膜80aおよび多結晶シリコン膜100bが残存し、かつ、n型ウェル領域3の上方に絶縁膜90aおよび多結晶シリコン膜110aが残存する構造が得られる。
さらに、多結晶シリコン膜110a、多結晶シリコン膜100b、および多結晶シリコン膜100bと多結晶シリコン膜110aとの間の絶縁膜90aをエッチバックする。それにより、図13に示すように、p型ウェル領域2の上方に絶縁膜80aおよび多結晶シリコン膜100bが残存し、かつ、n型ウェル領域3の上方に絶縁膜90bおよび多結晶シリコン膜110bが残存する構造が得られる。次に、図14に示すように、多結晶シリコン膜110b、絶縁膜90b、および多結晶シリコン膜100bを覆うように、多結晶シリコン膜111を形成する。その後、nウェル領域3の上方の多結晶シリコン膜111上にレジスト膜が形成された状態で、pウェル領域2の上方の多結晶シリコン膜111および多結晶シリコン膜100bにn型の不純物を注入する。次に、pウェル領域2の上方の多結晶シリコン膜111上にレジスト膜が形成された状態で、nウェル領域3の上方の多結晶シリコン膜111および多結晶シリコン膜110bにp型の不純物を注入する。なお、前述の多結晶シリコン膜111等への不純物の注入工程は、ゲート電極の不純物濃度の調整のために必要に応じて行われる工程であり、必須の工程ではない。
次に、リソグラフィ技術およびエッチング技術を用いて、多結晶シリコン膜111、多結晶シリコン膜110b、多結晶シリコン膜100b、絶縁膜90b、および絶縁膜80aを所定のパターンにエッチングする。それにより、図15に示すように、p型ウェル領域2の上方に、ゲート絶縁膜8、多結晶シリコン膜10aおよび多結晶シリコン膜10bが残存し、かつ、n型ウェル領域3の上方に、ゲート絶縁膜9、多結晶シリコン膜11aおよび多結晶シリコン膜11bが残存する。なお、多結晶シリコン膜10aおよび10bは、n型トランジスタのゲート電極(10)を構成する導電層であり、多結晶シリコン膜11aおよび11bは、p型トランジスタのゲート電極(11)を構成する導電層である。
次に、n型ウェル領域3を覆うように一のレジスト膜を形成し、一のレジスト膜をマスクとしてp型ウェル領域2にn+型の不純物を注入する。それにより、ソース/ドレイン領域4が形成される。また、前述の一のレジスト膜を除去した後、p型ウェル領域2を覆うように他のレジスト膜を形成し、他のレジスト膜をマスクとしてn型ウェル領域3にp+型の不純物を注入する。それにより、ソース/ドレイン領域5が形成される。その後、シリコン基板1を覆うように絶縁膜を形成し、その絶縁膜を自己整合的にエッチバックすることによってソース/ドレイン領域4および5ならびに多結晶シリコン膜10bおよび11bを露出させる。それにより、サイドウォール絶縁膜14およびサイドウォール絶縁膜15が形成される。
その後、nウェル領域3上にレジスト膜が形成された状態で、ソース/ドレイン領域4にn型の不純物を注入する。このとき、多結晶シリコン膜10aおよび10bにもn型の不純物が注入される。次に、pウェル領域2上にレジスト膜が形成された状態で、ソース/ドレイン領域5にp型の不純物を注入する。このとき、多結晶シリコン膜11aおよび11bにもp型の不純物が注入される。さらに、ソース/ドレイン領域4および5のそれぞれの上部が高融点金属によってシリサイド化されるとともに、多結晶シリコン膜10bおよび11bのそれぞれの上部が高融点金属によってシリサイド化される。その結果、ソース/ドレイン領域4および5のそれぞれの上部に高融点金属シリサイド層6および7が形成されるとともに、多結晶シリコン膜10および11のそれぞれの上部に高融点金属シリサイド層12および13が形成される。その構造が図1に示されている。
上記のような本実施の形態の半導体装置の製造方法によれば、絶縁膜80に加える熱履歴と絶縁膜90に加える熱履歴とを異ならせることができる。その結果、耐熱性の低い絶縁膜を耐熱性が高い絶縁膜よりも後の工程で形成することによって、2つの絶縁膜のそれぞれに最適な熱処理を加えることができる。つまり、耐熱性が低い絶縁膜に過度な熱処理を加えることが防止されている。
また、図11に示す状態においてCMP研摩を実行した後に、図13に示すように、多結晶シリコン膜100b,110bおよび絶縁膜90bをエッチバックする。さらに、図14に示すように、多結晶シリコン膜100b,110bおよび絶縁膜90bの上に、多結晶シリコン膜111を形成する。そのため、n型トランジスタのゲート電極およびp型トランジスタのゲート電極のそれぞれを構成する多結晶シリコン膜の膜厚を調整することが容易である。なお、前述のエッチバック工程が実行されず、図12に示す構造が形成された後、図14に示す多結晶シリコン膜111が多結晶シリコン膜100bおよび110bの上に直接形成される製造方法であっても、n型トランジスタのゲート電極およびp型トランジスタのゲート電極のそれぞれを構成する多結晶シリコン膜の膜厚を調整することは可能である。
ただし、図13に示すようなエッチバック工程が実行されれば、n型トランジスタのゲート電極とp型トランジスタのゲート電極との間に挿入される絶縁膜90bの高さを低くすることができる、つまり、多結晶シリコン膜100bおよび110bの高さを低くすることができる。そのため、たとえば、インバータ回路のように、n型トランジスタのゲート配線とp型トランジスタのゲート配線とが接続される部分がCMOS回路内に存在する場合には、良好なゲート配線特性を得ることが可能である。この良好なゲート配線特性とは、具体的に説明すると次のようなものである。
図14に示すようなゲート電極となる部分以外の部分であって、n型トランジスタのゲート配線とp型トランジスタのゲート配線とが接続される部分においては、それらのゲート配線同士の間に絶縁膜90bが残存し、多結晶シリコン膜111のみによってそれらのゲート配線同士が接続されている。この接続部においては、多結晶シリコン膜110bと多結晶シリコン膜100bとの間に絶縁膜90bが存在するため、電気伝導が生じる部分は、多結晶シリコン膜111のみである。したがって、多結晶シリコン膜111の膜厚が薄いときには、n型トランジスタのゲート配線とp型トランジスタのゲート配線とが接続される部分の電気伝導特性は悪くなる。しかしながら、上述のエッチバック工程によって、多結晶シリコン膜110bおよび100bの膜厚が小さくなっていれば、多結晶シリコン膜111の膜厚を大きくすることができるため、n型トランジスタのゲート配線とp型トランジスタのゲート配線とが接続される部分の電気伝導特性、すなわちゲート配線特性は良好となる。
また、絶縁膜80の堆積と多結晶シリコン膜100の堆積とが連続して行なわれる、すなわち、絶縁膜80の堆積と多結晶シリコン膜100の堆積との間に他の工程が実行されない。また、絶縁膜90の堆積と多結晶シリコン膜110の堆積とが連続して行なわれる、すなわち、絶縁膜90の堆積と多結晶シリコン膜110の堆積との間に他の工程が実行されない。そのため、ゲート絶縁膜の堆積と多結晶シリコン膜の堆積との間の他の工程、たとえばウエットエッチングによって、ゲート絶縁膜8および9のそれぞれに損傷が与えられることが防止されている。なお、前述の説明においては、絶縁膜80aおよび絶縁膜90aの膜厚および材質については言及しなかったが、絶縁膜80aと絶縁膜90aとの対比において、膜厚および材質のうち少なくともいずれか一方を互いに異ならせることによって、前述の実施の形態1、3、および5のいずれかにおいて説明した半導体装置を製造することができる。つまり、本実施の形態の半導体装置の製造方法を用いれば、実施の形態1、3および5のいずれかに記載の半導体装置を製造することが可能となる。
実施の形態.10
次に、図16を用いて実施の形態10の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法は、図9〜図15を用いて説明した実施の形態9の半導体装置の製造方法とほぼ同様である。本実施の形態の半導体装置の製造方法においては、図16に示すように、実施の形態2において図2を用いて説明がなされた構造の半導体基板が用いられている。前述の事項以外は、本実施の形態の半導体装置の製造方法と実施の形態9の半導体装置の製造方法とは全く同様の工程が実行されるため、その工程の説明は繰返さない。
次に、図16を用いて実施の形態10の半導体装置の製造方法を説明する。本実施の形態の半導体装置の製造方法は、図9〜図15を用いて説明した実施の形態9の半導体装置の製造方法とほぼ同様である。本実施の形態の半導体装置の製造方法においては、図16に示すように、実施の形態2において図2を用いて説明がなされた構造の半導体基板が用いられている。前述の事項以外は、本実施の形態の半導体装置の製造方法と実施の形態9の半導体装置の製造方法とは全く同様の工程が実行されるため、その工程の説明は繰返さない。
本実施の形態の半導体装置の製造方法によっても、実施の形態9において説明した半導体装置の製造方法と同様の効果が得られる。
実施の形態.11
次に、図17〜図21を用いて実施の形態11の半導体装置の製造方法を説明する。
次に、図17〜図21を用いて実施の形態11の半導体装置の製造方法を説明する。
本実施の形態においては、まず、図17に示すように、実施の形態9において説明した半導体装置の製造過程における図9に示す構造とほぼ同様の構造が形成される。ただし、本実施の形態の半導体装置の製造方法は、実施の形態9の半導体装置の製造方法との比較において、絶縁膜80の上に多結晶シリコン膜100を形成しないことが異なる。
次に、図18に示すように、n型ウェル領域3の上方の絶縁膜80をリソグラフィ技術およびエッチング技術を用いて除去する。それにより、p型ウェル領域2の上にのみ絶縁膜80dが残存する。つまり、n型ウェル領域3の上表面が露出する。
次に、図19に示すように、露出しているn型ウェル領域3の表面および絶縁膜80dを覆うように絶縁膜89を形成する。その後、図20に示すように、絶縁膜89の上に多結晶シリコン膜100cを形成する。次に、多結晶シリコン膜100c、絶縁膜89、および絶縁膜80dを、p型ウェル領域2およびn型ウェル領域3のそれぞれの上方において、所定のパターンにエッチングする。それにより、図21に示すように、p型ウェル領域2の上方にゲート絶縁膜8を構成する絶縁膜8d、絶縁膜8e、および、多結晶シリコン膜10からなるゲート電極が形成されるとともに、n型ウェル領域3の上にゲート絶縁膜9dおよび多結晶シリコン膜11からなるゲート電極が形成される。この後においては、実施の形態9において図15に示す構造の形成後に実行される工程と同様の工程が実行される。それにより、図7に示す実施の形態7の半導体装置の構造と同様の構造が得られる。
前述のような本実施の形態の半導体装置の製造方法によれば、実施の形態9の半導体装置の製造方法と同様の効果を得ることができるとともに、実施の形態9において説明した半導体装置の製造方法のように、CMP工程を実行しないため、比較的簡単な工程によって相補型MISFETを形成することが可能となる。
実施の形態.12
次に、図22を用いて実施の形態12の半導体装置の製造方法を説明する。
次に、図22を用いて実施の形態12の半導体装置の製造方法を説明する。
本実施の形態の半導体装置の製造方法は図17〜図22を用いて説明した実施の形態11の半導体装置の製造方法とほぼ同様である。本実施の形態の半導体装置の製造方法においては、図22に示すように、半導体装置の基板の構造に図2において説明された半導体装置の基板の構造を用いていることのみが、実施の形態11の半導体装置の製造方法と異なる。前述の事項以外は、本実施の形態の半導体装置の製造方法と実施の形態11の半導体装置の製造方法とは全く同様の工程が実行されるため、その工程の説明は繰返さない。
本実施の形態の半導体装置の製造方法によっても、実施の形態11において説明した半導体装置の製造方法により得られる効果と同様の効果を得ることができる。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 シリコン基板、2 p型ウェル領域、3 n型ウェル領域、4,5 ソース/ドレイン領域、6,7 高融点金属シリサイド層、8,8a,8b,8c,8d,8e,9,9a,9b,9c,9d ゲート絶縁膜、10,10a,10b,11,11a,11b 多結晶シリコン膜、12,13 高融点金属シリサイド層、14,15 サイドウォール絶縁膜、20,20a 素子分離絶縁膜、80a,80b,80d,89,90,90a,90b 絶縁膜、100,100a,100b,100c 多結晶シリコン膜。
Claims (9)
- 相補型トランジスタを備えた半導体装置であって、
前記相補型トランジスタは、
第1導電型のチャネル領域が形成される第1導電型トランジスタと、
前記第1導電型とは異なる第2導電型のチャネル領域が形成される第2導電型トランジスタとを含み、
前記第1導電型トランジスタは、
前記第2導電型の不純物領域の上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜の上に形成され、前記第1導電型の不純物を含む多結晶シリコン膜を有するゲート電極とを有し、
前記第2導電型トランジスタは、
前記第1導電型の不純物領域の上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜の上に形成され、前記第2導電型の不純物を含む多結晶シリコン膜とを有し、
前記第1ゲート絶縁膜と前記第2ゲート絶縁膜とは材質および膜厚のうち少なくともいずれか一方が互いに異なる、半導体装置。 - 前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のうち少なくともいずれか一方は、材質の異なる複数の膜が積層された構造を有し、
前記第1ゲート絶縁膜として機能する膜の数と、前記第2ゲート絶縁膜として機能する膜の数とは異なる、請求項1に記載の半導体装置。 - 前記第1導電型トランジスタと前記第2導電型トランジスタとはSOI基板に形成されている、請求項1に記載の半導体装置。
- 前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のうち少なくともいずれか一方は、高誘電体材料を含む、請求項1に記載の半導体装置。
- 第1導電型の不純物領域および前記第1導電型とは異なる第2導電型の不純物領域を有する半導体基板を準備する第1ステップと、
前記第1導電型の不純物領域および前記第2導電型の不純物領域を覆うように第1絶縁膜を形成する第2ステップと、
前記第1絶縁膜の上に第1多結晶シリコン膜を形成する第3ステップと、
前記第1導電型の不純物領域の上方の前記第1絶縁膜および前記第1多結晶シリコン膜を除去し、前記第1導電型の不純物領域を露出させる第4ステップと、
前記露出した第1導電型の不純物領域の表面、ならびに、前記第2導電型の不純物領域の上方に残存する前記第1絶縁膜および前記第1多結晶シリコン膜を覆うように、第2絶縁膜を形成する第5ステップと、
前記第2絶縁膜の上に第2多結晶シリコン膜を形成する第6ステップと、
前記第2多結晶シリコン膜および前記第2絶縁膜を化学機械研磨することにより、前記第2導電型の不純物領域の上方に残存する前記第1多結晶シリコン膜、および、前記第1多結晶シリコン膜と前記第2多結晶シリコン膜とに挟まれた前記第2絶縁膜を露出させる第7ステップと、
前記第1多結晶シリコン膜、前記第2多結晶シリコン膜、および前記第2絶縁膜の露出部の上に第3多結晶シリコン膜を形成する第8ステップと、
前記第3多結晶シリコン膜、前記第1多結晶シリコン膜、前記第2多結晶シリコン膜、前記第1絶縁膜、および前記第2絶縁膜のそれぞれを所定のパターンにエッチングすることにより、前記第2導電型の不純物領域および前記第1導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極を形成する第9ステップとを備えた、半導体装置の製造方法。 - 前記第2導電型の不純物領域上には第1ゲート絶縁膜が形成され、
前記第1導電型の不純物領域上には第2ゲート絶縁膜が形成され、
前記第1ゲート絶縁膜および前記第2ゲート絶縁膜のうち少なくともいずれか一方は、高誘電体材料を含む、請求項5に記載の半導体装置の製造方法。 - 前記化学機械研磨の後、前記第1多結晶シリコン膜、前記第2多結晶シリコン膜、および前記第2絶縁膜をエッチバックするステップをさらに備えた、請求項5に記載の半導体装置の製造方法。
- 第1導電型の不純物領域および第2導電型の不純物領域を有する半導体基板を準備する第1ステップと、
前記第1導電型の不純物領域および前記第2導電型の不純物領域を覆うように第1絶縁膜を形成する第2ステップと、
前記第1導電型の不純物領域の上方の前記第1絶縁膜を除去し、前記第1導電型の不純物領域を露出させる第3ステップと、
前記露出された第1導電型の不純物領域の表面、および、前記第2導電型の不純物領域の上に残存する前記第1絶縁膜を覆うように、第2絶縁膜を形成する第4ステップと、
前記第2絶縁膜の上に多結晶シリコン膜を形成する第5ステップと、
前記多結晶シリコン膜、前記第1絶縁膜、および前記第2絶縁膜のそれぞれを所定のパターンにエッチングすることにより、前記第2導電型の不純物領域および前記第1導電型の不純物領域のそれぞれの上方において、ゲート絶縁膜およびゲート電極を形成する第6ステップとを備えた、半導体装置の製造方法。 - 前記第2導電型の不純物領域上には第1ゲート絶縁膜が形成され、
前記第1導電型の不純物領域上には第2ゲート絶縁膜が形成され、
前記第1ゲート絶縁膜に与えられる熱履歴と前記第2ゲート絶縁膜に与えられる熱履歴とが異なる、請求項5または8に記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010062499A (ja) * | 2008-09-08 | 2010-03-18 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271166A (ja) * | 1991-01-28 | 1992-09-28 | Mitsubishi Electric Corp | 相補型mos集積回路およびその製造方法 |
JPH0621369A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | Mos集積回路の製造方法 |
JPH10163337A (ja) * | 1996-11-28 | 1998-06-19 | Nec Corp | 半導体装置の製造方法 |
JP2003045996A (ja) * | 2001-07-26 | 2003-02-14 | Toshiba Corp | 半導体装置 |
JP2003179158A (ja) * | 2001-12-10 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2004
- 2004-07-09 JP JP2004203712A patent/JP2006024859A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04271166A (ja) * | 1991-01-28 | 1992-09-28 | Mitsubishi Electric Corp | 相補型mos集積回路およびその製造方法 |
JPH0621369A (ja) * | 1992-06-30 | 1994-01-28 | Nec Corp | Mos集積回路の製造方法 |
JPH10163337A (ja) * | 1996-11-28 | 1998-06-19 | Nec Corp | 半導体装置の製造方法 |
JP2003045996A (ja) * | 2001-07-26 | 2003-02-14 | Toshiba Corp | 半導体装置 |
JP2003179158A (ja) * | 2001-12-10 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010062499A (ja) * | 2008-09-08 | 2010-03-18 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
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