JPH0621369A - Ｍｏｓ集積回路の製造方法 - Google Patents
Ｍｏｓ集積回路の製造方法Info
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- JPH0621369A JPH0621369A JP4172222A JP17222292A JPH0621369A JP H0621369 A JPH0621369 A JP H0621369A JP 4172222 A JP4172222 A JP 4172222A JP 17222292 A JP17222292 A JP 17222292A JP H0621369 A JPH0621369 A JP H0621369A
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- polysilicon
- gate oxide
- gate
- conductive film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ゲート酸化膜に起因するゲート耐圧不良やＦＥ
Ｔの歩留り低下を起こすことなく、厚さの異なる２種類
のゲート酸化膜を有する集積回路を形成する。 【構成】シリコン基板１上にフィールド酸化膜２を形成
したのち、ゲート酸化膜および第１のＮ+ 型ポリシリコ
ン５を形成する。つぎに露出した第１のゲート酸化膜３
をエッチングしたのち、熱酸化して厚さ１５ｎｍの第２
のゲート酸化膜３ａを形成する。同時に第１のポリシリ
コン５の表面に酸化シリコン膜６が形成される。つぎに
第２のＮ+ 型ポリシリコン７を堆積してから、第１のポ
リシリコン５の上に重なった第２のポリシリコン７を除
去したのち、弗酸で酸化シリコン膜６をエッチングす
る。つぎに第３のＮ+ 型ポリシリコン７を堆積する。つ
ぎに第１、第２、および第３のポリシリコン５，７，８
をエッチングしてゲート電極を形成する。
Ｔの歩留り低下を起こすことなく、厚さの異なる２種類
のゲート酸化膜を有する集積回路を形成する。 【構成】シリコン基板１上にフィールド酸化膜２を形成
したのち、ゲート酸化膜および第１のＮ+ 型ポリシリコ
ン５を形成する。つぎに露出した第１のゲート酸化膜３
をエッチングしたのち、熱酸化して厚さ１５ｎｍの第２
のゲート酸化膜３ａを形成する。同時に第１のポリシリ
コン５の表面に酸化シリコン膜６が形成される。つぎに
第２のＮ+ 型ポリシリコン７を堆積してから、第１のポ
リシリコン５の上に重なった第２のポリシリコン７を除
去したのち、弗酸で酸化シリコン膜６をエッチングす
る。つぎに第３のＮ+ 型ポリシリコン７を堆積する。つ
ぎに第１、第２、および第３のポリシリコン５，７，８
をエッチングしてゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ集積回路の製造方
法に関し、特に互いに厚さの異なるゲート酸化膜を備え
た２種類のＭＯＳＦＥＴを含むＭＯＳ集積回路の製造方
法に関するものである。
法に関し、特に互いに厚さの異なるゲート酸化膜を備え
た２種類のＭＯＳＦＥＴを含むＭＯＳ集積回路の製造方
法に関するものである。
【０００２】
【従来の技術】ＭＯＳ集積回路の微細化は滞ることなく
進められている。スケーリング（比例縮小）則によれ
ば、ＭＯＳＦＥＴのゲート長を縮小するとそのほかのデ
バイスパラメータも変ってくる。
進められている。スケーリング（比例縮小）則によれ
ば、ＭＯＳＦＥＴのゲート長を縮小するとそのほかのデ
バイスパラメータも変ってくる。
【０００３】ゲート酸化膜も年々薄膜化されており、例
えば、６４ＭＤＲＡＭでは約１０ｎｍ、２５６ＭＤＲＡ
Ｍでは約８ｎｍまで薄くなると予測されている。ゲート
酸化膜が薄くなると標準的な５Ｖないし３Ｖの電源電圧
を用いる集積回路では、ゲート酸化膜破壊が生じるの
で、信頼性を確保するため電源電圧を下げなければなら
ない。
えば、６４ＭＤＲＡＭでは約１０ｎｍ、２５６ＭＤＲＡ
Ｍでは約８ｎｍまで薄くなると予測されている。ゲート
酸化膜が薄くなると標準的な５Ｖないし３Ｖの電源電圧
を用いる集積回路では、ゲート酸化膜破壊が生じるの
で、信頼性を確保するため電源電圧を下げなければなら
ない。
【０００４】このため回路設計が難しくなるうえ、ＦＥ
Ｔの駆動電流が制限されてスィッチング速度が低下す
る。この問題を回避するには高いゲート電圧を必要とす
るＦＥＴにのみ厚いゲート酸化膜を用いることが考えら
れる。
Ｔの駆動電流が制限されてスィッチング速度が低下す
る。この問題を回避するには高いゲート電圧を必要とす
るＦＥＴにのみ厚いゲート酸化膜を用いることが考えら
れる。
【０００５】ＭＯＳ集積回路に、互に厚さの異なるゲー
ト酸化膜を備えた２種類のＭＯＳＦＥＴを形成するに
は、つぎのような方法が考えられる。厚い酸化膜を形
成したのち、レジストなどをマスクとしてエッチングし
一部のゲート酸化膜厚を薄くする。先に薄いゲート酸
化膜を形成してから、窒化膜をマスクとして選択的に酸
化して厚い酸化膜を得る。
ト酸化膜を備えた２種類のＭＯＳＦＥＴを形成するに
は、つぎのような方法が考えられる。厚い酸化膜を形
成したのち、レジストなどをマスクとしてエッチングし
一部のゲート酸化膜厚を薄くする。先に薄いゲート酸
化膜を形成してから、窒化膜をマスクとして選択的に酸
化して厚い酸化膜を得る。
【０００６】しかし前者ではエッチングにおける酸化膜
厚の不均一がＦＥＴのしきい値電圧のばらつきにつなが
り、後者では窒化膜を除去するときゲート酸化膜が損傷
してゲート耐圧不良を生じる。いずれにしても、ゲート
酸化膜を形成したあとゲート電極を形成するまでの工程
において、ゲート酸化膜が汚染を受け易く歩留りの低下
が避けられない。
厚の不均一がＦＥＴのしきい値電圧のばらつきにつなが
り、後者では窒化膜を除去するときゲート酸化膜が損傷
してゲート耐圧不良を生じる。いずれにしても、ゲート
酸化膜を形成したあとゲート電極を形成するまでの工程
において、ゲート酸化膜が汚染を受け易く歩留りの低下
が避けられない。
【０００７】
【発明が解決しようとする課題】従来はゲート耐圧不良
やＦＥＴの歩留り低下を生じることなく、厚さの異なる
２種類のゲート酸化膜を形成することができなかった。
やＦＥＴの歩留り低下を生じることなく、厚さの異なる
２種類のゲート酸化膜を形成することができなかった。
【０００８】本発明の目的は、異なる厚さのゲート酸化
膜を形成する優れた方法を提供することにある。
膜を形成する優れた方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明のＭＯＳ集積回路
の製造方法は、シリコン基板の一主面に第１のゲート酸
化膜を形成したのち、第１の導電膜を堆積する工程と、
前記第１の導電膜および前記第１のゲート酸化膜の一部
をエッチングしたのち、露出した前記シリコン基板の一
主面に第２のゲート酸化膜を形成すると同時に残った前
記第１の導電膜の表面に酸化膜を形成する工程と、全面
に第２の導電膜を堆積したのち、前記第１の導電膜の上
に形成された前記第２の導電膜および前記酸化膜をエッ
チングする工程と、全面に第３の導電膜を堆積したの
ち、前記第１の導電膜、前記第２の導電膜、前記第３の
導電膜の一部をエッチングしてゲート電極を形成する工
程とを含むものである。
の製造方法は、シリコン基板の一主面に第１のゲート酸
化膜を形成したのち、第１の導電膜を堆積する工程と、
前記第１の導電膜および前記第１のゲート酸化膜の一部
をエッチングしたのち、露出した前記シリコン基板の一
主面に第２のゲート酸化膜を形成すると同時に残った前
記第１の導電膜の表面に酸化膜を形成する工程と、全面
に第２の導電膜を堆積したのち、前記第１の導電膜の上
に形成された前記第２の導電膜および前記酸化膜をエッ
チングする工程と、全面に第３の導電膜を堆積したの
ち、前記第１の導電膜、前記第２の導電膜、前記第３の
導電膜の一部をエッチングしてゲート電極を形成する工
程とを含むものである。
【００１０】さらに第１の導電膜に砒素をドープするも
のである。
のである。
【００１１】
【作用】シリコン基板表面に形成した第１のゲート酸化
膜の一部を第１のポリシリコンで覆ってから、露出した
第１のゲート酸化膜の一部をエッチングしたシリコン基
板表面に第２のゲート酸化膜を形成する。つぎに全面に
第２のポリシリコンを堆積したのち、第１の酸化シリコ
ン膜上の第２の酸化シリコン膜と、第１のポリシリコン
上に形成された酸化シリコン膜とをエッチングする。つ
ぎに全面に第３のポリシリコンを堆積してから、第１、
第２、第３のポリシリコンの一部をエッチングしてゲー
ト電極を形成する。
膜の一部を第１のポリシリコンで覆ってから、露出した
第１のゲート酸化膜の一部をエッチングしたシリコン基
板表面に第２のゲート酸化膜を形成する。つぎに全面に
第２のポリシリコンを堆積したのち、第１の酸化シリコ
ン膜上の第２の酸化シリコン膜と、第１のポリシリコン
上に形成された酸化シリコン膜とをエッチングする。つ
ぎに全面に第３のポリシリコンを堆積してから、第１、
第２、第３のポリシリコンの一部をエッチングしてゲー
ト電極を形成する。
【００１２】第１のゲート酸化膜は第１のポリシリコン
で保護されているので損傷を受けることはなく、ゲート
酸化膜に起因するゲート耐圧不良やＦＥＴの歩留低下の
恐れはない。
で保護されているので損傷を受けることはなく、ゲート
酸化膜に起因するゲート耐圧不良やＦＥＴの歩留低下の
恐れはない。
【００１３】さらに第１のポリシリコンを導電性とする
ためには、燐をドープするよりも砒素をドープした方が
ＦＥＴのしきい値ＶT の変動を抑えることができる。ま
た第１、第２、第３のポリシリコンに砒素や燐をドープ
することにより、第１および第２のゲート酸化膜とのエ
ッチングレートの比を大きくすることができる。
ためには、燐をドープするよりも砒素をドープした方が
ＦＥＴのしきい値ＶT の変動を抑えることができる。ま
た第１、第２、第３のポリシリコンに砒素や燐をドープ
することにより、第１および第２のゲート酸化膜とのエ
ッチングレートの比を大きくすることができる。
【００１４】
【実施例】本発明の第１の実施例としてＬＯＣＯＳ分離
について、図１（ａ）〜（ｄ）を参照して説明する。
について、図１（ａ）〜（ｄ）を参照して説明する。
【００１５】はじめに図１（ａ）に示すように、シリコ
ン基板１上にＬＯＣＯＳ法により素子間分離用の厚さ４
００ｎｍのフィールド酸化膜２を形成する。つぎに熱酸
化して厚さ７．５ｎｍのゲート酸化膜３を形成したの
ち、厚さ１５０ｎｍの第１のＮ+ 型ポリシリコン５を形
成する。
ン基板１上にＬＯＣＯＳ法により素子間分離用の厚さ４
００ｎｍのフィールド酸化膜２を形成する。つぎに熱酸
化して厚さ７．５ｎｍのゲート酸化膜３を形成したの
ち、厚さ１５０ｎｍの第１のＮ+ 型ポリシリコン５を形
成する。
【００１６】ここでＰ（燐）を１×１０20ｃｍ-3ドー
プしたポリシリコンを堆積するか、ノンドープポリシ
リコンを堆積したのち、表面濃度が１×１０20ｃｍ-3に
なる条件で燐拡散を行なうか、Ａｓ（砒素）を１×１
０21ｃｍ-3ドープしたポリシリコンを堆積するか、ノ
ンドープポリシリコンを堆積したのち、75Ａｓ+ を注入
量（ドース）３×１０15ｃｍ-2イオン注入することによ
りＮ+ 型ポリシリコンを形成することができる。
プしたポリシリコンを堆積するか、ノンドープポリシ
リコンを堆積したのち、表面濃度が１×１０20ｃｍ-3に
なる条件で燐拡散を行なうか、Ａｓ（砒素）を１×１
０21ｃｍ-3ドープしたポリシリコンを堆積するか、ノ
ンドープポリシリコンを堆積したのち、75Ａｓ+ を注入
量（ドース）３×１０15ｃｍ-2イオン注入することによ
りＮ+ 型ポリシリコンを形成することができる。
【００１７】特にシリコン基板の不純物濃度が低いと
き、ポリシリコンへの不純物として燐を用いるとＦＥＴ
のしきい値ＶT が変動するので、不純物には砒素を用い
るべきである。
き、ポリシリコンへの不純物として燐を用いるとＦＥＴ
のしきい値ＶT が変動するので、不純物には砒素を用い
るべきである。
【００１８】つぎにレジスト（図示せず）をマスクとし
て第１のポリシリコン５をドライエッチングしたのちレ
ジストを除去する。
て第１のポリシリコン５をドライエッチングしたのちレ
ジストを除去する。
【００１９】つぎに図１（ｂ）に示すように、弗酸を用
いて露出した第１のゲート酸化膜３をエッチングしたの
ち、熱酸化して厚さ１５ｎｍの第２のゲート酸化膜３ａ
を形成する。同時に第１のポリシリコン５の表面に酸化
シリコン膜６が形成されるが、第１のゲート酸化膜３は
第１のポリシリコン５で覆われているので変化しない。
つぎに厚さ１５０ｎｍの第２のＮ+ 型ポリシリコン７を
堆積する。
いて露出した第１のゲート酸化膜３をエッチングしたの
ち、熱酸化して厚さ１５ｎｍの第２のゲート酸化膜３ａ
を形成する。同時に第１のポリシリコン５の表面に酸化
シリコン膜６が形成されるが、第１のゲート酸化膜３は
第１のポリシリコン５で覆われているので変化しない。
つぎに厚さ１５０ｎｍの第２のＮ+ 型ポリシリコン７を
堆積する。
【００２０】つぎに図１（ｃ）に示すように、ドライエ
ッチングによりレジスト（図示せず）をマスクとして第
１のポリシリコン５の上に重なった第２のポリシリコン
７を除去したのち、弗酸で酸化シリコン膜６をエッチン
グする。つぎに第３のＮ+ 型ポリシリコン７を堆積す
る。
ッチングによりレジスト（図示せず）をマスクとして第
１のポリシリコン５の上に重なった第２のポリシリコン
７を除去したのち、弗酸で酸化シリコン膜６をエッチン
グする。つぎに第３のＮ+ 型ポリシリコン７を堆積す
る。
【００２１】つぎに図１（ｄ）に示すように、レジスト
（図示せず）をマスクとして第１、第２、および第３の
ポリシリコン５，７，８をエッチングして、第１、第
２、および第３のポリシリコン５，７，８からなるゲー
ト電極を形成する。
（図示せず）をマスクとして第１、第２、および第３の
ポリシリコン５，７，８をエッチングして、第１、第
２、および第３のポリシリコン５，７，８からなるゲー
ト電極を形成する。
【００２２】このあと、ソース・ドレインおよび金属配
線を形成してＭＯＳ集積回路の素子部が完成する。
線を形成してＭＯＳ集積回路の素子部が完成する。
【００２３】厚さ７．５ｎｍの第１のゲート酸化膜３の
上には第１のポリシリコン５および第３のポリシリコン
８が形成されて、その下が第１のＦＥＴのチャネル部と
なっている。また、厚さ１５ｎｍの第２のゲート酸化膜
３ａの上には第２のポリシリコン７および第３のポリシ
リコン８が形成されて、その下が第２のＦＥＴのチャネ
ル部となっている。
上には第１のポリシリコン５および第３のポリシリコン
８が形成されて、その下が第１のＦＥＴのチャネル部と
なっている。また、厚さ１５ｎｍの第２のゲート酸化膜
３ａの上には第２のポリシリコン７および第３のポリシ
リコン８が形成されて、その下が第２のＦＥＴのチャネ
ル部となっている。
【００２４】つぎに本発明の第２の実施例としてトレン
チ分離について、図２（ａ）〜（ｄ）を参照して説明す
る。
チ分離について、図２（ａ）〜（ｄ）を参照して説明す
る。
【００２５】はじめに図２（ａ）に示すように、シリコ
ン基板１上に第１のゲート酸化膜３および第１のＮ+ 型
ポリシリコン５を形成する。
ン基板１上に第１のゲート酸化膜３および第１のＮ+ 型
ポリシリコン５を形成する。
【００２６】つぎに図２（ｂ）に示すように、レジスト
（図示せず）をマスクとして第１のポリシリコン、第１
のゲート酸化膜３およびシリコン基板１表面を順次エッ
チングしてトレンチを形成する。つぎにＣＶＤ法により
厚い酸化膜を堆積したのち、ＲＩＥ法によりエッチバッ
クして平坦化し、トレンチに埋込酸化膜４を形成する。
（図示せず）をマスクとして第１のポリシリコン、第１
のゲート酸化膜３およびシリコン基板１表面を順次エッ
チングしてトレンチを形成する。つぎにＣＶＤ法により
厚い酸化膜を堆積したのち、ＲＩＥ法によりエッチバッ
クして平坦化し、トレンチに埋込酸化膜４を形成する。
【００２７】つぎに図２（ｃ）に示すように、第１のポ
リシリコン５および第１のゲート酸化膜３の一部を除去
したのち、熱酸化して第２のゲート酸化膜３ａを形成す
る。このとき第１のポリシリコン５のうえに酸化シリコ
ン膜６が形成される。つぎに第２のＮ+ 型ポリシリコン
７を堆積する。
リシリコン５および第１のゲート酸化膜３の一部を除去
したのち、熱酸化して第２のゲート酸化膜３ａを形成す
る。このとき第１のポリシリコン５のうえに酸化シリコ
ン膜６が形成される。つぎに第２のＮ+ 型ポリシリコン
７を堆積する。
【００２８】つぎに図２（ｄ）に示すように、第１のポ
リシリコン５のうえの第２のポリシリコン７をドライエ
ッチングによって除去する。つぎに弗酸により酸化シリ
コン膜６をエッチングしたのち、第３のＮ+ 型ポリシリ
コン８を堆積する。
リシリコン５のうえの第２のポリシリコン７をドライエ
ッチングによって除去する。つぎに弗酸により酸化シリ
コン膜６をエッチングしたのち、第３のＮ+ 型ポリシリ
コン８を堆積する。
【００２９】このあと、ソース・ドレインおよび金属配
線を形成してＭＯＳ集積回路の素子部が完成する。
線を形成してＭＯＳ集積回路の素子部が完成する。
【００３０】以上、はじめに薄い第１のゲート酸化膜を
形成してから、つぎに厚い第２のゲート酸化膜を形成し
たが、逆に、はじめに厚い第１のゲート酸化膜を形成し
てから、つぎに薄い第２のゲート酸化膜を形成すること
もできる。
形成してから、つぎに厚い第２のゲート酸化膜を形成し
たが、逆に、はじめに厚い第１のゲート酸化膜を形成し
てから、つぎに薄い第２のゲート酸化膜を形成すること
もできる。
【００３１】また第１、第２および第３の各ポリシリコ
ンの代りにシリコン、高融点金属シリサイド、高融点金
属のうちいずれか１つ以上を単層または多層にすること
もできる。
ンの代りにシリコン、高融点金属シリサイド、高融点金
属のうちいずれか１つ以上を単層または多層にすること
もできる。
【００３２】素子間分離法については、ＬＯＣＯＳ法、
トレンチ分離法など、あるいはこれらを回路毎に使い分
けても同様の結果を得ることができる。
トレンチ分離法など、あるいはこれらを回路毎に使い分
けても同様の結果を得ることができる。
【００３３】
【発明の効果】はじめに形成した片方のゲート酸化膜を
ポリシリコンで覆って、他方のゲート酸化膜を形成した
のち、さらにポリシリコン堆積するので、ゲート酸化膜
に損傷や汚染を与える恐れがなくなった。
ポリシリコンで覆って、他方のゲート酸化膜を形成した
のち、さらにポリシリコン堆積するので、ゲート酸化膜
に損傷や汚染を与える恐れがなくなった。
【００３４】ゲート耐圧不良やＦＥＴの歩留り低下を起
こすことなく、厚さの異なる２種類のゲート酸化膜を有
するＭＯＳ集積回路を形成することができる。さらに、
ゲート電極の不純物として砒素を用いることにより、ゲ
ート酸化膜を形成する工程でＦＥＴのしきい値が変動す
る恐れがなくなった。
こすことなく、厚さの異なる２種類のゲート酸化膜を有
するＭＯＳ集積回路を形成することができる。さらに、
ゲート電極の不純物として砒素を用いることにより、ゲ
ート酸化膜を形成する工程でＦＥＴのしきい値が変動す
る恐れがなくなった。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
１ シリコン基板 ２ フィールド酸化膜 ３ 第１のゲート酸化膜 ３ａ 第２のゲート酸化膜 ４ 埋込酸化膜 ５ 第１のポリシリコン ６ 酸化シリコン膜 ７ 第２のポリシリコン ８ 第３のポリシリコン
Claims (2)
- 【請求項１】 シリコン基板の一主面に第１のゲート酸
化膜を形成したのち、第１の導電膜を堆積する工程と、
前記第１の導電膜および前記第１のゲート酸化膜の一部
をエッチングしたのち、露出した前記シリコン基板の一
主面に第２のゲート酸化膜を形成すると同時に残った前
記第１の導電膜の表面に酸化膜を形成する工程と、全面
に第２の導電膜を堆積したのち、前記第１の導電膜の上
に形成された前記第２の導電膜および前記酸化膜をエッ
チングする工程と、全面に第３の導電膜を堆積したの
ち、前記第１の導電膜、前記第２の導電膜、前記第３の
導電膜の一部をエッチングしてゲート電極を形成する工
程とを含むＭＯＳ集積回路の製造方法。 - 【請求項２】 第１の導電膜に砒素がドープされている
請求項１記載のＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172222A JPH0621369A (ja) | 1992-06-30 | 1992-06-30 | Ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172222A JPH0621369A (ja) | 1992-06-30 | 1992-06-30 | Ｍｏｓ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621369A true JPH0621369A (ja) | 1994-01-28 |
Family
ID=15937863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172222A Pending JPH0621369A (ja) | 1992-06-30 | 1992-06-30 | Ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621369A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| JP2003069024A (ja) * | 2001-08-22 | 2003-03-07 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2006024859A (ja) * | 2004-07-09 | 2006-01-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7011980B1 (en) | 2005-05-09 | 2006-03-14 | International Business Machines Corporation | Method and structures for measuring gate tunneling leakage parameters of field effect transistors |
-
1992
- 1992-06-30 JP JP4172222A patent/JPH0621369A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5989946A (en) * | 1996-01-03 | 1999-11-23 | Micron Technology, Inc. | Method of forming SRAM cells and pairs of field effect transistors |
| JP2003069024A (ja) * | 2001-08-22 | 2003-03-07 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2006024859A (ja) * | 2004-07-09 | 2006-01-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |