JPH04127539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04127539A JPH04127539A JP24909890A JP24909890A JPH04127539A JP H04127539 A JPH04127539 A JP H04127539A JP 24909890 A JP24909890 A JP 24909890A JP 24909890 A JP24909890 A JP 24909890A JP H04127539 A JPH04127539 A JP H04127539A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多結晶シリコン膜を使
用した半導体装置の製造方法に関する。
用した半導体装置の製造方法に関する。
従来、半導体装置では、導電膜として多結晶シリコン膜
を用いることがあり、例えばMO3型電界効果トランジ
スタ(MOSFET)のゲート電極として使用すること
が多い。
を用いることがあり、例えばMO3型電界効果トランジ
スタ(MOSFET)のゲート電極として使用すること
が多い。
第2図はこのような多結晶シリコン膜を用いた従来の縦
型MO5FETの一例であり、特にそのチップ外周部分
を製造工程順に示す断面図である。
型MO5FETの一例であり、特にそのチップ外周部分
を製造工程順に示す断面図である。
先ず、第2図(a)のように、N型半導体基板l上に酸
化膜を設け、この酸化膜を選択的にエツチングし、膜厚
約5000人のマスク酸化膜2を形成する。次いで、こ
のマスク酸化膜2を用いてP型不純物をイオン注入法に
より注入し、熱酸化することでP型半導体拡散層3を形
成する。このとき、熱酸化により全面にフィールド酸化
膜4が膜厚約10000人に形成される。
化膜を設け、この酸化膜を選択的にエツチングし、膜厚
約5000人のマスク酸化膜2を形成する。次いで、こ
のマスク酸化膜2を用いてP型不純物をイオン注入法に
より注入し、熱酸化することでP型半導体拡散層3を形
成する。このとき、熱酸化により全面にフィールド酸化
膜4が膜厚約10000人に形成される。
次いで、第2図(b)のように、前記マスク酸化膜2の
エツジ線に沿って前記フィールド酸化膜4をエツチング
する。これにより、前記マスク酸化膜2とフィールド酸
化膜4とが一体化された絶縁膜(以後これをフィールド
酸化膜4で代表して示す)が形成される。
エツジ線に沿って前記フィールド酸化膜4をエツチング
する。これにより、前記マスク酸化膜2とフィールド酸
化膜4とが一体化された絶縁膜(以後これをフィールド
酸化膜4で代表して示す)が形成される。
次に、第2図(c)のように、前記P型半導体拡散層3
上にゲート酸化膜を約500人成長し、さらにその上に
多結晶シリコン#5を約5ooo人形成する。
上にゲート酸化膜を約500人成長し、さらにその上に
多結晶シリコン#5を約5ooo人形成する。
次いで、第2図(d)のように、前記フィールド酸化M
4のエツジ線に沿って多結晶シリコン膜5を選択的にエ
ツチングする。そして、この多結晶シリコン膜5をマス
クとしてP型半導体拡散層(ベース)6を形成する。
4のエツジ線に沿って多結晶シリコン膜5を選択的にエ
ツチングする。そして、この多結晶シリコン膜5をマス
クとしてP型半導体拡散層(ベース)6を形成する。
さらに、第2図(e)のように、多結晶シリコン膜5と
フィールド酸化膜4の一部をエツチングしてそのエツジ
線を後退させ、その上でこれらをマスクにしてN型不純
物を注入し、N型半導体拡散層(ソース)7を形成する
。
フィールド酸化膜4の一部をエツチングしてそのエツジ
線を後退させ、その上でこれらをマスクにしてN型不純
物を注入し、N型半導体拡散層(ソース)7を形成する
。
次いで、第2図(f)のように、眉間絶縁膜8を約1o
ooo人成長する。そして、第2図(g)のように、前
記N型半導体拡散層7との接続領域をエツチングにより
開口した上で、表面にアルミニウムを蒸着法により成長
させ、かつ選択的にエツチングすることで、外周アルミ
ニウム電極9を形成し、縦型MO3FETが完成される
。
ooo人成長する。そして、第2図(g)のように、前
記N型半導体拡散層7との接続領域をエツチングにより
開口した上で、表面にアルミニウムを蒸着法により成長
させ、かつ選択的にエツチングすることで、外周アルミ
ニウム電極9を形成し、縦型MO3FETが完成される
。
〔発明が解決しようとする課題)
上述した従来の縦型MO3FETの場合、マスク酸化膜
2.フィールド酸化膜4.および多結晶シリコン膜5を
いずれも同一線上でエツチング除去している。このため
、各膜におけるエツチングばらつきや目ずれのために、
フィールド酸化膜4の段差部側面に多結晶シリコンが残
る場合がある。
2.フィールド酸化膜4.および多結晶シリコン膜5を
いずれも同一線上でエツチング除去している。このため
、各膜におけるエツチングばらつきや目ずれのために、
フィールド酸化膜4の段差部側面に多結晶シリコンが残
る場合がある。
すなわち、第2図(b)のフィールド酸化膜4のエツチ
ング時に、フィールド酸化膜4は下地のマスク酸化膜2
の段差部においてエツチングが行われるため、この部分
に横方向のエツチングが生じ、結果として第3図(a)
に示すように、エツチング後のフィールド酸化膜4(マ
スク酸化膜2を含む)の端面に凹部4aが生じてしまう
。
ング時に、フィールド酸化膜4は下地のマスク酸化膜2
の段差部においてエツチングが行われるため、この部分
に横方向のエツチングが生じ、結果として第3図(a)
に示すように、エツチング後のフィールド酸化膜4(マ
スク酸化膜2を含む)の端面に凹部4aが生じてしまう
。
このため、この状態で多結晶シリコン膜5を成長させる
と、第3図(b)のように、多結晶シリコン膜5が凹部
4a内に侵入され、かつその後に多結晶シリコン膜5を
エツチングしても、第3図(c)のように、前記凹部4
a内に多結晶シリコン膜の一部5′が残存されてしまう
。
と、第3図(b)のように、多結晶シリコン膜5が凹部
4a内に侵入され、かつその後に多結晶シリコン膜5を
エツチングしても、第3図(c)のように、前記凹部4
a内に多結晶シリコン膜の一部5′が残存されてしまう
。
したがって、この多結晶シリコン5′が以後の工程中で
脱落され、これが導電性の異物となって他の箇所に付着
し、付着箇所において電気的な短絡およびエツチング不
良を生じる原因となる。
脱落され、これが導電性の異物となって他の箇所に付着
し、付着箇所において電気的な短絡およびエツチング不
良を生じる原因となる。
本発明の目的は、多結晶シリコンが異物として生じるこ
とがない半導体装置の製造方法を提供することにある。
とがない半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上にマク
ス酸化膜を形成する工程と、このマスク酸化膜をマスク
にして半導体基板に拡散層を形成する工程と、前記マス
ク酸化膜を含む半導体基板上にフィールド酸化膜を形成
する工程と、このフィールド酸化膜を前記マスク酸化膜
のエツジ線とは異なる線に沿ってエツチングする工程と
、全面に多結晶シリコン膜を形成する工程と、この多結
晶シリコン膜を前記フィールド酸化膜およびマクス酸化
膜と共に所要パターンにエツチングする工程とを含んで
いる。
ス酸化膜を形成する工程と、このマスク酸化膜をマスク
にして半導体基板に拡散層を形成する工程と、前記マス
ク酸化膜を含む半導体基板上にフィールド酸化膜を形成
する工程と、このフィールド酸化膜を前記マスク酸化膜
のエツジ線とは異なる線に沿ってエツチングする工程と
、全面に多結晶シリコン膜を形成する工程と、この多結
晶シリコン膜を前記フィールド酸化膜およびマクス酸化
膜と共に所要パターンにエツチングする工程とを含んで
いる。
この場合、フィールド酸化膜はマスク酸化膜が存在しな
いマスク酸化膜のエツジ線よりも外側の線上でエツチン
グする。
いマスク酸化膜のエツジ線よりも外側の線上でエツチン
グする。
本発明方法によれば、フィールド酸化膜をマスク酸化膜
のエツジ部、すなわち段差部においてエツチングしない
ため、横方向のエツチング進行が発生せず、フィールド
酸化膜の端面に凹部が発生することがなく、多結晶シリ
コン膜のエツチング残りが防止される。
のエツジ部、すなわち段差部においてエツチングしない
ため、横方向のエツチング進行が発生せず、フィールド
酸化膜の端面に凹部が発生することがなく、多結晶シリ
コン膜のエツチング残りが防止される。
次に、本発明を図面を参照して説明する。
第1図は本発明を縦型MO3FETに適用した例を示し
ており、特にそのチップ外周部分を製造工程順に示す断
面図である。
ており、特にそのチップ外周部分を製造工程順に示す断
面図である。
先ず、第1図(a)のように、N型半導体基板1上に酸
化膜を設け、この酸化膜を選択的にエツチングしてマス
ク酸化膜2を膜厚約5000人で形成する。次いで、こ
のマスク酸化膜2をマスクにしてP型不純物をイオン注
入法により注入し、熱酸化してP型半導体拡散層3を形
成する。この熱酸化時には全面にフィールド酸化膜4が
形成される。
化膜を設け、この酸化膜を選択的にエツチングしてマス
ク酸化膜2を膜厚約5000人で形成する。次いで、こ
のマスク酸化膜2をマスクにしてP型不純物をイオン注
入法により注入し、熱酸化してP型半導体拡散層3を形
成する。この熱酸化時には全面にフィールド酸化膜4が
形成される。
次に、第1図(b)のように、マスク酸化膜2のエツジ
線よりもP型半導体拡散層3側に突出した線において前
記フィールド酸化膜4をエツチングする。すなわち、エ
ツチングに使用するマスクは、マスク酸化膜2をバター
ニングしたマスクに対して5μm程度チップ外周側に設
定したものを使用する。なお、以後マスク酸化膜2とフ
ィールド酸化膜4が一体化されたものをフィールド酸化
膜4で代表する。
線よりもP型半導体拡散層3側に突出した線において前
記フィールド酸化膜4をエツチングする。すなわち、エ
ツチングに使用するマスクは、マスク酸化膜2をバター
ニングしたマスクに対して5μm程度チップ外周側に設
定したものを使用する。なお、以後マスク酸化膜2とフ
ィールド酸化膜4が一体化されたものをフィールド酸化
膜4で代表する。
次に、第1図(C)のように、前記P型半導体拡散層3
の表面にゲート酸化膜(約5000人)10を成長し、
さらにその上に多結晶シリコン膜5(約5000人)を
形成する。
の表面にゲート酸化膜(約5000人)10を成長し、
さらにその上に多結晶シリコン膜5(約5000人)を
形成する。
次に、第1図(d)のように、多結晶シリコン膜5を選
択的にエツチングする。このとき、多結晶シリコン膜5
は前記フィールド酸化膜4のエツジ線に沿ってエツチン
グを行う。そして、この多結晶シリコン膜5をマスクに
してP型半導体拡散層(ベース)6を形成する。
択的にエツチングする。このとき、多結晶シリコン膜5
は前記フィールド酸化膜4のエツジ線に沿ってエツチン
グを行う。そして、この多結晶シリコン膜5をマスクに
してP型半導体拡散層(ベース)6を形成する。
さらに、第1図(e)のように、多結晶シリコン膜5お
よびフィールド酸化膜4を前記マスク酸化膜2のエツジ
線よりも内側に後退した線に沿ってエツチングする。そ
の後、これをマスクにしてN型不純物を注入し、N型半
導体拡散層(ソース)7を形成する。
よびフィールド酸化膜4を前記マスク酸化膜2のエツジ
線よりも内側に後退した線に沿ってエツチングする。そ
の後、これをマスクにしてN型不純物を注入し、N型半
導体拡散層(ソース)7を形成する。
次いで、第1図(f)のように、層間絶縁膜(約100
00人)8をCVD法で成長する。さらに、第1図(g
)のように、層間絶縁膜8の一部をエツチングして開口
した上で、アルミニウムを蒸着法等により成長し、かつ
選択的にエツチングすることで外周アルミニウム電極9
を形成し、縦型MO3FETが完成される。
00人)8をCVD法で成長する。さらに、第1図(g
)のように、層間絶縁膜8の一部をエツチングして開口
した上で、アルミニウムを蒸着法等により成長し、かつ
選択的にエツチングすることで外周アルミニウム電極9
を形成し、縦型MO3FETが完成される。
この製造方法においては、第1図(b)の工程でフィー
ルド酸化膜4をエツチングする際に、マスク酸化膜2の
エツジ線上、すなわちマスク酸化膜2の段差部でエツチ
ングを行わないため、横方向のエツチングが発生するこ
とがなく、エツチングされたフィールド酸化膜4の端面
に凹部が生じることはない。したがって、多結晶シリコ
ン膜5のエツチングにおいても、不要な多結晶シリコン
が残留することがなく、多結晶シリコンの異物の発生が
防止され、以後の工程における短絡、エツチング不良等
の発生を防止できる。
ルド酸化膜4をエツチングする際に、マスク酸化膜2の
エツジ線上、すなわちマスク酸化膜2の段差部でエツチ
ングを行わないため、横方向のエツチングが発生するこ
とがなく、エツチングされたフィールド酸化膜4の端面
に凹部が生じることはない。したがって、多結晶シリコ
ン膜5のエツチングにおいても、不要な多結晶シリコン
が残留することがなく、多結晶シリコンの異物の発生が
防止され、以後の工程における短絡、エツチング不良等
の発生を防止できる。
また、この製造方法では、従来技術による製品に対して
適用する場合においても、フィールド酸化膜4をエツチ
ングする際のマスクの変更のみで対処できるため、製造
工程の変更、追加も一切必要ない。
適用する場合においても、フィールド酸化膜4をエツチ
ングする際のマスクの変更のみで対処できるため、製造
工程の変更、追加も一切必要ない。
因に、本発明者が実際に本発明方法を実施したところ、
縦型MO3FETの場合には、チップ仕上がり時の歩留
りで約2%の向上が実現できた。
縦型MO3FETの場合には、チップ仕上がり時の歩留
りで約2%の向上が実現できた。
以上、縦型MO3FETのチップ外周部分について説明
してきたが、他の半導体装置についても本発明が適用で
きることは言うまでもない。
してきたが、他の半導体装置についても本発明が適用で
きることは言うまでもない。
以上説明したように本発明は、フィールド酸化膜をマス
ク酸化膜の段差部においてエツチングしないため、横方
向のエツチング進行が原因とされる凹部がフィールド酸
化膜の端面に発生されることがなく、多結晶シリコン膜
のエツチング残りが防止される。これにより、以後の工
程で残留多結晶シリコンが脱落して発生していた半導体
装置の短絡不良、エツチング不良が防止できる効果があ
る。
ク酸化膜の段差部においてエツチングしないため、横方
向のエツチング進行が原因とされる凹部がフィールド酸
化膜の端面に発生されることがなく、多結晶シリコン膜
のエツチング残りが防止される。これにより、以後の工
程で残留多結晶シリコンが脱落して発生していた半導体
装置の短絡不良、エツチング不良が防止できる効果があ
る。
第1図(a)ないしくg)は本発明の一実施例を製造工
程順に示す断面図、第2図(a)ないしくg)は従来の
製造方法を製造工程順に示す断面図、第3図(a)ない
しくC)は従来の問題点を説明するための工程一部の断
面図である。 1・・・N型半導体基板、2・・・マスク酸化膜、3・
・・P型半導体拡散層、4・・・フィールド酸化膜、5
・・・多結晶シリコン膜、6・・・P型半導体拡散層、
7・・・N型半導体拡散層、 8・・・層間絶縁膜、 9・・・外周アル ミニラム電極、 0・・・ゲート酸化膜。 第2 図 第 図
程順に示す断面図、第2図(a)ないしくg)は従来の
製造方法を製造工程順に示す断面図、第3図(a)ない
しくC)は従来の問題点を説明するための工程一部の断
面図である。 1・・・N型半導体基板、2・・・マスク酸化膜、3・
・・P型半導体拡散層、4・・・フィールド酸化膜、5
・・・多結晶シリコン膜、6・・・P型半導体拡散層、
7・・・N型半導体拡散層、 8・・・層間絶縁膜、 9・・・外周アル ミニラム電極、 0・・・ゲート酸化膜。 第2 図 第 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板上にマクス酸化膜を形成する工程と、こ
のマスク酸化膜をマスクにして半導体基板に拡散層を形
成する工程と、前記マスク酸化膜を含む半導体基板上に
フィールド酸化膜を形成する工程と、このフィールド酸
化膜を前記マスク酸化膜のエッジ線とは異なる線に沿っ
てエッチングする工程と、全面に多結晶シリコン膜を形
成する工程と、この多結晶シリコン膜を前記フィールド
酸化膜およびマクス酸化膜と共に所要パターンにエッチ
ングする工程とを含むことを特徴とする半導体装置の製
造方法。 2、フィールド酸化膜はマスク酸化膜が存在しないマス
ク酸化膜のエッジ線よりも外側の線上でエッチングして
なる特許請求の範囲第1項記載の半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24909890A JP2689710B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24909890A JP2689710B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04127539A true JPH04127539A (ja) | 1992-04-28 |
JP2689710B2 JP2689710B2 (ja) | 1997-12-10 |
Family
ID=17187941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24909890A Expired - Fee Related JP2689710B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2689710B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005136116A (ja) * | 2003-10-30 | 2005-05-26 | Sanken Electric Co Ltd | 半導体素子およびその製造方法 |
WO2010023797A1 (ja) * | 2008-08-29 | 2010-03-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
WO2020208706A1 (ja) * | 2019-04-09 | 2020-10-15 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
-
1990
- 1990-09-19 JP JP24909890A patent/JP2689710B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005136116A (ja) * | 2003-10-30 | 2005-05-26 | Sanken Electric Co Ltd | 半導体素子およびその製造方法 |
WO2010023797A1 (ja) * | 2008-08-29 | 2010-03-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
WO2020208706A1 (ja) * | 2019-04-09 | 2020-10-15 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
JPWO2020208706A1 (ja) * | 2019-04-09 | 2021-10-14 | 三菱電機株式会社 | 半導体装置および半導体モジュール |
CN113678261A (zh) * | 2019-04-09 | 2021-11-19 | 三菱电机株式会社 | 半导体装置及半导体模块 |
Also Published As
Publication number | Publication date |
---|---|
JP2689710B2 (ja) | 1997-12-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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