JPS59177940A - 素子分離領域の製造方法 - Google Patents
素子分離領域の製造方法Info
- Publication number
- JPS59177940A JPS59177940A JP5183083A JP5183083A JPS59177940A JP S59177940 A JPS59177940 A JP S59177940A JP 5183083 A JP5183083 A JP 5183083A JP 5183083 A JP5183083 A JP 5183083A JP S59177940 A JPS59177940 A JP S59177940A
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- JP
- Japan
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- polycrystalline silicon
- silicon dioxide
- silicon
- dioxide film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は素子間分離用二酸化珪素膜の製造方法に関する
ものである。
ものである。
現在高集積化が進む中で、Ｍｏ５Ｉｃにおいてはゲート
寸法、アルミニウム配線幅等デバイス寸法は微細化の一
途をたどっている。これに伴い素子間分離領域幅も微細
化が要求されている。
寸法、アルミニウム配線幅等デバイス寸法は微細化の一
途をたどっている。これに伴い素子間分離領域幅も微細
化が要求されている。
従来ＭＯ８ＩＣにおける素子分離技術としてＬＯＣＯ８
法がよく知られている。
法がよく知られている。
第１図はとのＬＯＣＯ８構造の断面を模式的に示した例
であり、１１はｐ型のシリコン単結晶基板、１２は薄い
二酸化珪素膜、１３は耐熱酸化膜としての窒化珪素膜、
１４はチャンネルストッパとしてのボヨン拡散層、１５
はフィールドに形成された厚い二酸化珪素膜、１５Ａは
バーズビークを各々表わしている。このような従来のＬ
ＯＣＯ８法では、１）バーズビークが生じる、 ２）チャンネル幅が狭くなるとチャンネルストッパボロ
ンの素子領域へのしみ出しによるチャンネル効果が現わ
れる、 という欠点を有している。バーズビークとはＬＯｃｏｓ
構造を形成する際に生じる二酸化珪素膜の素子領域への
しみ込み部分を指し、この大きさは横方向に０５μｍ程
度となる。このため実際に出来上った素子寸法はマスク
寸法より少なくともバーズビーク分は狭くなり、マスク
上ではあらかじめバーズビークによって狭まる量を見込
んで寸法を設計しなくてはならない。さらに狭チャンネ
ル効果はしきい値電圧の増加、電流駆動能力の低下をも
たらす。このようにＬＯＣＯ８構造は高集積化にとって
は非常に大きな問題点を有している。
であり、１１はｐ型のシリコン単結晶基板、１２は薄い
二酸化珪素膜、１３は耐熱酸化膜としての窒化珪素膜、
１４はチャンネルストッパとしてのボヨン拡散層、１５
はフィールドに形成された厚い二酸化珪素膜、１５Ａは
バーズビークを各々表わしている。このような従来のＬ
ＯＣＯ８法では、１）バーズビークが生じる、 ２）チャンネル幅が狭くなるとチャンネルストッパボロ
ンの素子領域へのしみ出しによるチャンネル効果が現わ
れる、 という欠点を有している。バーズビークとはＬＯｃｏｓ
構造を形成する際に生じる二酸化珪素膜の素子領域への
しみ込み部分を指し、この大きさは横方向に０５μｍ程
度となる。このため実際に出来上った素子寸法はマスク
寸法より少なくともバーズビーク分は狭くなり、マスク
上ではあらかじめバーズビークによって狭まる量を見込
んで寸法を設計しなくてはならない。さらに狭チャンネ
ル効果はしきい値電圧の増加、電流駆動能力の低下をも
たらす。このようにＬＯＣＯ８構造は高集積化にとって
は非常に大きな問題点を有している。
本発明はバーズビークをなくすことによりマスク寸法と
実際に出来上ったものの間の寸法変換差を極力小さく抑
え、かつチャンネルストッパボロンの影響をなくすこと
により高集積化に適した素子分離領域の製造方法を提供
することを目的としている。
実際に出来上ったものの間の寸法変換差を極力小さく抑
え、かつチャンネルストッパボロンの影響をなくすこと
により高集積化に適した素子分離領域の製造方法を提供
することを目的としている。
本発明によれば、シリコン結晶基板上に溝を設ける工程
、前記シリコン基板上に厚い二酸化珪素膜を堆積して前
記溝を完全に埋める工程、前記二酸化珪素膜上に多結晶
シリコンを形成し、その多結晶シリコンをスパッタエッ
チ技術により表面からエツチング除去して前記二酸化珪
素膜の段差部にのみ多結晶シリコンを形成する工程、前
記溝部のみをレジストで被う工程、前記ホトレジストで
被われていない部分の前記二酸化珪素膜をエツチング除
去する工程、とを有することを特徴とする素子分離領域
の製造方法が得られる。
、前記シリコン基板上に厚い二酸化珪素膜を堆積して前
記溝を完全に埋める工程、前記二酸化珪素膜上に多結晶
シリコンを形成し、その多結晶シリコンをスパッタエッ
チ技術により表面からエツチング除去して前記二酸化珪
素膜の段差部にのみ多結晶シリコンを形成する工程、前
記溝部のみをレジストで被う工程、前記ホトレジストで
被われていない部分の前記二酸化珪素膜をエツチング除
去する工程、とを有することを特徴とする素子分離領域
の製造方法が得られる。
以下本発明の典型的な一実施例について第２図を用いて
詳述する。
詳述する。
第２図（＆］は、ｐ型シリコン単結晶基板２１表面に熱
酸化法により二酸化珪素膜２２を形成し、さらにその表
面にＣＶＤ法により窒化珪素膜２３を形成した後、溝部
形成領域以外の表面をホトレジスト２４で被った状態を
示している。
酸化法により二酸化珪素膜２２を形成し、さらにその表
面にＣＶＤ法により窒化珪素膜２３を形成した後、溝部
形成領域以外の表面をホトレジスト２４で被った状態を
示している。
第２図（ｂｌは、前記ホトレジストを耐エツチングマス
クとして前記窒化珪素膜２３．二酸化珪素膜２２を各々
エツチング除去し、さらにシリコン単結晶してイオン注
入法により前記溝Ａの底部にチャンネルストッパとして
のボロン拡散層２６を形成した状態を示している。この
工程で形成した溝Ａ部が以後非素子領域つまり分離領域
となり、その他の領域が素子領域となる。
クとして前記窒化珪素膜２３．二酸化珪素膜２２を各々
エツチング除去し、さらにシリコン単結晶してイオン注
入法により前記溝Ａの底部にチャンネルストッパとして
のボロン拡散層２６を形成した状態を示している。この
工程で形成した溝Ａ部が以後非素子領域つまり分離領域
となり、その他の領域が素子領域となる。
第２図（０）は、前記溝Ａを十分埋められるようＧ■法
により二酸化珪素膜ｎをウェハー全面に形成しに後、さ
らにＣＶＤ法により多結晶シリコン四を表面に厚く形成
した状態を示している。
により二酸化珪素膜ｎをウェハー全面に形成しに後、さ
らにＣＶＤ法により多結晶シリコン四を表面に厚く形成
した状態を示している。
第２図＋１１１は、反応性スパッタエツチング技術を用
いて多結晶シリコンｎをエツチング除去して素子領域と
非素子領域の境の段差部分に多結晶シリコン２８Ａを残
し、その後ホトレジスト２９を用いて非素子領域のみを
被った状態を示している。反応性スパッタエッチ技術を
用いてエツチングを行うとほとんどサイドエッチは生じ
ない。このため反応性スパッタエッチ技術により多結晶
シリコン路を表面よりエツチングして行くと多結晶シリ
コンが厚く形成されている段差部分には段差に沿って多
結晶シリコン２８Ａが残る。次の非素子領域のみをホト
レジスト２９を用いて被う工程ではこの素子領域と非素
子領域との境に形成された多結晶シリコン２８Ａ上に目
合わせを行う。この時の目合わせマージンとしては多結
晶シリコン２８Ａの横方向膜厚となり、多結晶シリコン
四の成長膜厚を厚くすることにより十分な目合わせマー
ジンが取れる。
いて多結晶シリコンｎをエツチング除去して素子領域と
非素子領域の境の段差部分に多結晶シリコン２８Ａを残
し、その後ホトレジスト２９を用いて非素子領域のみを
被った状態を示している。反応性スパッタエッチ技術を
用いてエツチングを行うとほとんどサイドエッチは生じ
ない。このため反応性スパッタエッチ技術により多結晶
シリコン路を表面よりエツチングして行くと多結晶シリ
コンが厚く形成されている段差部分には段差に沿って多
結晶シリコン２８Ａが残る。次の非素子領域のみをホト
レジスト２９を用いて被う工程ではこの素子領域と非素
子領域との境に形成された多結晶シリコン２８Ａ上に目
合わせを行う。この時の目合わせマージンとしては多結
晶シリコン２８Ａの横方向膜厚となり、多結晶シリコン
四の成長膜厚を厚くすることにより十分な目合わせマー
ジンが取れる。
このように素子領域と非素子領域の境に厚い多結晶シｆ
ｅｚン層を設けることにより容易に非素子領域のみをホ
トレジスト２９で被うことができる。
ｅｚン層を設けることにより容易に非素子領域のみをホ
トレジスト２９で被うことができる。
第２図（ｅ）は、非素子領域上に形成された前記ホトレ
ジス）２９および前記多結晶シリコン２８Ａを耐エツチ
ングマスクとして素子領域上に形成された前記二酸化珪
素膜がをエツチング除去し、その後前記ホトレジスト２
９．前記多結晶シリコン２８Ａ。
ジス）２９および前記多結晶シリコン２８Ａを耐エツチ
ングマスクとして素子領域上に形成された前記二酸化珪
素膜がをエツチング除去し、その後前記ホトレジスト２
９．前記多結晶シリコン２８Ａ。
前記窒化珪素膜２３Ａ、前記二酸化珪素膜２２を選択的
に順次除去して非素子領域にのみ二酸化珪素膜２′７Ａ
を残し、素子分離領域を形成した状態を示しである。
に順次除去して非素子領域にのみ二酸化珪素膜２′７Ａ
を残し、素子分離領域を形成した状態を示しである。
本発明は、従来のＬＯＣＯ８法に比べて次のような特長
を持つ。
を持つ。
１）溝にＣＶＤ法により二酸化珪素膜２７Ａを埋め込ん
で素子分離を行なっているのでバーズビ−りのようなも
のはなく、マスク寸法からのパターン寸法変換差は非常
に小さい。
で素子分離を行なっているのでバーズビ−りのようなも
のはなく、マスク寸法からのパターン寸法変換差は非常
に小さい。
２）溝Ａの下部にチャンネルストッパとしてのボロン拡
散層が形成されているので、溝を十分深くすれば、狭チ
ャンネル効果のようなボロンの素子特性への影響はほと
んどなくせ妬３）素子分離領域形成後のウェハー表面が
平坦になるので、その後ホトレジストを用いてパターニ
ングを行う際表面の凹凸によるパターン寸法の変化は起
こらない。
散層が形成されているので、溝を十分深くすれば、狭チ
ャンネル効果のようなボロンの素子特性への影響はほと
んどなくせ妬３）素子分離領域形成後のウェハー表面が
平坦になるので、その後ホトレジストを用いてパターニ
ングを行う際表面の凹凸によるパターン寸法の変化は起
こらない。
４）溝にＣＶＤ法により二酸化珪素膜を埋め込んで素子
分離を行なっているので高温長時間の熱処理工程がない
。このため不純物の再悠は小さく抑えられる。
分離を行なっているので高温長時間の熱処理工程がない
。このため不純物の再悠は小さく抑えられる。
以上述べた通り本発明によれば、マスク寸法からのパタ
ーン寸法変換差が非常に小さく、チャンネルストッパボ
ロンの影響を受けず、さらに表面が平坦な高集積化に適
した素子分離領域の製造方法が得られる。
ーン寸法変換差が非常に小さく、チャンネルストッパボ
ロンの影響を受けず、さらに表面が平坦な高集積化に適
した素子分離領域の製造方法が得られる。
第１図は、従来知られているＬＯＣＯ８法で形成した素
子間分離領域の模式的断面図であり、第２図（ａｌ ｆ
ｂ）（０） （（１）ｔｅｌの各図は本発明の一実施例
をプロセスを追って示した模式的断面図である。 図において各記号はそれぞれ次のものを示す。 １１ 、２１ ：シリコン単結晶基板、１２，１５．１
５Ａ。 ２２ 、２５ 、２７ 、２７ Ａ ：二酸化珪素膜、
１３ 、２３ 、２３ Ａ：窒化珪素膜、１４，２６：
チャンネルストッパ、詔２８Ａ：多結晶シリコン、２９
：ホトレジスト。 第１図 第 ２ 図 ４ （（１） 第 ２ 図 （Ｃ） （ｄ）
子間分離領域の模式的断面図であり、第２図（ａｌ ｆ
ｂ）（０） （（１）ｔｅｌの各図は本発明の一実施例
をプロセスを追って示した模式的断面図である。 図において各記号はそれぞれ次のものを示す。 １１ 、２１ ：シリコン単結晶基板、１２，１５．１
５Ａ。 ２２ 、２５ 、２７ 、２７ Ａ ：二酸化珪素膜、
１３ 、２３ 、２３ Ａ：窒化珪素膜、１４，２６：
チャンネルストッパ、詔２８Ａ：多結晶シリコン、２９
：ホトレジスト。 第１図 第 ２ 図 ４ （（１） 第 ２ 図 （Ｃ） （ｄ）
Claims (1)
- シリコン結晶基板上に溝を設ける工程、前記シリコン基
板上に二酸化珪素膜を堆積して前記溝を完全に埋める工
程、前記二酸化珪素膜上に多結晶シリコンを形成し、そ
の多結晶シリコンをスパッタエッチ技術により表面から
エツチング除去して前記段差部にのみ多結晶シリコンを
残す工程、前記溝部のみをレジストで被う工程、前記ホ
トレジスＦで被われていない部分の前記二酸化珪素膜を
エツチング除去する工程、とを有することを特徴とする
素子分離領域の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183083A JPS59177940A (ja) | 1983-03-28 | 1983-03-28 | 素子分離領域の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183083A JPS59177940A (ja) | 1983-03-28 | 1983-03-28 | 素子分離領域の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177940A true JPS59177940A (ja) | 1984-10-08 |
Family
ID=12897785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183083A Pending JPS59177940A (ja) | 1983-03-28 | 1983-03-28 | 素子分離領域の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0341898A2 (en) * | 1988-05-12 | 1989-11-15 | Advanced Micro Devices, Inc. | Improved method of planarization of topologies in integrated circuit structures |
| WO1995025343A1 (en) * | 1994-03-15 | 1995-09-21 | National Semiconductor Corporation | Planarized trench and field oxide isolation scheme |
| WO1995030242A1 (en) * | 1994-04-29 | 1995-11-09 | National Semiconductor Corporation | Simple planarized trench isolation and field oxide formation using poly-silicon |
-
1983
- 1983-03-28 JP JP5183083A patent/JPS59177940A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0341898A2 (en) * | 1988-05-12 | 1989-11-15 | Advanced Micro Devices, Inc. | Improved method of planarization of topologies in integrated circuit structures |
| WO1995025343A1 (en) * | 1994-03-15 | 1995-09-21 | National Semiconductor Corporation | Planarized trench and field oxide isolation scheme |
| US5683932A (en) * | 1994-03-15 | 1997-11-04 | National Semiconductor Corporation | Method of fabricating a planarized trench and field oxide isolation structure |
| US5691232A (en) * | 1994-03-15 | 1997-11-25 | National Semiconductor Corporation | Planarized trench and field oxide isolation scheme |
| WO1995030242A1 (en) * | 1994-04-29 | 1995-11-09 | National Semiconductor Corporation | Simple planarized trench isolation and field oxide formation using poly-silicon |
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