JP3283047B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
- Publication number
- JP3283047B2 JP3283047B2 JP25926791A JP25926791A JP3283047B2 JP 3283047 B2 JP3283047 B2 JP 3283047B2 JP 25926791 A JP25926791 A JP 25926791A JP 25926791 A JP25926791 A JP 25926791A JP 3283047 B2 JP3283047 B2 JP 3283047B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- semiconductor device
- oxide film
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び半導体装
置の製造方法に係わり、特に半導体集積回路の素子分離
技術に関する。
置の製造方法に係わり、特に半導体集積回路の素子分離
技術に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路の素子分
離方法は、シリコン窒化膜をマスクとして用いる選択酸
化法（Ｌocally Ｏxidation of Ｓilicon；ＬＯＣＯ
Ｓ）が広く使われていたが、素子間分離領域の幅が１μ
ｍ以下になると素子間分離能力の低下により使用困難と
なり、新しい素子間分離技術の検討が行われた。その一
つに、シリコン基板の素子間分離領域に異方性エッチン
グにより微細な溝を形成した後、この溝に化学反応蒸着
（ＣＶＤ）法等によりシリコン酸化膜や多結晶シリコン
膜を埋込む埋込み素子分離法があった。
離方法は、シリコン窒化膜をマスクとして用いる選択酸
化法（Ｌocally Ｏxidation of Ｓilicon；ＬＯＣＯ
Ｓ）が広く使われていたが、素子間分離領域の幅が１μ
ｍ以下になると素子間分離能力の低下により使用困難と
なり、新しい素子間分離技術の検討が行われた。その一
つに、シリコン基板の素子間分離領域に異方性エッチン
グにより微細な溝を形成した後、この溝に化学反応蒸着
（ＣＶＤ）法等によりシリコン酸化膜や多結晶シリコン
膜を埋込む埋込み素子分離法があった。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の埋込み素子分離法においては、異方性エッチン
グにより形成された微細な溝の底部コーナーの曲率半径
は小さく、従って埋込まれた膜とシリコン基板との熱膨
脹の差に起因して、シリコン基板が局所的に集中応力を
受け結晶欠陥が生じる。このため、ソース／ドレイン領
域でのｐｎ接合の逆方向リーク電流が増大するなど素子
特性が劣化するという問題点があった。
た従来の埋込み素子分離法においては、異方性エッチン
グにより形成された微細な溝の底部コーナーの曲率半径
は小さく、従って埋込まれた膜とシリコン基板との熱膨
脹の差に起因して、シリコン基板が局所的に集中応力を
受け結晶欠陥が生じる。このため、ソース／ドレイン領
域でのｐｎ接合の逆方向リーク電流が増大するなど素子
特性が劣化するという問題点があった。
【０００４】即ち、素子分離用に形成された溝に熱膨脹
係数の異なる材料を埋め込み、素子分離形成後の高温工
程で応力が集中すると、結晶欠陥が発生し易くなる。素
子分離領域に埋め込まれた絶縁膜とシリコンとの熱膨脹
係数の差に依存した応力は、巨視的には溝より深いシリ
コンだけの領域（以下、深部という）と溝が形成されて
いる深さまでの領域（以下、溝部という）との熱膨脹の
差に起因する。従って、応力の集中の程度は溝底部近傍
の形状に大きく依存する。
係数の異なる材料を埋め込み、素子分離形成後の高温工
程で応力が集中すると、結晶欠陥が発生し易くなる。素
子分離領域に埋め込まれた絶縁膜とシリコンとの熱膨脹
係数の差に依存した応力は、巨視的には溝より深いシリ
コンだけの領域（以下、深部という）と溝が形成されて
いる深さまでの領域（以下、溝部という）との熱膨脹の
差に起因する。従って、応力の集中の程度は溝底部近傍
の形状に大きく依存する。
【０００５】図１２に示すように、基板１に形成された
溝３の底部が平坦な場合、応力は溝３の底部を境に溝部
と深部とでは熱膨脹の変化率が大きいため、底部に大き
な応力集中が起こり結晶欠陥Ａが発生する。
溝３の底部が平坦な場合、応力は溝３の底部を境に溝部
と深部とでは熱膨脹の変化率が大きいため、底部に大き
な応力集中が起こり結晶欠陥Ａが発生する。
【０００６】また、図１３に示すように、溝３の側面の
傾斜の変化率が大きい部分にも応力集中が起こり結晶欠
陥Ａが発生する。
傾斜の変化率が大きい部分にも応力集中が起こり結晶欠
陥Ａが発生する。
【０００７】しかし、図１４に示すように、溝３の底部
コ−ナの曲率半径を増大し、底部に丸み３ａを持たせ表
面を滑らかにすると、局所的な応力集中が緩和され、結
晶欠陥の発生が防止される。
コ−ナの曲率半径を増大し、底部に丸み３ａを持たせ表
面を滑らかにすると、局所的な応力集中が緩和され、結
晶欠陥の発生が防止される。
【０００８】そこで、化学反応エッチング（ＣＤＥ：Ｃ
hemical dry etching ）や熱酸化により溝底部の曲率
半径の増大が図られたが、異方性エッチングにより所定
の深さの溝を形成した直後に化学反応エッチングや熱酸
化を施すというのは、ほぼ等方性の反応であり、溝底部
の曲率半径が増大すると同時に溝幅が広がり、微細な溝
が形成できなくなるという問題点があった。
hemical dry etching ）や熱酸化により溝底部の曲率
半径の増大が図られたが、異方性エッチングにより所定
の深さの溝を形成した直後に化学反応エッチングや熱酸
化を施すというのは、ほぼ等方性の反応であり、溝底部
の曲率半径が増大すると同時に溝幅が広がり、微細な溝
が形成できなくなるという問題点があった。
【０００９】本発明の目的は、上述した問題点に鑑み、
微細な溝の底部の曲率半径を増大して基板内の結晶欠陥
の発生を抑制し、素子特性が向上できる半導体装置及び
半導体装置の製造方法を提供するものである。
微細な溝の底部の曲率半径を増大して基板内の結晶欠陥
の発生を抑制し、素子特性が向上できる半導体装置及び
半導体装置の製造方法を提供するものである。
【００１０】
【課題を解決するための手段】上述した目的を達成する
ため、本発明の半導体装置の製造方法は、半導体基板に
異方性エッチングにより溝を形成する工程と、溝の側面
に側壁保護膜を形成する工程と、その側壁保護膜をマス
クとして溝の底部を、前記側壁保護膜の厚みとほぼ同じ
深さまで等方性エッチングし、溝の側面から溝底面に至
る、滑らかに連続する丸みを形成する工程と、溝を絶縁
膜で埋め込み、溝とほぼ同一形状を持つ素子分離領域を
形成する工程とを有する。
ため、本発明の半導体装置の製造方法は、半導体基板に
異方性エッチングにより溝を形成する工程と、溝の側面
に側壁保護膜を形成する工程と、その側壁保護膜をマス
クとして溝の底部を、前記側壁保護膜の厚みとほぼ同じ
深さまで等方性エッチングし、溝の側面から溝底面に至
る、滑らかに連続する丸みを形成する工程と、溝を絶縁
膜で埋め込み、溝とほぼ同一形状を持つ素子分離領域を
形成する工程とを有する。
【００１１】
【作用】本発明の半導体装置の製造方法によれば、等方
性エッチングにより、調整された形状の丸みが溝底部に
形成されるので、微細な溝幅を維持しながら、溝の底部
における応力集中を緩和する。よって、微細でかつ基板
内の結晶欠陥の発生を抑制できる素子分離構造を提供で
きる。
性エッチングにより、調整された形状の丸みが溝底部に
形成されるので、微細な溝幅を維持しながら、溝の底部
における応力集中を緩和する。よって、微細でかつ基板
内の結晶欠陥の発生を抑制できる素子分離構造を提供で
きる。
【００１２】
【実施例】以下、本発明の半導体装置の製造方法に係わ
る一実施例を図１乃至図１４に基づいて説明する。
る一実施例を図１乃至図１４に基づいて説明する。
【００１３】先ず、シリコン基板１上にシリコン酸化膜
２を形成する（図１）。
２を形成する（図１）。
【００１４】次に、写真食刻法及び反応性イオンエッチ
ング法により素子分離領域のシリコン酸化膜２を除去し
た後、シリコン酸化膜２をマスクとする反応性イオンエ
ッチング法によりシリコン基板１に幅が０．３μｍで深
さが０．６μｍ程度の溝３を形成する。尚、このとき形
成された溝３の底部は急峻に変化している（図２）。そ
して、化学気相成長法（ＣＶＤ法）により溝３の側面及
び底面に厚さが０．１μｍ程度のシリコン酸化膜４を均
一に成長させる（図３）。
ング法により素子分離領域のシリコン酸化膜２を除去し
た後、シリコン酸化膜２をマスクとする反応性イオンエ
ッチング法によりシリコン基板１に幅が０．３μｍで深
さが０．６μｍ程度の溝３を形成する。尚、このとき形
成された溝３の底部は急峻に変化している（図２）。そ
して、化学気相成長法（ＣＶＤ法）により溝３の側面及
び底面に厚さが０．１μｍ程度のシリコン酸化膜４を均
一に成長させる（図３）。
【００１５】次に、反応性イオンエッチング法（いわゆ
る側壁残し法）によりシリコン基板１の主面上及び溝３
の底面上のシリコン酸化膜４を除去し、溝３の側面にの
みシリコン酸化膜４を残す（図４）。
る側壁残し法）によりシリコン基板１の主面上及び溝３
の底面上のシリコン酸化膜４を除去し、溝３の側面にの
みシリコン酸化膜４を残す（図４）。
【００１６】その後、等方性エッチングにより溝３側面
のシリコン酸化膜４をマスクとして溝３の底部を０．１
μｍエッチングし、丸み３ａを持たせる（図５）。但
し、この場合、溝３側面のシリコン酸化膜４の厚さと丸
み３ａの曲率半径とをできるだけ等しくし、溝３の側面
と丸み５とが滑らかに連続するようにする。従って、シ
リコン酸化膜４の厚さと底部エッチングの深さとの差は
１０ｎｍ以下が望ましい。ちなみに、溝３の表面にシリ
コン酸化膜４の厚さと底部エッチングの深さとの差が１
０ｎｍ以上のとき生じる段差を表面処理により滑らかに
する場合、溝３の幅の著しい増加をもたらし、ひいては
集積回路の微細化を妨げる。
のシリコン酸化膜４をマスクとして溝３の底部を０．１
μｍエッチングし、丸み３ａを持たせる（図５）。但
し、この場合、溝３側面のシリコン酸化膜４の厚さと丸
み３ａの曲率半径とをできるだけ等しくし、溝３の側面
と丸み５とが滑らかに連続するようにする。従って、シ
リコン酸化膜４の厚さと底部エッチングの深さとの差は
１０ｎｍ以下が望ましい。ちなみに、溝３の表面にシリ
コン酸化膜４の厚さと底部エッチングの深さとの差が１
０ｎｍ以上のとき生じる段差を表面処理により滑らかに
する場合、溝３の幅の著しい増加をもたらし、ひいては
集積回路の微細化を妨げる。
【００１７】次に、シリコン酸化膜４を除去した後、溝
３の内面を薄くエッチング、もしくは酸化して底部エッ
チングによるシリコン表面の損傷及び汚染等を除去する
（図６）。
３の内面を薄くエッチング、もしくは酸化して底部エッ
チングによるシリコン表面の損傷及び汚染等を除去する
（図６）。
【００１８】しかる後、熱酸化により溝３の内面にシリ
コン酸化膜６を被着する（図７）。更に、全面に埋込み
絶縁膜７を化学気相成長法により一担堆積した後、この
埋込み絶縁膜７をエッチバック法によりシリコン酸化膜
２の厚さの途中まで埋め込む。ここで、埋込み絶縁膜７
はシリコン酸化膜またはシリコン窒化膜のどちらでも良
い。つまり、被着時の被覆率が良好で側面及び底面での
膜質が均一であることが望まれるが、本実施例のような
溝形状については、埋込み絶縁膜７の材料は選択しな
い。しかし、マスクに用いたシリコン酸化膜２の除去の
際の選択性を考慮すると、シリコン窒化膜が好ましい
（図８）。
コン酸化膜６を被着する（図７）。更に、全面に埋込み
絶縁膜７を化学気相成長法により一担堆積した後、この
埋込み絶縁膜７をエッチバック法によりシリコン酸化膜
２の厚さの途中まで埋め込む。ここで、埋込み絶縁膜７
はシリコン酸化膜またはシリコン窒化膜のどちらでも良
い。つまり、被着時の被覆率が良好で側面及び底面での
膜質が均一であることが望まれるが、本実施例のような
溝形状については、埋込み絶縁膜７の材料は選択しな
い。しかし、マスクに用いたシリコン酸化膜２の除去の
際の選択性を考慮すると、シリコン窒化膜が好ましい
（図８）。
【００１９】次に、シリコン酸化膜２を除去した後、シ
リコン基板１の主面上にゲート絶縁膜となるシリコン酸
化膜８を熱酸化法により形成する。そして、全面にゲー
ト電極となるドーパント不純物（リン）を添加した多結
晶シリコン膜９を形成する（図９）。
リコン基板１の主面上にゲート絶縁膜となるシリコン酸
化膜８を熱酸化法により形成する。そして、全面にゲー
ト電極となるドーパント不純物（リン）を添加した多結
晶シリコン膜９を形成する（図９）。
【００２０】その後、トランジスタ形成プロセスに従
い、多結晶シリコン膜９のパターンを形成する（図１
０）。
い、多結晶シリコン膜９のパターンを形成する（図１
０）。
【００２１】しかる後、多結晶シリコン膜９のパターン
をマスクとして、シリコン酸化膜８をパタ−ニングした
後、シリコン基板１表面部の多結晶シリコン膜９の両側
に拡散層１０を形成し、所望の電気的特性を持つトラン
ジスタを形成する（図１１）。
をマスクとして、シリコン酸化膜８をパタ−ニングした
後、シリコン基板１表面部の多結晶シリコン膜９の両側
に拡散層１０を形成し、所望の電気的特性を持つトラン
ジスタを形成する（図１１）。
【００２２】本実施例では、シリコン酸化膜４の厚さを
０．１μｍとしたが、この値は溝３の幅の半分にできる
だけ近い方が溝３底部の曲率半径を大きくとることがで
きる。しかし、シリコン酸化膜４の厚さを溝３を塞ぐほ
ど厚くした場合、底部エッチングのためのガスが溝３の
底部に供給されなくなるので、開孔されている必要があ
る。
０．１μｍとしたが、この値は溝３の幅の半分にできる
だけ近い方が溝３底部の曲率半径を大きくとることがで
きる。しかし、シリコン酸化膜４の厚さを溝３を塞ぐほ
ど厚くした場合、底部エッチングのためのガスが溝３の
底部に供給されなくなるので、開孔されている必要があ
る。
【００２３】尚、本実施例においては、溝３の幅を０．
３μｍとしたが、この溝幅は集積回路設計に依存するも
のであり、この値に限定する理由はない。
３μｍとしたが、この溝幅は集積回路設計に依存するも
のであり、この値に限定する理由はない。
【００２４】
【発明の効果】以上説明したように本発明によれば、微
細な溝の底部に丸みを持たせるので、溝底部の応力集中
が緩和され、基板内の結晶欠陥の発生が抑制できる。従
って、微細集積回路において、ｐｎ接合の逆方向リーク
電流の増大が防止できるなど素子特性の向上ができる。
細な溝の底部に丸みを持たせるので、溝底部の応力集中
が緩和され、基板内の結晶欠陥の発生が抑制できる。従
って、微細集積回路において、ｐｎ接合の逆方向リーク
電流の増大が防止できるなど素子特性の向上ができる。
【図１】本発明装置の製造工程断面図である。
【図２】本発明装置の製造工程断面図である。
【図３】本発明装置の製造工程断面図である。
【図４】本発明装置の製造工程断面図である。
【図５】本発明装置の製造工程断面図である。
【図６】本発明装置の製造工程断面図である。
【図７】本発明装置の製造工程断面図である。
【図８】本発明装置の製造工程断面図である。
【図９】本発明装置の製造工程断面図である。
【図１０】本発明装置の製造工程断面図である。
【図１１】本発明装置の製造工程断面図である。
【図１２】底部が平坦な溝の結晶欠陥を説明する図であ
る。
る。
【図１３】側面の傾斜の変化率が大きい溝の結晶欠陥を
説明する図である。
説明する図である。
【図１４】底部に丸みを持たせた場合の溝の応力集中を
説明する図である。
説明する図である。
１ シリコン基板 ２，４，６，８ シリコン酸化膜 ３ 溝 ３ａ 丸み ７ 埋込み絶縁膜 ９ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−158642（ＪＰ，Ａ) 特開 昭63−234534（ＪＰ，Ａ) 特開 昭63−278338（ＪＰ，Ａ) 特開 昭57−154855（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/3065 H01L 21/316
Claims (4)
- 【請求項１】 半導体基板に異方性エッチングにより溝
を形成する工程と、 前記溝の側面に側壁保護膜を形成する工程と、 前記側壁保護膜をマスクとして前記溝の底部を、前記側
壁保護膜の厚みとほぼ同じ深さまで等方性エッチング
し、前記溝の側面から溝底面に至る、滑らかに連続する
丸みを形成する工程と、 該溝を絶縁膜で埋め込み、該溝とほぼ同一形状を持つ素
子分離領域を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記側壁保護膜の厚みは、前記溝の幅の
１／２未満である請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記側壁保護膜の厚みは、前記溝の幅の
１／３以上１／２未満である請求項１に記載の半導体装
置の製造方法。 - 【請求項４】 さらに、 丸みを形成する工程の後に、前記側壁保護膜をエッチン
グ除去する工程と、 前記溝の内表面に酸化膜を形成する工程とを有し、 前記素子分離領域を形成する工程は、前記酸化膜を介し
て前記溝を埋め込む工程である請求項１乃至請求項３の
何れか１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25926791A JP3283047B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25926791A JP3283047B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102297A JPH05102297A (ja) | 1993-04-23 |
| JP3283047B2 true JP3283047B2 (ja) | 2002-05-20 |
Family
ID=17331731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25926791A Expired - Fee Related JP3283047B2 (ja) | 1991-10-07 | 1991-10-07 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3283047B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3396553B2 (ja) | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2000221460A (ja) | 1999-02-04 | 2000-08-11 | Matsushita Electric Ind Co Ltd | マルチチャンネル光変調素子 |
| JP4244456B2 (ja) | 1999-08-04 | 2009-03-25 | 株式会社デンソー | 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ |
| ITMI20010039A1 (it) | 2000-01-14 | 2002-07-11 | Denso Corp | Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
| JP4537618B2 (ja) * | 2001-06-07 | 2010-09-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1991
- 1991-10-07 JP JP25926791A patent/JP3283047B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102297A (ja) | 1993-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6261921B1 (en) | Method of forming shallow trench isolation structure | |
| US6331469B1 (en) | Trench isolation structure, semiconductor device having the same, and trench isolation method | |
| KR100275730B1 (ko) | 트렌치 소자분리 방법 | |
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| JP2812811B2 (ja) | 半導体装置のフィールド酸化膜形成方法 | |
| JP3880207B2 (ja) | トレンチ隔離の形成方法 | |
| JPS6340337A (ja) | 集積回路分離法 | |
| US6309948B1 (en) | Method for fabrication of a semiconductor device | |
| JPS63234534A (ja) | 半導体素子の製造方法 | |
| US5937309A (en) | Method for fabricating shallow trench isolation structure | |
| US4661832A (en) | Total dielectric isolation for integrated circuits | |
| US5681776A (en) | Planar selective field oxide isolation process using SEG/ELO | |
| EP0818815A1 (en) | Fabricating method for semiconductor device | |
| US6171929B1 (en) | Shallow trench isolator via non-critical chemical mechanical polishing | |
| KR100407567B1 (ko) | 덴트 없는 트렌치 격리 형성 방법 | |
| US20050012158A1 (en) | Locos trench isolation structure | |
| JP3283047B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6248641B1 (en) | Method of fabricating shallow trench isolation | |
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JP2001177090A (ja) | 集積回路 | |
| JPS59165434A (ja) | 半導体装置の製造方法 | |
| JPH05849B2 (ja) | ||
| JP2955838B2 (ja) | 半導体装置の製造方法 | |
| JP3265836B2 (ja) | 半導体装置の製造方法 | |
| JPH11260906A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |