JPH0473296B2 - - Google Patents
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- JPH0473296B2 JPH0473296B2 JP58039113A JP3911383A JPH0473296B2 JP H0473296 B2 JPH0473296 B2 JP H0473296B2 JP 58039113 A JP58039113 A JP 58039113A JP 3911383 A JP3911383 A JP 3911383A JP H0473296 B2 JPH0473296 B2 JP H0473296B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に素子特性を劣化させることなく、素子形成領域
の寸法誤差をも小さくする素子分離方法に関す
る。
に素子特性を劣化させることなく、素子形成領域
の寸法誤差をも小さくする素子分離方法に関す
る。
従来、半導体装置、特にMOS型半導体集積回
路装置では、素子間のフイールド領域に厚い絶縁
膜を形成する方法として、選択酸化法が知られて
いる。
路装置では、素子間のフイールド領域に厚い絶縁
膜を形成する方法として、選択酸化法が知られて
いる。
以下、選択酸化法について第１図ａ〜ｄを参照
して説明する。
して説明する。
第１図ａに示す如く、例えばＰ型（100）シリ
コン基板１１を、例えば1000℃の熱酸化により約
800Åの酸化シリコン膜１２を形成したのち、化
学的気相成長（CVD）法により耐酸化性膜、例
えばシリコン窒化膜１３を約1000Å程度形成す
る。
コン基板１１を、例えば1000℃の熱酸化により約
800Åの酸化シリコン膜１２を形成したのち、化
学的気相成長（CVD）法により耐酸化性膜、例
えばシリコン窒化膜１３を約1000Å程度形成す
る。
次いで、第１図ｂに示す如く、フイールド領域
の酸化シリコン膜１２、及びシリコン窒化膜１３
を除去し、フイールド領域に自己整合で、例えば
ボロンをフイールドイオン注入し、反転防止層１
４を形成する。
の酸化シリコン膜１２、及びシリコン窒化膜１３
を除去し、フイールド領域に自己整合で、例えば
ボロンをフイールドイオン注入し、反転防止層１
４を形成する。
その後、第１図ｃに示す如く、例えば水蒸気を
含む酸化性雰囲気で1000℃４時間程度酸化を行な
いフイールド酸化膜１５をフイールド領域にのみ
選択的に形成する。
含む酸化性雰囲気で1000℃４時間程度酸化を行な
いフイールド酸化膜１５をフイールド領域にのみ
選択的に形成する。
次に第１図ｄに示す如く、素子形成領域の酸化
シリコン膜１２及びシリコン窒化膜１３を除去
し、素子形成領域のシリコン基板を露出させる。
シリコン膜１２及びシリコン窒化膜１３を除去
し、素子形成領域のシリコン基板を露出させる。
以下、通常の工程により、露出した基板に所望
の素子を形成する。
の素子を形成する。
しかしながら、かかる方法を、ますます微細
化、高密度化が進む集積回路の素子間分離に用い
る場合、次の様な問題点がある。
化、高密度化が進む集積回路の素子間分離に用い
る場合、次の様な問題点がある。
第１に、厚いフイールド酸化膜を選択的に形成
する際、酸化は横方向にも進行するため、耐酸化
性マスクである窒化シリコン膜の端部から厚いフ
イールド酸化膜が鳥のくちばし状に食い込み、こ
れが素子領域の寸法誤差の原因となり、また高集
積化の妨げとなる。
する際、酸化は横方向にも進行するため、耐酸化
性マスクである窒化シリコン膜の端部から厚いフ
イールド酸化膜が鳥のくちばし状に食い込み、こ
れが素子領域の寸法誤差の原因となり、また高集
積化の妨げとなる。
第２に、厚いフイールド酸化膜の形成には、例
えば水蒸気を含む酸化性雰囲気で1000℃４時間と
いつた高温かつ長時間の熱処理を必要とする為す
でにドープされているフイールド領域の不純物が
拡散によつて再分布して、素子形成領域にまでし
み出し、これが素子特性を劣化させ、高集積化を
妨げる。
えば水蒸気を含む酸化性雰囲気で1000℃４時間と
いつた高温かつ長時間の熱処理を必要とする為す
でにドープされているフイールド領域の不純物が
拡散によつて再分布して、素子形成領域にまでし
み出し、これが素子特性を劣化させ、高集積化を
妨げる。
次に第２の従来例を第３図ａ〜ｂを参照して説
明する。
明する。
第３図ａに示すように、フイールド領域の二酸
化シリコン膜５２及びシリコン窒化膜５３を除去
する。その後全面にシリコン窒化膜５８を堆積す
る。その後エツチングに方向性をもつた例えば
CF4ガスを用いた反応性イオンエツチングによ
り、シリコン窒化膜５８をエツチングし、素子形
成領域に形成された二酸化シリコン膜５２及び、
窒化シリコン膜５３の少なくとも側壁部にシリコ
ン窒化膜５８を残置する。次いて二酸化シリコン
膜５２及びシリコン窒化膜５３からなる多層膜と
その側壁部に残置されたシリコン窒化膜５８をマ
スクとしてフイールド部シリコン基板中にフイー
ルドイオン注入を行なつて、反転防止層５４を形
成する。
化シリコン膜５２及びシリコン窒化膜５３を除去
する。その後全面にシリコン窒化膜５８を堆積す
る。その後エツチングに方向性をもつた例えば
CF4ガスを用いた反応性イオンエツチングによ
り、シリコン窒化膜５８をエツチングし、素子形
成領域に形成された二酸化シリコン膜５２及び、
窒化シリコン膜５３の少なくとも側壁部にシリコ
ン窒化膜５８を残置する。次いて二酸化シリコン
膜５２及びシリコン窒化膜５３からなる多層膜と
その側壁部に残置されたシリコン窒化膜５８をマ
スクとしてフイールド部シリコン基板中にフイー
ルドイオン注入を行なつて、反転防止層５４を形
成する。
次に、第３図ｂに示すように例えば水蒸気を含
む酸化性雰囲気で1000℃４時間程度の酸化を行な
い、フイールド酸化膜５５をフイールド領域にの
み形成する。
む酸化性雰囲気で1000℃４時間程度の酸化を行な
い、フイールド酸化膜５５をフイールド領域にの
み形成する。
この後、素子形成領域上の二酸化シリコン膜５
２及びシリコン窒化膜５３、及びシリコン窒化膜
５８を除去し、素子形成領域のシリコン基板を露
出させ、通常の素子形成工程によりMOSトラン
ジスタを形成する。
２及びシリコン窒化膜５３、及びシリコン窒化膜
５８を除去し、素子形成領域のシリコン基板を露
出させ、通常の素子形成工程によりMOSトラン
ジスタを形成する。
しかし、側壁部にシリコン窒化膜を残置して、
高温長時間のフイールド酸化を行なうと、シリコ
ン窒化膜のエツヂを中心にシリコン基板にストレ
スが加わりシリコン基板中に転位などの結晶欠陥
５９ができる原因となる。この様な結晶欠陥の発
生は、素子特性に悪影響を与えていた。
高温長時間のフイールド酸化を行なうと、シリコ
ン窒化膜のエツヂを中心にシリコン基板にストレ
スが加わりシリコン基板中に転位などの結晶欠陥
５９ができる原因となる。この様な結晶欠陥の発
生は、素子特性に悪影響を与えていた。
本発明は、上記素子分離の欠点に鑑みなされた
ものであり、特に、素子特性を劣化させることな
く、微細素子の高密度集積化を可能とした半導体
装置の製造方法を提供するものである。
ものであり、特に、素子特性を劣化させることな
く、微細素子の高密度集積化を可能とした半導体
装置の製造方法を提供するものである。
本発明においては、まず、半導体基板の素子形
成領域に耐酸化性物質を含む例えば多層膜からな
る第１の物質層を形成する。次に全面にCVD（気
相成長）法により酸化シリコン層からなる第２の
層を堆積し、上記第２の層をエツチング雰囲気に
さらすことにより、上記素子形成領域に形成され
た第１の層の側壁部に上記第２の層を自己整合で
残置する。次に、第１の層及び上記残置された第
２の層をマスクとして反転防止のフイールドイオ
ン注入を行なう。
成領域に耐酸化性物質を含む例えば多層膜からな
る第１の物質層を形成する。次に全面にCVD（気
相成長）法により酸化シリコン層からなる第２の
層を堆積し、上記第２の層をエツチング雰囲気に
さらすことにより、上記素子形成領域に形成され
た第１の層の側壁部に上記第２の層を自己整合で
残置する。次に、第１の層及び上記残置された第
２の層をマスクとして反転防止のフイールドイオ
ン注入を行なう。
次に、フイールド酸化を行ない、フイールド領
域に選択的に第３の層を形成する。この後素子形
成領域にある上記第１の層を選択的にエツチング
除去して素子形成領域の基板表面を露出させる。
域に選択的に第３の層を形成する。この後素子形
成領域にある上記第１の層を選択的にエツチング
除去して素子形成領域の基板表面を露出させる。
その後、通常良く用いられている方法に従い素
子形成領域上に所望の素子を形成するものであ
る。
子形成領域上に所望の素子を形成するものであ
る。
本発明の方法によれば、フイールド酸化膜を選
択的に形成する際、耐酸化性マスクである窒化シ
リコン膜の端部をあらかじめ酸化シリコン膜でお
おつている為、フイールド酸化膜が鳥のくちばし
状に食い込む現象を防止し、素子領域の寸法誤差
を小さくすることができ、集積度の向上をはかり
得る。
択的に形成する際、耐酸化性マスクである窒化シ
リコン膜の端部をあらかじめ酸化シリコン膜でお
おつている為、フイールド酸化膜が鳥のくちばし
状に食い込む現象を防止し、素子領域の寸法誤差
を小さくすることができ、集積度の向上をはかり
得る。
さらに、フイールド酸化膜の形成時には、例え
ば水蒸気を含む酸化性雰囲気で1000℃４時間とい
つた高温かつ長時間の熱処理を必要とするため、
すでにドープされているフイールド領域の不純物
が拡散によつて再分布して素子形成領域にまでし
み出すという問題がある。しかし、本発明の方法
によれば、素子形成領域の窒化シリコン膜の側壁
に残置された酸化シリコン膜も又、フイールドイ
オン注入の際のマスクとなるので、この酸化シリ
コン膜の厚さを制御することにより、側壁部に残
る酸化シリコンの厚さを任意に制御でき、不純物
の再分布による素子形成領域へのしみ出しを制御
して、しみ出しをなくすることが可能となる。こ
れにより素子特性の劣化を防止し、高集積化を達
成できる。
ば水蒸気を含む酸化性雰囲気で1000℃４時間とい
つた高温かつ長時間の熱処理を必要とするため、
すでにドープされているフイールド領域の不純物
が拡散によつて再分布して素子形成領域にまでし
み出すという問題がある。しかし、本発明の方法
によれば、素子形成領域の窒化シリコン膜の側壁
に残置された酸化シリコン膜も又、フイールドイ
オン注入の際のマスクとなるので、この酸化シリ
コン膜の厚さを制御することにより、側壁部に残
る酸化シリコンの厚さを任意に制御でき、不純物
の再分布による素子形成領域へのしみ出しを制御
して、しみ出しをなくすることが可能となる。こ
れにより素子特性の劣化を防止し、高集積化を達
成できる。
以下、本発明の一実施例を第１図ａ〜ｆを参照
して説明する。
して説明する。
まず、第２図ａに示す如く、例えば面方位
（100）、比抵抗５〜50Ω−cmのＰ型シリコン基板
２１を用意し、この表面に800Å程度の熱酸化膜
２２および1000Å程度の窒化シリコン膜２３を順
次形成する。
（100）、比抵抗５〜50Ω−cmのＰ型シリコン基板
２１を用意し、この表面に800Å程度の熱酸化膜
２２および1000Å程度の窒化シリコン膜２３を順
次形成する。
次に、第２図ｂに示す如く、通常の写真食刻工
程により素子形成領域上をレジスト膜２７でおお
い、このレジスト膜２７をマスクにしてフイール
ド領域上の窒化シリコン膜２３および熱酸化膜２
２を順次例えば反応性イオン・エツチング技術を
用いてエツチング除去する。
程により素子形成領域上をレジスト膜２７でおお
い、このレジスト膜２７をマスクにしてフイール
ド領域上の窒化シリコン膜２３および熱酸化膜２
２を順次例えば反応性イオン・エツチング技術を
用いてエツチング除去する。
次に、第２図ｃに示す如く、表面全面に例えば
CVD法によりシリコン酸化膜（SiO2膜）２６を
約3000Å堆積する。
CVD法によりシリコン酸化膜（SiO2膜）２６を
約3000Å堆積する。
次に、第２図ｄに示す如く、エツチングに方向
性をもつた、例えばCF4ガスを用いた反応性イオ
ンエツチングにより、シリコン酸化膜２６をエツ
チングし、素子形成領域に形成された熱酸化膜２
３、および窒化シリコン膜２３の少なくとも側壁
部にシリコン酸化膜２６を残置する。次いて、熱
酸化膜２２及び窒化シリコン膜２３からなる多層
膜とその側壁部に残置されたシリコン酸化膜２６
をマスクにして、フイールド部シリコン基板中に
フイールドイオン注入を行つて反転防止層２４を
形成する。
性をもつた、例えばCF4ガスを用いた反応性イオ
ンエツチングにより、シリコン酸化膜２６をエツ
チングし、素子形成領域に形成された熱酸化膜２
３、および窒化シリコン膜２３の少なくとも側壁
部にシリコン酸化膜２６を残置する。次いて、熱
酸化膜２２及び窒化シリコン膜２３からなる多層
膜とその側壁部に残置されたシリコン酸化膜２６
をマスクにして、フイールド部シリコン基板中に
フイールドイオン注入を行つて反転防止層２４を
形成する。
次に、第２図ｅに示す如く、例えば水蒸気を含
む酸化性雰囲気で1000℃４時間程度酸化を行な
い、フイールド酸化膜２５をフイールド領域にの
み選択的に形成する。
む酸化性雰囲気で1000℃４時間程度酸化を行な
い、フイールド酸化膜２５をフイールド領域にの
み選択的に形成する。
次に、第２図ｆに示す如く、素子形成領域上の
熱酸化膜２２及び窒化シリコン膜２３を除去し、
素子形成領域のシリコン基板を露出させる。
熱酸化膜２２及び窒化シリコン膜２３を除去し、
素子形成領域のシリコン基板を露出させる。
この後は図示しないが、通常の素子形成工程に
よりMOSトランジスタ等が形成される。
よりMOSトランジスタ等が形成される。
かくして本実施例によれば、従来の選択酸化法
と同様に、一回の写真食刻工程により、フイール
ド酸化膜と反転防止層を自己整合で形成すること
ができる。
と同様に、一回の写真食刻工程により、フイール
ド酸化膜と反転防止層を自己整合で形成すること
ができる。
しかも、従来の選択酸化法による場合の前述し
た問題点も解決される。
た問題点も解決される。
即ち、まず第１に本実施例においてはフイール
ド酸化膜を選択的に形成する際、耐酸化性マスク
である窒化シリコン膜の端部をあらかじめシリコ
ン酸化膜でおおつている為フイールドエツジの酸
化膜厚を厚くすることが出来ると共にフイールド
酸化膜が鳥のくちばし状に食い込む現象を防止
し、素子形成領域の寸法誤差を小さくすることが
でき、集積度の向上をはかり得る。
ド酸化膜を選択的に形成する際、耐酸化性マスク
である窒化シリコン膜の端部をあらかじめシリコ
ン酸化膜でおおつている為フイールドエツジの酸
化膜厚を厚くすることが出来ると共にフイールド
酸化膜が鳥のくちばし状に食い込む現象を防止
し、素子形成領域の寸法誤差を小さくすることが
でき、集積度の向上をはかり得る。
第２に、本実施例においては、フイールド酸化
膜形成時の高温、長時間の熱処理工程によるフイ
ールド領域の不純物の再分布によつて、素子形成
領域へしみ出しを側壁部に残置されたシリコン酸
化膜によりコントロールする事が可能となり、こ
れにより素子特性の低下はほとんどみられなくな
り高集積化も可能となつた。
膜形成時の高温、長時間の熱処理工程によるフイ
ールド領域の不純物の再分布によつて、素子形成
領域へしみ出しを側壁部に残置されたシリコン酸
化膜によりコントロールする事が可能となり、こ
れにより素子特性の低下はほとんどみられなくな
り高集積化も可能となつた。
なお、本発明は、上述した実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々
変形して実施することができる。
ものではなく、その要旨を逸脱しない範囲で種々
変形して実施することができる。
なお、この発明は、MOSトランジスタに限ら
ず、各種の半導体装置に適用できるのも勿論のこ
とである。
ず、各種の半導体装置に適用できるのも勿論のこ
とである。
第１図ａ〜ｄは、従来の選択酸化工程を説明す
る断面図、第２図ａ〜ｆは、本発明の一実施例に
係わる選択酸化工程を示す断面図、第３図ａ，ｂ
は従来の他の工程を示す断面図である。 図において、１１，２１，５１…シリコン基
板、１２，２２，５２…熱酸化膜、１３，２３，
５３…窒化シリコン膜、１４，２４，５４…フイ
ールド反転防止層、１５，２５，５５…フイール
ド酸化膜、２６…シリコン酸化膜、２７…レジス
ト膜、５８…窒化シリコン膜（側壁に残置）、５
９…結晶欠陥。
る断面図、第２図ａ〜ｆは、本発明の一実施例に
係わる選択酸化工程を示す断面図、第３図ａ，ｂ
は従来の他の工程を示す断面図である。 図において、１１，２１，５１…シリコン基
板、１２，２２，５２…熱酸化膜、１３，２３，
５３…窒化シリコン膜、１４，２４，５４…フイ
ールド反転防止層、１５，２５，５５…フイール
ド酸化膜、２６…シリコン酸化膜、２７…レジス
ト膜、５８…窒化シリコン膜（側壁に残置）、５
９…結晶欠陥。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の素子形成領域に耐酸化性物質を
有する第１の層を形成する工程と、次いで第１の
層で覆われていない半導体基板、及び第１の層上
に気相成長法により第２の層として酸化シリコン
層を形成する工程と、第２の層を方向性エツチン
グにより、前記第１の層の側壁部に自己整合して
残置する工程と、前記第１の層及び残置された層
をマスクとして、基板と同導伝型の不純物を基板
表面に導入することによりフイールド反転防止層
を形成する工程と、平坦な半導体基板上に前記第
１及び第２の層が形成され、フイールド反転防止
層が前記残置された第２の層により素子形成領域
から隔離された状態で熱酸化を行ないフイールド
酸化膜を形成する工程と、前記第１の層を除去す
る工程とを備えたことを特徴とする半導体装置の
製造方法。 ２ 第１の層の側壁部に第２の層を残置する際反
応性イオン・エツチング法を用いたことを特徴と
する前記特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3911383A JPS59165434A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3911383A JPS59165434A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165434A JPS59165434A (ja) | 1984-09-18 |
| JPH0473296B2 true JPH0473296B2 (ja) | 1992-11-20 |
Family
ID=12544019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3911383A Granted JPS59165434A (ja) | 1983-03-11 | 1983-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165434A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191046A (ja) * | 1985-02-20 | 1986-08-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体集積回路の分離方法 |
| US4829019A (en) * | 1987-05-12 | 1989-05-09 | Texas Instruments Incorporated | Method for increasing source/drain to channel stop breakdown and decrease P+/N+ encroachment |
| US4814290A (en) * | 1987-10-30 | 1989-03-21 | International Business Machines Corporation | Method for providing increased dopant concentration in selected regions of semiconductor devices |
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| JPH05129282A (ja) * | 1991-11-01 | 1993-05-25 | Sharp Corp | 半導体装置およびその製造方法 |
| WO1997017729A1 (en) * | 1995-11-10 | 1997-05-15 | Advanced Micro Devices, Inc. | Silicon dioxide spacer for locos or recessed locos |
| JPH09134916A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 素子分離絶縁膜形成方法 |
| KR100253350B1 (ko) * | 1997-11-17 | 2000-04-15 | 김영환 | 반도체소자의 필드산화막 형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040289A (ja) * | 1973-08-15 | 1975-04-12 | ||
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-
1983
- 1983-03-11 JP JP3911383A patent/JPS59165434A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040289A (ja) * | 1973-08-15 | 1975-04-12 | ||
| JPS587839A (ja) * | 1981-07-07 | 1983-01-17 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165434A (ja) | 1984-09-18 |
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