JPH0763072B2 - 半導体デバイスの分離方法 - Google Patents
半導体デバイスの分離方法Info
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- JPH0763072B2 JPH0763072B2 JP60180633A JP18063385A JPH0763072B2 JP H0763072 B2 JPH0763072 B2 JP H0763072B2 JP 60180633 A JP60180633 A JP 60180633A JP 18063385 A JP18063385 A JP 18063385A JP H0763072 B2 JPH0763072 B2 JP H0763072B2
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体デバイスに係り、更に詳しくはデバイス
への酸化物侵入を伴わないで、半導体デバイスに酸化物
層アイソレーシヨン（素子間分離部）を形成する方法に
関する。
への酸化物侵入を伴わないで、半導体デバイスに酸化物
層アイソレーシヨン（素子間分離部）を形成する方法に
関する。
従来技術及び発明が解決しようとする問題点 VLSI技術はより高い実装密度とすぐれた回路性能とを目
指してたえず進歩を続けている。VLSIデバイスの寸法を
非常に小さく縮小（スケーリング）すると、デバイスの
アイソレーシヨンが重要な設計事項となる。従来はシリ
コン集積回路のアイソレーシヨン（素子間分離）技術と
して、シリコンの局部酸化（LOCOS）が用いられて来
た。しかし、フイールド酸化物がデバイスの活性領域へ
侵入するために、これまではLOCOSに重要な問題が生じ
ていた。この酸化物の侵入現象はしばしば「バーズビー
ク」とよばれ、デバイスの活性領域は実質的に制限して
いる。その上、LOCOS技術では窒化物のマスキング層が
用いられており、これがシリコンに応力を生じさせ、欠
陥を生じさせ得る。この窒化物層がフイールド酸化物侵
入の間に屈曲すると「バーズクレスト」とよばれる好ま
しくない構造を生ずる。
指してたえず進歩を続けている。VLSIデバイスの寸法を
非常に小さく縮小（スケーリング）すると、デバイスの
アイソレーシヨンが重要な設計事項となる。従来はシリ
コン集積回路のアイソレーシヨン（素子間分離）技術と
して、シリコンの局部酸化（LOCOS）が用いられて来
た。しかし、フイールド酸化物がデバイスの活性領域へ
侵入するために、これまではLOCOSに重要な問題が生じ
ていた。この酸化物の侵入現象はしばしば「バーズビー
ク」とよばれ、デバイスの活性領域は実質的に制限して
いる。その上、LOCOS技術では窒化物のマスキング層が
用いられており、これがシリコンに応力を生じさせ、欠
陥を生じさせ得る。この窒化物層がフイールド酸化物侵
入の間に屈曲すると「バーズクレスト」とよばれる好ま
しくない構造を生ずる。
側壁Si3N4薄膜を利用して「バーズビーク」をなくそう
とする技術が以前から開発されておりこれは、Fang et
al.「側壁マスク技術により“バーズビーク”を除去し
た構造における欠陥の特性と生成メカニズム」J.Electr
o-Chemicals Society:Solid-State Science and Techno
logyに記述されている。薄い窒化物側壁を用いるもう一
つの技術は、「側壁マスク・アイソレーシヨン（SWAM
I）」とよばれ、Chiu et al.「SWAMI−欠陥がなく“バ
ードビーク”がほとんどできない局部酸化過程とそのVL
SI技術への適用」IEDM、1982、p.224に記述されてい
る。しかし、これらの技術は過程が複雑で、窒化物層に
よつてシリコン内で生じた応力により欠陥が発生するの
で、余り適用できないことがわかつて来た。
とする技術が以前から開発されておりこれは、Fang et
al.「側壁マスク技術により“バーズビーク”を除去し
た構造における欠陥の特性と生成メカニズム」J.Electr
o-Chemicals Society:Solid-State Science and Techno
logyに記述されている。薄い窒化物側壁を用いるもう一
つの技術は、「側壁マスク・アイソレーシヨン（SWAM
I）」とよばれ、Chiu et al.「SWAMI−欠陥がなく“バ
ードビーク”がほとんどできない局部酸化過程とそのVL
SI技術への適用」IEDM、1982、p.224に記述されてい
る。しかし、これらの技術は過程が複雑で、窒化物層に
よつてシリコン内で生じた応力により欠陥が発生するの
で、余り適用できないことがわかつて来た。
問題点を解決するための手段 本発明によると、半導体デバイスを分離する方法は、第
１の導電型の半導体上にメサ（台地）形または島状構造
を形成することを含む。次にメサの頂上と側壁に酸化物
層が形成される。メサとは反対側の半導体（即ち、メサ
以外の部分の半導体）に導電度の高い材料のドープ領域
が作られる。酸化物層を除去し、低温で半導体とメサの
上に新しいフイールド酸化物層を形成する。その結果差
異のある酸化（differential oxidation）のために、メ
サの上に作られた酸化物層よりも、かなり厚いフイール
ド酸化物層がドープ領域の上に形成される。これにより
デバイスの活性領域へ侵入することなく、メサの反対側
に（メサ以外の部分に）厚いフイールド酸化物が形成さ
れる。
１の導電型の半導体上にメサ（台地）形または島状構造
を形成することを含む。次にメサの頂上と側壁に酸化物
層が形成される。メサとは反対側の半導体（即ち、メサ
以外の部分の半導体）に導電度の高い材料のドープ領域
が作られる。酸化物層を除去し、低温で半導体とメサの
上に新しいフイールド酸化物層を形成する。その結果差
異のある酸化（differential oxidation）のために、メ
サの上に作られた酸化物層よりも、かなり厚いフイール
ド酸化物層がドープ領域の上に形成される。これにより
デバイスの活性領域へ侵入することなく、メサの反対側
に（メサ以外の部分に）厚いフイールド酸化物が形成さ
れる。
本願発明の特徴は、第１に、半導体装置の素子分離を行
うにあたつて、LOCOSにより選択酸化を用いることな
く、半導体基体上のメサ領域を活性領域として利用する
ことである。
うにあたつて、LOCOSにより選択酸化を用いることな
く、半導体基体上のメサ領域を活性領域として利用する
ことである。
第２に、半導体基体上にドープ領域を形成する際に、メ
サ領域の頂部及び側部をマスクし、活性領域への不純物
の侵入を阻止することである。
サ領域の頂部及び側部をマスクし、活性領域への不純物
の侵入を阻止することである。
第３に、メサ領域上に薄い酸化膜を形成し、メサ領域よ
りも低くオフセツトしたドープ領域上に厚い酸化膜を形
成することである。
りも低くオフセツトしたドープ領域上に厚い酸化膜を形
成することである。
このような特徴による効果は以下の通りである。
第１に、LOCOSによる選択酸化を行わないので、いわゆ
るバーズピークによつて活性領域を制限されることはな
い。このため、素子の集積度の向上や、半導体装置の欠
陥を低減することが可能である。
るバーズピークによつて活性領域を制限されることはな
い。このため、素子の集積度の向上や、半導体装置の欠
陥を低減することが可能である。
第２に、メサ領域はマスクによつて保護されているた
め、例えば、イオン注入によつて不純物をドープして
も、活性領域は侵されることはない。また、メサ領域を
マスクとして用いることができるため、新たにマスク層
を形成することなく自己整合的にドープ領域を形成する
ことができる。この際、メサ領域の側部を覆うマスク層
の厚さを調整することで、ドープ領域をメサ領域からオ
フセット、すなわち厚いフイールド酸化膜のオフセット
位置を制御することができる。
め、例えば、イオン注入によつて不純物をドープして
も、活性領域は侵されることはない。また、メサ領域を
マスクとして用いることができるため、新たにマスク層
を形成することなく自己整合的にドープ領域を形成する
ことができる。この際、メサ領域の側部を覆うマスク層
の厚さを調整することで、ドープ領域をメサ領域からオ
フセット、すなわち厚いフイールド酸化膜のオフセット
位置を制御することができる。
第３に、半導体基体上に形成される酸化物層の平坦度
を、メサ領域の高さに応じて調整することが可能であ
る。例えば、メサ領域及びドープ領域上の各酸化物層の
厚さに応じたメサ領域の高さを選択することで、かなり
平坦な素子構造を提供することが可能となる。
を、メサ領域の高さに応じて調整することが可能であ
る。例えば、メサ領域及びドープ領域上の各酸化物層の
厚さに応じたメサ領域の高さを選択することで、かなり
平坦な素子構造を提供することが可能となる。
実施例 第１図は本発明によつて作られたVLSI半導体デバイス10
の第１の状態を示す。図示した構造の相対寸法は、図面
では図示の都合で忠実に再現されていないことに注意さ
れたい。デバイス10はＮ型物質の上に形成されたように
示されているが、その代りにＰ型または各種のエピ基板
の組合せを利用することも可能である。図示したデバイ
スは最初通常の半導体材料で作られたＮ＋基板12と、従
来技術によるＮ導電型の半導体材料で作られたエピ層14
とから成る。シリコン酸化物層16は当初Ｎエピ層14の全
表面にわたつて成長させる。半導体チツプの所望の活性
デバイス領域のパターンをレジストを使つて形成する。
酸化物およびその下のＮ型・エピ層14のマスクされない
部分は、従来技法により異方性エツチされ、第１図に示
すような酸化物層16をもつたメサ型または島状構造を形
成する。寸法は所望の動作特性によつて変るが、本発明
の一つの実施態様では、最初の酸化物層16の厚さは2500
Åとすることができる。
の第１の状態を示す。図示した構造の相対寸法は、図面
では図示の都合で忠実に再現されていないことに注意さ
れたい。デバイス10はＮ型物質の上に形成されたように
示されているが、その代りにＰ型または各種のエピ基板
の組合せを利用することも可能である。図示したデバイ
スは最初通常の半導体材料で作られたＮ＋基板12と、従
来技術によるＮ導電型の半導体材料で作られたエピ層14
とから成る。シリコン酸化物層16は当初Ｎエピ層14の全
表面にわたつて成長させる。半導体チツプの所望の活性
デバイス領域のパターンをレジストを使つて形成する。
酸化物およびその下のＮ型・エピ層14のマスクされない
部分は、従来技法により異方性エツチされ、第１図に示
すような酸化物層16をもつたメサ型または島状構造を形
成する。寸法は所望の動作特性によつて変るが、本発明
の一つの実施態様では、最初の酸化物層16の厚さは2500
Åとすることができる。
第２図はデバイスの上面全体にわたつてプラズマ酸化物
層18のデポジシヨンを含む本発明の次のステツプを示
す。
層18のデポジシヨンを含む本発明の次のステツプを示
す。
たとえば層18は厚さ2000Åである。層18はメサ構造の上
面と側面ばかりでなく、酸化物層部分18aおよび18bで示
すように層14の上面全体を蔽うものとみることができ
る。
面と側面ばかりでなく、酸化物層部分18aおよび18bで示
すように層14の上面全体を蔽うものとみることができ
る。
酸化物層18は次いで従来技法でエツチし、酸化物領域18
aおよび18bを除去する。その結果得られたデバイスを第
３図に示す。メサ構造全体が実質的に同じ厚さの酸化物
層で蔽われている。メサ構造の上部を蔽つている層16は
厚さ2000Åまで減少し、メサ構造の側面部はやはり厚さ
およそ2000Åのエツチされた層領域20aと20bで蔽われて
いる。第３図に示されるように、メサ構造の反対側の
（メサ構造以外の部分の）層14の上部は、酸化物層20a
と20bに蔽われた小領域を除いて、エツチングにより露
出されている。異方性エツチングにより垂直酸化物層20
aと20bが形成される。エツチングは適当なエツチング
剤、たとえばC2F6/He混剤を用いて実施される。側壁領
域20aおよび20bの厚さは、後で述べるように、（イオ
ン）打込みのオフセット（位置ずらし）をどのくらい所
望なのかに依つて制御・調節することができる。
aおよび18bを除去する。その結果得られたデバイスを第
３図に示す。メサ構造全体が実質的に同じ厚さの酸化物
層で蔽われている。メサ構造の上部を蔽つている層16は
厚さ2000Åまで減少し、メサ構造の側面部はやはり厚さ
およそ2000Åのエツチされた層領域20aと20bで蔽われて
いる。第３図に示されるように、メサ構造の反対側の
（メサ構造以外の部分の）層14の上部は、酸化物層20a
と20bに蔽われた小領域を除いて、エツチングにより露
出されている。異方性エツチングにより垂直酸化物層20
aと20bが形成される。エツチングは適当なエツチング
剤、たとえばC2F6/He混剤を用いて実施される。側壁領
域20aおよび20bの厚さは、後で述べるように、（イオ
ン）打込みのオフセット（位置ずらし）をどのくらい所
望なのかに依つて制御・調節することができる。
第４図に示す工程の次のステツプでは、層14の露出した
上部領域に適当なドーパントを打込みまたは被覆させ
る。ヒ素またはアンチモンのような適当なドーパントを
打込み、従来技術で温度によるアニールを行つて、第４
図の領域22aと22bを形成する。別法として、POCl3のよ
うな高度にドープした領域で被覆して領域22a−ｂを形
成することができる。酸化物層20aおよび20bは、Ｎ＋打
込み領域22aおよび22bがメサ構造に侵入するのを防ぐ。
上部領域に適当なドーパントを打込みまたは被覆させ
る。ヒ素またはアンチモンのような適当なドーパントを
打込み、従来技術で温度によるアニールを行つて、第４
図の領域22aと22bを形成する。別法として、POCl3のよ
うな高度にドープした領域で被覆して領域22a−ｂを形
成することができる。酸化物層20aおよび20bは、Ｎ＋打
込み領域22aおよび22bがメサ構造に侵入するのを防ぐ。
必要に応じて、側壁の酸化物領域20aおよび20bの厚さを
増加して、打込み領域22aおよび22bのメサ構造からのよ
り大きなオフセツトを与えることができる。第４図に示
すＮ＋打込みを行うのにいろいろな化学物質を用いるこ
とができるが、本発明の一つの実施態様では、100KeVの
打込みエネルギーを用いて1cm2当り1016のヒ素またはア
ンチモン・イオンをデバイスに打ち込んでもよい。ヒ素
を用いた場合、アニール過程は1000℃、20〜30分の処理
でよい。アンチモンを用いた場合は、アニール過程は10
50〜1100℃、20〜30分とする。
増加して、打込み領域22aおよび22bのメサ構造からのよ
り大きなオフセツトを与えることができる。第４図に示
すＮ＋打込みを行うのにいろいろな化学物質を用いるこ
とができるが、本発明の一つの実施態様では、100KeVの
打込みエネルギーを用いて1cm2当り1016のヒ素またはア
ンチモン・イオンをデバイスに打ち込んでもよい。ヒ素
を用いた場合、アニール過程は1000℃、20〜30分の処理
でよい。アンチモンを用いた場合は、アニール過程は10
50〜1100℃、20〜30分とする。
第５図に示されるところの次の工程のステツプでは、デ
バイスからすべての酸化物を除去し、メサ構造も含んだ
層14の上面全体を、次の処理のために露出させる。
バイスからすべての酸化物を除去し、メサ構造も含んだ
層14の上面全体を、次の処理のために露出させる。
第６図は本発明の最終工程を示す。ここでは低温で酸化
が行われ、デバイスに対して差異のある酸化を行う。周
知のように、Ｎ＋領域での低温酸化の反応速度は、メサ
構造のようなドープされない領域での酸化物被覆の反応
速度に比べて著しく高い。したがつて、領域24では厚さ
ほぼ１μｍの酸化物が生成されるが、メサ構造の上には
およそ厚さ1000Åの極めて薄い酸化物層26が形成され
る。実際にＮ＋領域22aおよび22bに、約800℃の温度で
１μｍの酸化物を生成させるには160分を要する。差異
のある酸化の減少は以前から知られており、文献にも記
述されている。本発明を用いると、酸化物層24の厚さは
ドープされないメサ領域26の酸化物の厚さの10〜15倍に
なる。
が行われ、デバイスに対して差異のある酸化を行う。周
知のように、Ｎ＋領域での低温酸化の反応速度は、メサ
構造のようなドープされない領域での酸化物被覆の反応
速度に比べて著しく高い。したがつて、領域24では厚さ
ほぼ１μｍの酸化物が生成されるが、メサ構造の上には
およそ厚さ1000Åの極めて薄い酸化物層26が形成され
る。実際にＮ＋領域22aおよび22bに、約800℃の温度で
１μｍの酸化物を生成させるには160分を要する。差異
のある酸化の減少は以前から知られており、文献にも記
述されている。本発明を用いると、酸化物層24の厚さは
ドープされないメサ領域26の酸化物の厚さの10〜15倍に
なる。
したがつて第６図は、実質的にデバイスの活性領域に侵
入することなく、フイールド酸化物領域を形成する方法
を示している。本発明では、酸化の際のマスクとして窒
化物を用いないので、デバイス領域の縁部での応力が実
質的に低下するため有利である。その上、酸化物の成長
が低温で行われるため、フイールド酸化を工程の最初に
実施する必要はなく、後の段階まで送らせることができ
る。本発明を使用するとデバイスに応力を生ずることが
なく、従つて損傷や変形を起さない。本発明は通常の工
程にみられるような酸化物の侵入や「バードビーク」減
少少を生じない。
入することなく、フイールド酸化物領域を形成する方法
を示している。本発明では、酸化の際のマスクとして窒
化物を用いないので、デバイス領域の縁部での応力が実
質的に低下するため有利である。その上、酸化物の成長
が低温で行われるため、フイールド酸化を工程の最初に
実施する必要はなく、後の段階まで送らせることができ
る。本発明を使用するとデバイスに応力を生ずることが
なく、従つて損傷や変形を起さない。本発明は通常の工
程にみられるような酸化物の侵入や「バードビーク」減
少少を生じない。
上に記した各種のエツチングおよびドーパント工程は従
来からの技術であり、ここでは詳細に記述はしなかつ
た。本発明はＮ＋ドーパントを利用するように記述され
ているが、Ｐ−型のドーパントも利用できるものと理解
されたい。しかしＰドーパントを使用する場合、本発明
の際のある酸化はＮ＋ドーパントを使用した場合ほど重
要ではない。
来からの技術であり、ここでは詳細に記述はしなかつ
た。本発明はＮ＋ドーパントを利用するように記述され
ているが、Ｐ−型のドーパントも利用できるものと理解
されたい。しかしＰドーパントを使用する場合、本発明
の際のある酸化はＮ＋ドーパントを使用した場合ほど重
要ではない。
望ましい態様を詳細に記述したが、特許請求の範囲で規
定される本発明の精神や範囲から外れることなく、各種
の変更・置換・交替ができるものと理解すべきである。
定される本発明の精神や範囲から外れることなく、各種
の変更・置換・交替ができるものと理解すべきである。
第１図は酸化物層をもつたメサ構造を備えた半導体デバ
イスの横断図、 第２図は第１図のデバイスに第２の酸化物層を追加した
状態の断面図、 第３図は第２図における第２の酸化物層を一部除去した
ものの断面図、 第４図は第３図のメサ構造とは反対側（メサ構造以外の
部分）にドープ領域をうち込んだものの断面図、 第５図は第４図のすべての酸化物を除去したものの断面
図、 第６図は差異のある酸化により：第５図のデバイス上に
素子間分離用フイールド酸化物を形成したものを示す断
面図である。 10……半導体デバイス、 12……基板、14……エピ層、 16……酸化シリコン層、 18,18a,18b,20a,20b,24,26……酸化物層、 22a,22b……打込み領域。
イスの横断図、 第２図は第１図のデバイスに第２の酸化物層を追加した
状態の断面図、 第３図は第２図における第２の酸化物層を一部除去した
ものの断面図、 第４図は第３図のメサ構造とは反対側（メサ構造以外の
部分）にドープ領域をうち込んだものの断面図、 第５図は第４図のすべての酸化物を除去したものの断面
図、 第６図は差異のある酸化により：第５図のデバイス上に
素子間分離用フイールド酸化物を形成したものを示す断
面図である。 10……半導体デバイス、 12……基板、14……エピ層、 16……酸化シリコン層、 18,18a,18b,20a,20b,24,26……酸化物層、 22a,22b……打込み領域。
Claims (5)
- 【請求項１】一導電型の半導体基体上にメサを形成し、
上記メサの頂部及び側部を覆うマスク層を形成してメサ
以外の部分に上記半導体基体よりも高い導電度のドープ
領域を形成し、上記マスク層を除去し、上記メサ領域上
の酸化物層よりも上記ドープ領域上の酸化物層が厚くな
るように上記半導体基体上に酸化物層を熱酸化により形
成する工程を含む半導体装置の分離方法。 - 【請求項２】上記フイールド酸化物が低い温度で形成さ
れ、上記ドープ領域の上での酸化の反応速度が、差異の
ある酸化により上記メサの上での酸化反応速度よりも大
きい特許請求の範囲第１項の方法。 - 【請求項３】上記ドープ領域を被覆する前に、上記メサ
の上面および側面上に酸化物層を形成する特許請求の範
囲第１項の方法。 - 【請求項４】上記ドープ領域を被覆した後、上記フイー
ルド酸化物を形成する前に、上記酸化物層を除去するこ
とを含む特許請求の範囲第３項の方法。 - 【請求項５】上記半導体がＮ導電型半導体材料から成
り、上記ドープ領域がＮ＋導電型材料から成る特許請求
の範囲第１項の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/642,320 US4635344A (en) | 1984-08-20 | 1984-08-20 | Method of low encroachment oxide isolation of a semiconductor device |
| US642320 | 1984-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123152A JPS61123152A (ja) | 1986-06-11 |
| JPH0763072B2 true JPH0763072B2 (ja) | 1995-07-05 |
Family
ID=24576110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180633A Expired - Fee Related JPH0763072B2 (ja) | 1984-08-20 | 1985-08-19 | 半導体デバイスの分離方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635344A (ja) |
| JP (1) | JPH0763072B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758530A (en) * | 1986-12-08 | 1988-07-19 | Delco Electronics Corporation | Doubly-self-aligned hole-within-a-hole structure in semiconductor fabrication involving a double LOCOS process aligned with sidewall spacers |
| US4968640A (en) * | 1987-02-10 | 1990-11-06 | Industrial Technology Research Institute | Isolation structures for integrated circuits |
| EP0366423B1 (en) * | 1988-10-25 | 1994-05-25 | Matsushita Electronics Corporation | Manufacturing method of semiconductor non-volatile memory device |
| US4883768A (en) * | 1989-02-28 | 1989-11-28 | United Technologies Corporation | Mesa fabrication in semiconductor structures |
| FR2750535B1 (fr) * | 1996-06-27 | 1998-08-07 | Commissariat Energie Atomique | Transistor mos et procede d'isolation laterale d'une region active d'un transistor mos |
| TW479364B (en) * | 1999-04-28 | 2002-03-11 | Koninkl Philips Electronics Nv | Method of manufacturing a semiconductor device comprising a field effect transistor |
| US20200135898A1 (en) * | 2018-10-30 | 2020-04-30 | International Business Machines Corporation | Hard mask replenishment for etching processes |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3899372A (en) * | 1973-10-31 | 1975-08-12 | Ibm | Process for controlling insulating film thickness across a semiconductor wafer |
| US4056825A (en) * | 1975-06-30 | 1977-11-01 | International Business Machines Corporation | FET device with reduced gate overlap capacitance of source/drain and method of manufacture |
| JPS5317390A (en) * | 1976-07-30 | 1978-02-17 | Ceskoslovenska Akademie Ved | Macro porous polymer absorbent for chromatograph especially for organic compounds |
| JPS5841659B2 (ja) * | 1977-08-30 | 1983-09-13 | 株式会社東芝 | 絶縁膜の形成方法 |
| JPS5461488A (en) * | 1977-10-26 | 1979-05-17 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
-
1984
- 1984-08-20 US US06/642,320 patent/US4635344A/en not_active Expired - Fee Related
-
1985
- 1985-08-19 JP JP60180633A patent/JPH0763072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123152A (ja) | 1986-06-11 |
| US4635344A (en) | 1987-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |