JP2689710B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多結晶シリコン膜を
使用した半導体装置の製造方法に関する。
使用した半導体装置の製造方法に関する。
従来、半導体装置では、導電膜として多結晶シリコン
膜を用いることがあり、例えばMOS型電界効果トランジ
スタ（MOSFET）のゲート電極として使用することが多
い。
膜を用いることがあり、例えばMOS型電界効果トランジ
スタ（MOSFET）のゲート電極として使用することが多
い。
第２図はこのような多結晶シリコン膜を用いた従来の
縦型MOSFETの一例であり、特にそのチップ外周部分を製
造工程順に示す断面図である。
縦型MOSFETの一例であり、特にそのチップ外周部分を製
造工程順に示す断面図である。
先ず、第２図（ａ）のように、Ｎ型半導体基板１上に
酸化膜を設け、この酸化膜を選択的にエッチングし、膜
厚約5000Åのマスク酸化膜２を形成する。次いで、この
マスク酸化膜２を用いてＰ型不純物をイオン注入法によ
り注入し、熱酸化することでＰ型半導体拡散層３を形成
する。このとき、熱酸化により全面にフィールド酸化膜
４が膜厚約10000Åに形成される。
酸化膜を設け、この酸化膜を選択的にエッチングし、膜
厚約5000Åのマスク酸化膜２を形成する。次いで、この
マスク酸化膜２を用いてＰ型不純物をイオン注入法によ
り注入し、熱酸化することでＰ型半導体拡散層３を形成
する。このとき、熱酸化により全面にフィールド酸化膜
４が膜厚約10000Åに形成される。
次いで、第２図（ｂ）のように、前記マスク酸化膜２
のエッジ線に沿って前記フィールド酸化膜４をエッチン
グする。これにより、前記マスク酸化膜２とフィールド
酸化膜４とが一体化された絶縁膜（以後これをフィール
ド酸化膜４で代表して示す）が形成される。
のエッジ線に沿って前記フィールド酸化膜４をエッチン
グする。これにより、前記マスク酸化膜２とフィールド
酸化膜４とが一体化された絶縁膜（以後これをフィール
ド酸化膜４で代表して示す）が形成される。
次に、第２図（ｃ）のように、前記Ｐ型半導体拡散層
３上にゲート酸化膜を約500Å成長し、さらにその上に
多結晶シリコン膜５を約5000Å形成する。
３上にゲート酸化膜を約500Å成長し、さらにその上に
多結晶シリコン膜５を約5000Å形成する。
次いで、第２図（ｄ）のように、前記フィールド酸化
膜４のエッジ線に沿って多結晶シリコン膜５を選択的に
エッチングする。そして、この多結晶シリコン膜５をマ
スクとしてＰ型半導体拡散層（ベース）６を形成する。
膜４のエッジ線に沿って多結晶シリコン膜５を選択的に
エッチングする。そして、この多結晶シリコン膜５をマ
スクとしてＰ型半導体拡散層（ベース）６を形成する。
さらに、第２図（ｅ）のように、多結晶シリコン膜５
とフィールド酸化膜４の一部をエッチングしてそのエッ
ジ線を後退させ、その上でこれらをマスクにしてＮ型不
純物を注入し、チャンネルストッパとなるＮ型半導体拡
散層７を図外のソースと同一工程で形成する。
とフィールド酸化膜４の一部をエッチングしてそのエッ
ジ線を後退させ、その上でこれらをマスクにしてＮ型不
純物を注入し、チャンネルストッパとなるＮ型半導体拡
散層７を図外のソースと同一工程で形成する。
次いで、第２図（ｆ）のように、層間絶縁膜８を約10
000Å成長する。そして、第２図（ｇ）のように、前記
Ｎ型半導体拡散層７との接続領域をエッチングにより開
口した上で、表面にアルミニウムを蒸着法により成長さ
せ、かつ選択的にエッチングすることで、外周アルミニ
ウム電極９を形成し、縦型MOSFETが完成される。
000Å成長する。そして、第２図（ｇ）のように、前記
Ｎ型半導体拡散層７との接続領域をエッチングにより開
口した上で、表面にアルミニウムを蒸着法により成長さ
せ、かつ選択的にエッチングすることで、外周アルミニ
ウム電極９を形成し、縦型MOSFETが完成される。
上述した従来の縦型MOSFETの場合、マスク酸化膜2,フ
ィールド酸化膜4,および多結晶シリコン膜５をいずれも
同一線上でエッチング除去している。このため、各膜に
おけるエッチングばらつきや目ずれのために、フィール
ド酸化膜４の段差部側面に多結晶シリコンが残る場合が
ある。
ィールド酸化膜4,および多結晶シリコン膜５をいずれも
同一線上でエッチング除去している。このため、各膜に
おけるエッチングばらつきや目ずれのために、フィール
ド酸化膜４の段差部側面に多結晶シリコンが残る場合が
ある。
すなわち、第２図（ｂ）のフィールド酸化膜４のエッ
チング時に、フィールド酸化膜４は下地のマスク酸化膜
２の段差部においてエッチングが行われるため、この部
分に横方向のエッチングが生じ、結果として第３図
（ａ）に示すように、エッチング後のフィールド酸化膜
４（マスク酸化膜２を含む）の端面に凹部4aが生じてし
まう。
チング時に、フィールド酸化膜４は下地のマスク酸化膜
２の段差部においてエッチングが行われるため、この部
分に横方向のエッチングが生じ、結果として第３図
（ａ）に示すように、エッチング後のフィールド酸化膜
４（マスク酸化膜２を含む）の端面に凹部4aが生じてし
まう。
このため、この状態で多結晶シリコン膜５を成長させ
ると、第３図（ｂ）のように、多結晶シリコン膜５が凹
部4a内に侵入され、かつその後に多結晶シリコン膜５を
エッチングしても、第３図（ｃ）のように、前記凹部4a
内に多結晶シリコン膜の一部５′が残存されてしまう。
ると、第３図（ｂ）のように、多結晶シリコン膜５が凹
部4a内に侵入され、かつその後に多結晶シリコン膜５を
エッチングしても、第３図（ｃ）のように、前記凹部4a
内に多結晶シリコン膜の一部５′が残存されてしまう。
したがって、この多結晶シリコン５′が以後の工程中
で脱落され、これが導電性の異物となって他の箇所に付
着し、付着箇所において電気的な短絡およびエッチング
不良を生じる原因となる。
で脱落され、これが導電性の異物となって他の箇所に付
着し、付着箇所において電気的な短絡およびエッチング
不良を生じる原因となる。
本発明の目的は、多結晶シリコンが異物として生じる
ことがない半導体装置の製造方法を提供することにあ
る。
ことがない半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板上にマ
スク酸化膜を形成する工程と、このマスク酸化膜をマス
クにして半導体基板に拡散層を形成する工程と、前記マ
スク酸化膜を含む半導体基板上の領域に前記マスク酸化
膜と一体化されるフィールド酸化膜を形成する工程と、
このフィールド酸化膜を前記マスク酸化膜のエッジ線よ
りもマスク外側の線に沿ってエッチングする工程と、全
面に多結晶シリコン膜を形成する工程と、この多結晶シ
リコン膜を前記フィールド酸化膜のエッチングされたエ
ッジ線に沿ってエッチングする工程とを含んでいる。
スク酸化膜を形成する工程と、このマスク酸化膜をマス
クにして半導体基板に拡散層を形成する工程と、前記マ
スク酸化膜を含む半導体基板上の領域に前記マスク酸化
膜と一体化されるフィールド酸化膜を形成する工程と、
このフィールド酸化膜を前記マスク酸化膜のエッジ線よ
りもマスク外側の線に沿ってエッチングする工程と、全
面に多結晶シリコン膜を形成する工程と、この多結晶シ
リコン膜を前記フィールド酸化膜のエッチングされたエ
ッジ線に沿ってエッチングする工程とを含んでいる。
本発明方法によれば、フィールド酸化膜をマスク酸化
膜のエッジ部、すなわち段差部においてエッチングしな
いため、横方向のエッチング進行が発生せず、フィール
ド酸化膜の端面に凹部が発生することがなく、多結晶シ
リコン膜のエッチング残りが防止される。
膜のエッジ部、すなわち段差部においてエッチングしな
いため、横方向のエッチング進行が発生せず、フィール
ド酸化膜の端面に凹部が発生することがなく、多結晶シ
リコン膜のエッチング残りが防止される。
次に、本発明を図面を参照して説明する。
第１図は本発明の縦型MOSFETに適用した例を示してお
り、特にそのチップ外周部分を製造工程順に示す断面図
である。
り、特にそのチップ外周部分を製造工程順に示す断面図
である。
先ず、第１図（ａ）のように、Ｎ型半導体基板１上に
酸化膜を設け、この酸化膜を選択的にエッチングしてマ
スク酸化膜２を膜厚約5000Åで形成する。次いで、この
マスク酸化膜２をマスクにしてＰ型不純物をイオン注入
法により注入し、熱酸化してＰ型半導体拡散層３を形成
する。この熱酸化時には全面にフィールド酸化膜４が形
成される。
酸化膜を設け、この酸化膜を選択的にエッチングしてマ
スク酸化膜２を膜厚約5000Åで形成する。次いで、この
マスク酸化膜２をマスクにしてＰ型不純物をイオン注入
法により注入し、熱酸化してＰ型半導体拡散層３を形成
する。この熱酸化時には全面にフィールド酸化膜４が形
成される。
次に、第１図（ｂ）のように、マスク酸化膜２のエッ
ジ線よりもＰ型半導体拡散層３側に突出した線において
前記フィールド酸化膜４をエッチングする。すなわち、
エッチングに使用するマスクは、マスク酸化膜２をパタ
ーニングしたマスクに対して５μｍ程度チップ外周側に
設定したものを使用する。なお、以後マスク酸化膜２と
フィールド酸化膜４が一体化されたものをフィールド酸
化膜４で代表する。
ジ線よりもＰ型半導体拡散層３側に突出した線において
前記フィールド酸化膜４をエッチングする。すなわち、
エッチングに使用するマスクは、マスク酸化膜２をパタ
ーニングしたマスクに対して５μｍ程度チップ外周側に
設定したものを使用する。なお、以後マスク酸化膜２と
フィールド酸化膜４が一体化されたものをフィールド酸
化膜４で代表する。
次に、第１図（ｃ）のように、前記Ｐ型半導体拡散層
３の表面にゲート酸化膜（約500Å）10を成長し、さら
にその上に多結晶シリコン膜５（約5000Å）を形成す
る。
３の表面にゲート酸化膜（約500Å）10を成長し、さら
にその上に多結晶シリコン膜５（約5000Å）を形成す
る。
次に、第１図（ｄ）のように、多結晶シリコン膜５を
選択的にエッチングする。このとき、多結晶シリコン膜
５は前記フィールド酸化膜４のエッジ線に沿ってエッチ
ングを行う。そして、この多結晶シリコン５をマスクに
してＰ型半導体拡散層（ベース）６を形成する。
選択的にエッチングする。このとき、多結晶シリコン膜
５は前記フィールド酸化膜４のエッジ線に沿ってエッチ
ングを行う。そして、この多結晶シリコン５をマスクに
してＰ型半導体拡散層（ベース）６を形成する。
さらに、第１図（ｅ）のように、多結晶シリコン膜５
およびフィールド酸化膜４を前記マスク酸化膜２のエッ
ジ線よりも内側に後退した線に沿ってエッチングする。
その後、これをマスクにしてＮ型不純物を注入し、チャ
ンネルストッパとなるＮ型半導体拡散層７を図外のソー
スと同一工程で形成する。
およびフィールド酸化膜４を前記マスク酸化膜２のエッ
ジ線よりも内側に後退した線に沿ってエッチングする。
その後、これをマスクにしてＮ型不純物を注入し、チャ
ンネルストッパとなるＮ型半導体拡散層７を図外のソー
スと同一工程で形成する。
次いで、第１図（ｆ）のように、層間絶縁膜（約1000
0Å）８をCVD法で成長する。さらに、第１図（ｇ）のよ
うに、層間絶縁膜８の一部をエッチングして開口した上
で、アルミニウムを蒸着法等により成長し、かつ選択的
にエッチングすることで外周アルミニウム電極９を形成
し、縦型MOSFETが完成される。
0Å）８をCVD法で成長する。さらに、第１図（ｇ）のよ
うに、層間絶縁膜８の一部をエッチングして開口した上
で、アルミニウムを蒸着法等により成長し、かつ選択的
にエッチングすることで外周アルミニウム電極９を形成
し、縦型MOSFETが完成される。
この製造方法においては、第１図（ｂ）の工程でフィ
ールド酸化膜４をエッチングする際に、マスク酸化膜２
のエッジ線上、すなわちマスク酸化膜２の段差部でエッ
チングを行わないため、マスク酸化膜２にフィールド酸
化膜４が積層されていない膜厚の薄い（約500Å）領域
でエッチングが行われることになる。この結果、エッチ
ング時間が短縮でき、フィールド酸化膜４の横方向への
エッチングの進行を抑制することができ、顕著な凹部が
生じることはない。さらに、微細な凹部が生じた場合で
も、後工程で形成される多結晶シリコン膜５の膜厚も同
じく500Åであり、この多結晶シリコン膜５のエッチン
グ時に同じく横方向のエッチングが生じたときに前記凹
部内の多結晶シリコン膜５も除去されることになるた
め、不必要な多結晶シリコン膜が残留することはなくな
り、多結晶シリコンの異物の発生が防止され、以後の工
程における短絡、エッチング不良等の発生を防止でき
る。
ールド酸化膜４をエッチングする際に、マスク酸化膜２
のエッジ線上、すなわちマスク酸化膜２の段差部でエッ
チングを行わないため、マスク酸化膜２にフィールド酸
化膜４が積層されていない膜厚の薄い（約500Å）領域
でエッチングが行われることになる。この結果、エッチ
ング時間が短縮でき、フィールド酸化膜４の横方向への
エッチングの進行を抑制することができ、顕著な凹部が
生じることはない。さらに、微細な凹部が生じた場合で
も、後工程で形成される多結晶シリコン膜５の膜厚も同
じく500Åであり、この多結晶シリコン膜５のエッチン
グ時に同じく横方向のエッチングが生じたときに前記凹
部内の多結晶シリコン膜５も除去されることになるた
め、不必要な多結晶シリコン膜が残留することはなくな
り、多結晶シリコンの異物の発生が防止され、以後の工
程における短絡、エッチング不良等の発生を防止でき
る。
また、この製造方法では、従来技術による製品に対し
て適用する場合においても、フィールド酸化膜４をエッ
チングする際のマスクの変更のみで対処できるため、製
造工程の変更，追加も一切必要ない。
て適用する場合においても、フィールド酸化膜４をエッ
チングする際のマスクの変更のみで対処できるため、製
造工程の変更，追加も一切必要ない。
因に、本発明者が実際に本発明方法を実施したとこ
ろ、縦型MOSFETの場合には、チップ仕上がり時の歩留り
で約２％の向上が実現できた。
ろ、縦型MOSFETの場合には、チップ仕上がり時の歩留り
で約２％の向上が実現できた。
以上、縦型MOSFETのチップ外周部分について説明して
きたが、他の半導体装置についても本発明が適用できる
ことは言うまでもない。
きたが、他の半導体装置についても本発明が適用できる
ことは言うまでもない。
以上説明したように本発明は、フィールド酸化膜をマ
スク酸化膜の段差部においてエッチングしないため、横
方向のエッチング進行が原因とされる凹部がフィールド
酸化膜の端面に発生することが抑制され、その結果とし
て、多結晶シリコン膜のエッチング残りが防止される。
これにより、以後の工程で残留多結晶シリコンが脱落し
て発生していた半導体装置の短絡不良、エッチング不良
が防止できる効果がある。
スク酸化膜の段差部においてエッチングしないため、横
方向のエッチング進行が原因とされる凹部がフィールド
酸化膜の端面に発生することが抑制され、その結果とし
て、多結晶シリコン膜のエッチング残りが防止される。
これにより、以後の工程で残留多結晶シリコンが脱落し
て発生していた半導体装置の短絡不良、エッチング不良
が防止できる効果がある。
第１図（ａ）ないし（ｇ）は本発明の一実施例を製造工
程順に示す断面図、第２図（ａ）ないし（ｇ）は従来の
製造方法を製造工程順に示す断面図、第３図（ａ）ない
し（ｃ）は従来の問題点を説明するための工程一部の断
面図である。 １……Ｎ型半導体基板、２……マスク酸化膜、３……Ｐ
型半導体拡散層、４……フィールド酸化膜、５……多結
晶シリコン膜、６……Ｐ型半導体拡散層、７……Ｎ型半
導体拡散層、８……層間絶縁膜、９……外周アルミニウ
ム電極、10……ゲート酸化膜。
程順に示す断面図、第２図（ａ）ないし（ｇ）は従来の
製造方法を製造工程順に示す断面図、第３図（ａ）ない
し（ｃ）は従来の問題点を説明するための工程一部の断
面図である。 １……Ｎ型半導体基板、２……マスク酸化膜、３……Ｐ
型半導体拡散層、４……フィールド酸化膜、５……多結
晶シリコン膜、６……Ｐ型半導体拡散層、７……Ｎ型半
導体拡散層、８……層間絶縁膜、９……外周アルミニウ
ム電極、10……ゲート酸化膜。
Claims (1)
- 【請求項１】半導体基板上にマスク酸化膜を形成する工
程と、このマスク酸化膜をマスクにして半導体基板に拡
散層を形成する工程と、前記マスク酸化膜を含む半導体
基板上の領域に前記マスク酸化膜と一体化されるフィー
ルド酸化膜を形成する工程と、このフィールド酸化膜を
前記マスク酸化膜のエッジ線よりもマスク外側の線に沿
ってエッチングする工程と、全面に多結晶シリコン膜を
形成する工程と、この多結晶シリコン膜を前記フィール
ド酸化膜のエッチングされたエッジ線に沿ってエッチン
グする工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24909890A JP2689710B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24909890A JP2689710B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127539A JPH04127539A (ja) | 1992-04-28 |
| JP2689710B2 true JP2689710B2 (ja) | 1997-12-10 |
Family
ID=17187941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24909890A Expired - Fee Related JP2689710B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689710B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4929559B2 (ja) * | 2003-10-30 | 2012-05-09 | サンケン電気株式会社 | 半導体素子 |
| JP2010056380A (ja) * | 2008-08-29 | 2010-03-11 | Panasonic Corp | 半導体装置及びその製造方法 |
| DE112019007181T5 (de) * | 2019-04-09 | 2022-03-17 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Halbleitermodul |
-
1990
- 1990-09-19 JP JP24909890A patent/JP2689710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04127539A (ja) | 1992-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |