JPH08195483A

JPH08195483A - Ｓｏｉ基板及びその製造方法

Info

Publication number: JPH08195483A
Application number: JP629195A
Authority: JP
Inventors: Yoichi Tamaoki; 洋一玉置; Takahide Ikeda; 隆英池田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-01-19
Filing date: 1995-01-19
Publication date: 1996-07-30

Abstract

(57)【要約】【目的】絶縁体がプロセスに悪影響を及ぼさないＳＯ
Ｉ基板を提供する。【構成】ＳＯＩ基板１は、半導体基板であるシリコン
単結晶基板２と、このシリコン単結晶基板２上に形成さ
れた絶縁体である酸化膜３と、この酸化膜３上にこの酸
化膜３の周辺部３Ａを覆うことにより酸化膜３を外部に
露出させないように形成された半導体層であるシリコン
単結晶層４とから構成されている。酸化膜３はこの周辺
部３Ａがシリコン単結晶層４に覆われることにより外部
に露出していないので、絶縁体がプロセスに悪影響を及
ぼすことがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＳＯＩ基板及びその製
造方法に関し、特に、絶縁体上に形成された半導体層に
所望の素子領域を形成する分野に適用して有効な技術に
関する。

【０００２】

【従来の技術】例えば酸化膜（ＳｉＯ₂膜）のような絶
縁体上に形成されたシリコン単結晶のような半導体層
に、拡散、イオン打ち込みのような不純物ドーピング方
法で所望の素子領域を形成する技術として、ＳＯＩ（Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒＯｎＩｎｓｕｌａｔｏｒ）
技術が知られている。

【０００３】例えば、株式会社誠文堂新光社発行、「最
新図解半導体ガイド」、１９８９年１０月２日発行、Ｐ
９８〜Ｐ９９には、絶縁体（Ｉｎｓｕｌａｔｏｒ）とし
てサファイア基板を用いて、このサファイア基板上にシ
リコン単結晶からなる半導体層をエピタキシャル法によ
って形成して、この半導体層にｐ−ＭＯＳ及びｎ−ＭＯ
ＳからなるＣ−ＭＯＳインバータを形成した、ＳＯＳ
（ＳｉｌｉｃｏｎＯｎＳａｐｐｈｉｒｅ）技術が記載
されている。

【０００４】このようなＳＯＳを含むＳＯＩ技術は、絶
縁体上に形成した半導体層に素子領域を形成するので、
従来のように半導体基板に直接素子領域を形成する技術
と比較して、寄生容量（浮遊容量）を小さくできるとい
う利点が得られる。

【０００５】ここで、ＳＯＳのように絶縁体であるサフ
ァイア上に直接にエピタキシャル法によって半導体層を
形成するＳＯＩ技術は、単結晶半導体層を再現性良く形
成するのが困難なので、これに代わって、絶縁体として
シリコン技術において最も一般的に用いられている酸化
膜を利用して、この酸化膜上に半導体層を形成するよう
にしたＳＯＩ技術が知られている。

【０００６】このように絶縁体としての酸化膜上に半導
体層を形成するＳＯＩ技術では、予め酸化膜を形成した
半導体基板を用意して、この半導体基板を他の半導体基
板にその酸化膜を介して接合する（張り合わせる）こと
が行われる。そして、その前者の半導体基板に研磨処理
を施すことにより所望の厚さの半導体層を形成するよう
にした、ＳＯＩ基板を製造することが行われる。

【０００７】例えば、丸善株式会社発行、「半導体シリ
コン結晶工学」、平成５年９月３０日発行、Ｐ２２９〜
Ｐ２３６には、そのようなＳＯＩ基板の製造方法が記載
されている。

【０００８】この文献に記載された方法を基に実際にＳ
ＯＩ基板を製造するには、前記両半導体基板の接合時に
あるいはこの後のプロセスにおいて周辺部に欠けが発生
するのを防止するために、前記酸化膜を形成した半導体
基板の面積を他の半導体基板の面積よりも小さく設定し
て、両半導体基板を接合する方法がとられている。そし
て、このようにして製造されたＳＯＩ基板に対しては、
その半導体層に拡散、イオン打ち込み等のプロセスを施
して、所望の素子領域の形成が行われる。

【０００９】

【発明が解決しようとする課題】前記のように予め酸化
膜を形成した半導体基板を他の半導体基板に接合して製
造したＳＯＩ基板では、この後所望の素子領域を形成す
べくその半導体層に対して必要なプロセスを施した場
合、周辺部が露出されている絶縁体がプロセスに悪影響
を及ぼすという問題がある。

【００１０】すなわち、ＳＯＩ基板の製造は前記したよ
うに、予め酸化膜を形成した半導体基板の面積を他の半
導体基板の面積よりも小さく設定して、両半導体基板を
接合するようにして行われるが、このようにして製造さ
れたＳＯＩ基板は図２１に示すように、他の半導体基板
３２に形成した酸化膜３３の周辺部３３Ａが外部に露出
された構造になっている。このため、このＳＯＩ基板を
用いて素子領域を形成する場合に、例えば酸化膜３３の
エッチング処理時にその周辺部にアンダーカット３５が
発生したり、あるいは凹凸が発生したり、異物が発生し
たりするので、これらがこの後のプロセスに悪影響を及
ぼして、半導体集積回路等の製品の歩留まりの低下を招
くようになる。３４は酸化膜３３上に形成された半導体
層である。

【００１１】本発明の目的は、絶縁体がプロセスに悪影
響を及ぼさないＳＯＩ基板を提供することにある。

【００１２】本発明の他の目的は、絶縁体がプロセスに
悪影響を及ぼさないＳＯＩ基板を実現するＳＯＩ基板の
製造方法を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１５】（１）本発明のＳＯＩ基板は、絶縁体上に
半導体層が形成されるＳＯＩ基板において、前記絶縁体
はこの周辺部が外部に露出されないように形成されてい
る。

【００１６】（２）本発明の他のＳＯＩ基板は、半導体
基板と、この半導体基板上に形成された絶縁体と、この
絶縁体上にこの絶縁体の周辺部を覆うことにより絶縁体
を外部に露出させないように形成された半導体層とから
なっている。

【００１７】（３）本発明のＳＯＩ基板の製造方法は、
表面側にその周辺部が外部に露出しないように第１の絶
縁体が形成されると共に、裏面側にその周辺部が外部に
露出するように第２の絶縁体が形成された第１の半導体
基板を用意する工程と、この第１の半導体基板の表面側
を第２の半導体基板に接合する工程と、第１の半導体基
板の裏面側を前記第２の絶縁体がなくなるまで研磨して
第１の半導体基板を所望の厚さに加工する工程と、を含
んでいる。

【００１８】（４）本発明の他のＳＯＩ基板の製造方法
は、表面側にその周辺部が加工容易な材料層で覆われた
第１の絶縁体が形成されると共に、裏面側にその周辺部
が外部に露出するように第２の絶縁体が形成された第１
の半導体基板を用意する工程と、この第１の半導体基板
の表面側を第２の半導体基板に接合する工程と、第１の
半導体基板の裏面側を前記第２の絶縁体がなくなってさ
らに第１の半導体基板の途中まで研磨して第１の半導体
基板を所望の厚さに加工する工程と、を含んでいる。

【００１９】

【作用】上述した（１）の手段によれば、本発明のＳＯ
Ｉ基板は、絶縁体上に半導体層が形成されるＳＯＩ基板
において、前記絶縁体はこの周辺部が外部に露出されな
いように形成されているので、絶縁体がプロセスに悪影
響を及ぼすことはなくなる。

【００２０】上述した（２）の手段によれば、本発明の
他のＳＯＩ基板は、半導体基板と、この半導体基板上に
形成された絶縁体と、この絶縁体上にこの絶縁体の周辺
部を覆うことにより絶縁体を外部に露出させないように
形成された半導体層とからなっているので、絶縁体がプ
ロセスに悪影響を及ぼすことはなくなる。

【００２１】上述した（３）の手段によれば、本発明の
ＳＯＩ基板の製造方法は、表面側にその周辺部が外部に
露出しないように第１の絶縁体が形成されると共に、裏
面側にその周辺部が外部に露出するように第２の絶縁体
が形成された第１の半導体基板を用意する工程と、この
第１の半導体基板の表面側を第２の半導体基板に接合す
る工程と、第１の半導体基板の裏面側を前記第２の絶縁
体がなくなるまで研磨して第１の半導体基板を所望の厚
さに加工する工程と、を含んでいるので、絶縁体がプロ
セスに悪影響を及ぼさないＳＯＩ基板を実現することが
できる。

【００２２】上述した（４）の手段によれば、本発明の
他のＳＯＩ基板の製造方法は、表面側にその周辺部が加
工容易な材料層で覆われた第１の絶縁体が形成されると
共に、裏面側にその周辺部が外部に露出するように第２
の絶縁体が形成された第１の半導体基板を用意する工程
と、この第１の半導体基板の表面側を第２の半導体基板
に接合する工程と、第１の半導体基板の裏面側を前記第
２の絶縁体がなくなってさらに第１の半導体基板の途中
まで研磨して第１の半導体基板を所望の厚さに加工する
工程と、を含んでいるので、絶縁体がプロセスに悪影響
を及ぼさないＳＯＩ基板を実現することができる。

【００２３】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【００２４】（実施例１）図１は本発明の実施例１によ
るＳＯＩ基板を示す断面図である。本実施例のＳＯＩ基
板１は、半導体基板であるシリコン単結晶基板２と、こ
のシリコン単結晶基板２上に形成された絶縁体である酸
化膜３と、この酸化膜３上にこの酸化膜３の周辺部３Ａ
を覆うことにより酸化膜３を外部に露出させないように
形成された半導体層であるシリコン単結晶層４とから構
成されている。

【００２５】ここで、酸化膜３の面積はシリコン単結晶
基板２の面積及びシリコン単結晶層４の面積より小さく
形成されている。又、シリコン単結晶基板２及びシリコ
ン単結晶層４の周辺部は、面取り加工されて傾斜面５が
形成されている。この傾斜面５の形成は、素子領域を形
成する場合のプロセスにおいて、ＳＯＩ基板１に欠けが
発生するのを防止するための配慮である。

【００２６】次に、本実施例のＳＯＩ基板１の製造方法
を、図２乃至図８を参照して工程順に説明する。

【００２７】まず、図２に示すように、例えば面方位
（１００）、厚さ約４００〜５００μｍのシリコン単結
晶基板４を用意して、約９００〜１１００℃で熱酸化処
理を施してその表面側及び裏面側に各々厚さ約１００ｎ
ｍの酸化膜３、６を形成する。

【００２８】次に、図３に示すように、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法に
より、表面側の酸化膜３の全面に厚さ約２００ｎｍの窒
化膜（Ｓｉ₃Ｎ₄膜）７を形成した後、ドライエッチング
あるいはウエットエッチング等のエッチング処理を施し
て、不要部を除去する。例えば、図３では中央部を除去
してその周囲のみにリング状に窒化膜７を残した例を示
している。

【００２９】続いて、図４に示すように、窒化膜７をマ
スクとして前記と同様な条件で熱酸化処理を施して、マ
スクされていない中央部のみに厚さ約１μｍの酸化膜３
を形成する。これは、図２の工程で形成された酸化膜３
が選択的により厚く成長することで形成される。同様に
して、窒化膜７でマスクされていない裏面側の酸化膜６
も厚さ約１μｍとより厚く成長する。これによって、表
面側にその周囲部がシリコン単結晶基板４、すなわちシ
リコン単結晶層によって覆われた酸化膜３が形成され
る。

【００３０】次に、図５に示すように、窒化膜７をドラ
イエッチングあるいはウエットエッチング等のエッチン
グ処理を施して除去する。一例として、窒化膜７の表面
に形成された酸化膜を除去した後、沸騰した燐酸液に浸
すことにより、容易に窒化膜７を除去することができ
る。

【００３１】続いて、図６に示すように、シリコン単結
晶基板４の表面側に研磨処理を施して、酸化膜３の周囲
の薄い部分を除去して、シリコン単結晶基板４を露出さ
せる。

【００３２】次に、図７に示すように、シリコン単結晶
基板４を反転して、このシリコン単結晶基板４を酸化膜
３を介して、別に用意した厚さ約４００〜５００μｍの
シリコン単結晶基板２に接合する。このシリコン単結晶
基板２は、シリコン単結晶基板４よりも面積が大きいも
のが用いられる。接合後、１０００〜１１００℃の高温
で熱処理を行うことによって、接合を強固なものとする
ことができる。

【００３３】続いて、図８に示すように、シリコン単結
晶基板４の裏面側に研磨処理を施して、酸化膜６を除去
した後、さらに研磨処理を続行して、厚さ約０．５〜
２．０μｍの厚さに形成する。これによって、シリコン
単結晶基板４は素子領域を形成すべきシリコン単結晶層
４となる。この厚さは、この後に形成すべき所望の素子
領域に応じて任意に設定される。次に、シリコン単結晶
基板２及びシリコン単結晶層４に面取り加工処理を施し
て、各々傾斜面５を形成する。

【００３４】以上によって、図１に示した実施例１によ
るＳＯＩ基板１が完成する。このようにして製造された
ＳＯＩ基板に対しては、その半導体層に拡散、イオン打
ち込み等のプロセスを施して、所望の素子領域の形成が
行われる。

【００３５】図９は実施例１によって得られたＳＯＩ基
板１を用いて、バイポーラトランジスタを形成した例を
示すものである。一例として、ＮＰＮ型トランジスタを
形成した例を示しており、８は高濃度Ｎ層８ａとＮ層８
ｂからなるコレクタ領域、９はＰ型ベース領域、１０は
Ｎ型エミッタ領域である。１１はコレクタ電極、１２は
ベース電極、１３はエミッタ電極、１４はアイソレーシ
ョン用酸化膜、１５は保護用酸化膜である。

【００３６】図１０は実施例１によって得られたＳＯＩ
基板１を用いて、ＭＯＳトランジスタを形成した例を示
すものである。一例として、ｐ−ＭＯＳトランジスタを
形成した例を示しており、１６はＰ型ソース領域、１７
はＰ型ドレイン領域、１８はゲート酸化膜、１９はチャ
ネル領域、２０はソース電極、２１はドレイン電極、２
２は多結晶シリコン等からなるゲート、２３はアイソレ
ーション用酸化膜、２４は保護用酸化膜である。なお、
ゲート２２に対しては図示しない位置でゲート電極が接
続される。

【００３７】このような実施例１によれば次のような効
果が得られる。

【００３８】絶縁体である酸化膜３はこの周辺部３Ａが
シリコン単結晶層４によって覆われることにより外部に
露出していないので、絶縁体がプロセスに悪影響を及ぼ
すことがない。すなわち、ＳＯＩ基板１を用いて素子領
域を形成する場合に、例えば酸化膜３のエッチング処理
時にその周辺部３Ａにアンダーカットが発生したり、あ
るいは凹凸が発生したり、異物が発生したりしないの
で、これらがこの後のプロセスに悪影響を及ぼすのは防
止されるため、半導体集積回路等の製品の歩留まりの低
下を招くことはなくなる。

【００３９】又、実施例１によるＳＯＩ基板１の製造方
法によれば、絶縁体がプロセスに悪影響を及ぼさないＳ
ＯＩ基板１を実現することができる。

【００４０】（実施例２）図１１は本発明の実施例２に
よるＳＯＩ基板１を示す断面図である。本実施例のＳＯ
Ｉ基板１は、実施例１の構造において、シリコン単結晶
基板２上に形成された酸化膜３が複数に分割された構造
を有しており、各酸化膜３上には周辺部３Ａを覆うこと
により酸化膜３を外部に露出させないようにシリコン単
結晶層４が形成されている。

【００４１】このような実施例２によるＳＯＩ基板１の
製造は、図３に示した実施例１の製造工程に対応する工
程時に、図１２に示すように、窒化膜７を中央部にも残
して、次に図１３に示すように、これら窒化膜７をマス
クとして熱酸化処理を施すことにより、容易に行うこと
ができる。

【００４２】又、実施例２の変形例として、シリコン単
結晶基板２の不純物濃度を少なくとも部分的に高く形成
して、この高不純物濃度領域を配線として利用すること
ができるようになる。

【００４３】このような実施例２によれば実施例１と同
様な効果を得ることができる他に、シリコン単結晶基板
２とシリコン単結晶層４を複数箇所で同電位にすること
ができるため、シリコン単結晶基板２の電位を安定化さ
せることができるという効果が得られる。これは、ＳＯ
Ｉ基板１に集積回路を製造した場合、集積回路の動作を
安定化させることができる。

【００４４】（実施例３）図１４は本発明の実施例３に
よるＳＯＩ基板１を示す断面図である。本実施例のＳＯ
Ｉ基板１は、半導体基板であるシリコン単結晶基板２
と、このシリコン単結晶基板２上に形成された絶縁体で
ある酸化膜３と、この酸化膜３上にこの酸化膜３の周辺
部３Ａを覆うことにより酸化膜３を外部に露出させない
ように形成された、加工容易な材料層としての半導体層
であるシリコン多結晶層２５と、このシリコン多結晶層
２５上に形成された半導体層であるシリコン単結晶層４
とから構成されている。

【００４５】ここで、酸化膜３の面積はシリコン単結晶
基板２の面積及びシリコン単結晶層４の面積より小さく
形成されている。又、シリコン単結晶基板２及びシリコ
ン単結晶層４の周辺部は、面取り加工されて傾斜面５が
形成されている。

【００４６】次に、本実施例のＳＯＩ基板１の製造方法
を、図１５乃至図１９を参照して工程順に説明する。

【００４７】まず、図５に示すようなシリコン単結晶基
板４を用意した後、図１５に示すように、酸化膜３をド
ライエッチングあるいはウエットエッチング等のエッチ
ング処理を施して、シリコン単結晶基板４が露出するま
で除去する。

【００４８】次に、図１６に示すように、ＣＶＤ法によ
り、露出したシリコン単結晶基板４及び酸化膜３の表面
に厚さ約１〜２μｍのシリコン多結晶層２５を形成す
る。このとき、シリコン単結晶基板４の裏面にもシリコ
ン多結晶層２５が形成されるが、これは後の研磨工程で
容易に除去することができる。

【００４９】続いて、図１７に示すように、シリコン単
結晶基板４の表面側に研磨処理を施して、酸化膜３が露
出されかつ酸化膜３の周辺部３Ａがシリコン多結晶層２
５で覆われるように、シリコン多結晶層２５を除去す
る。

【００５０】次に、図１８に示すように、シリコン単結
晶基板４を反転して、このシリコン単結晶基板４を酸化
膜３を介して、別に用意した厚さ約４００〜５００μｍ
のシリコン単結晶基板２に接合する。このシリコン単結
晶基板２は、シリコン単結晶基板４よりも面積が大きい
ものが用いられる。接合後、１０００〜１１００℃の高
温で熱処理を行うことによって、接合を強固なものとす
ることができる。

【００５１】続いて、図１９に示すように、シリコン単
結晶基板４の裏面側に研磨処理を施して、酸化膜６を除
去した後、さらに研磨処理を続行して、厚さ約０．５〜
２．０μｍの厚さに形成する。これによって、シリコン
単結晶基板４は素子領域を形成すべきシリコン単結晶層
４となる。この厚さは、この後に形成すべき所望の素子
領域に応じて任意に設定される。次に、シリコン単結晶
基板２及びシリコン単結晶層４に面取り加工処理を施し
て、各々傾斜面５を形成する。

【００５２】以上によって、図１４に示した実施例３に
よるＳＯＩ基板１が完成する。このようにして製造され
たＳＯＩ基板に対しては、その半導体層に拡散、イオン
打ち込み等のプロセスを施して、図９及び図１０に示し
たように、所望の素子領域の形成が行われる。

【００５３】このような実施例３によれば次のような効
果が得られる。

【００５４】絶縁体である酸化膜３はこの周辺部３Ａが
シリコン多結晶層２５によって覆われることにより外部
に露出していないので、実施例１と同様な効果を得るこ
とができる。

【００５５】又、実施例３によるＳＯＩ基板１の製造方
法によれば、実施例１によりＳＯＩ基板の製造方法と同
様な効果を得ることができる。さらに加えて、図１７の
研磨処理工程に先立って、図１６のように、加工容易な
材料層であるシリコン多結晶層２５を形成して、酸化膜
３をストッパーとしてそのシリコン多結晶層２５を研磨
するので、研磨処理を高精度で行うことができる、とい
う効果が得られる。

【００５６】なお、この目的で用いる加工容易な材料層
は、シリコン多結晶層に限らず、多結晶半導体層、非結
晶半導体層、微結晶半導体層、半導体化合物あるいはシ
リサイド物等を用いても、同様な効果を得ることができ
る。

【００５７】（実施例４）図２０は本発明の実施例４に
よるＳＯＩ基板１を示す断面図である。本実施例のＳＯ
Ｉ基板１は、実施例３の構造において、シリコン単結晶
基板２上に形成された酸化膜３が複数に分割された構造
を有しており、各酸化膜３上には周辺部３Ａを覆うこと
により酸化膜３を外部に露出させないようにシリコン多
結晶層２５が形成されている。

【００５８】このような実施例４によるＳＯＩ基板１の
製造は、図３に示した実施例１あるいは実施例３のＳＯ
Ｉ基板の製造工程に対応する工程時に、図１２及び図１
３に準じて、窒化膜７を中央部にも残して、これら窒化
膜７をマスクとして熱酸化処理を施すことにより、容易
に行うことができる。

【００５９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００６０】例えば、前記実施例では半導体基板、半導
体層及び絶縁体の各材料としては特定の材料に例を挙げ
て説明したが、これに限らず同等の材料を用いることが
できる。例えば、半導体層としては、単結晶に限らず、
多結晶層、非結晶層あるいは微結晶層等を用いることが
できる。

【００６１】又、前記実施例ではシリコン単結晶基板、
シリコン単結晶層及び酸化膜の各厚さは一例を示したも
のであり、目的、用途等に応じて任意に変更することが
できる。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＯＩ
技術に適用した場合について説明したが、それに限定さ
れるものではない。本発明は、少なくとも絶縁体上に形
成した半導体層に所望の素子領域を形成する条件のもの
には適用できる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００６４】絶縁体の周辺部が半導体層に覆われること
により外部に露出していないので、絶縁体がプロセスに
悪影響を及ぼすことがない。

【００６５】絶縁体がプロセスに悪影響を及ぼさないＳ
ＯＩ基板１を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例１によるＳＯＩ基板を示す断面
図である。

【図２】実施例１によるＳＯＩ基板の製造方法の一工程
を示す断面図である。

【図３】実施例１によるＳＯＩ基板の製造方法の他の工
程を示す断面図である。

【図４】実施例１によるＳＯＩ基板の製造方法のその他
の工程を示す断面図である。

【図５】実施例１によるＳＯＩ基板の製造方法のその他
の工程を示す断面図である。

【図６】実施例１によるＳＯＩ基板の製造方法のその他
の工程を示す断面図である。

【図７】実施例１によるＳＯＩ基板の製造方法のその他
の工程を示す断面図である。

【図８】実施例１によるＳＯＩ基板の製造方法のその他
の工程を示す断面図である。

【図９】実施例１によるＳＯＩ基板にパイポーラトラン
ジスタを形成した例を示す断面図である。

【図１０】実施例１によるＳＯＩ基板にＭＯＳトランジ
スタを形成した例を示す断面図である。

【図１１】本発明の実施例２によるＳＯＩ基板を示す断
面図である。

【図１２】実施例２によるＳＯＩ基板の製造方法の一工
程を示す断面図である。

【図１３】実施例２によるＳＯＩ基板の製造方法の他の
工程を示す断面図である。

【図１４】本発明の実施例３によるＳＯＩ基板を示す断
面図である。

【図１５】実施例３によるＳＯＩ基板の製造方法の一工
程を示す断面図である。

【図１６】実施例３によるＳＯＩ基板の製造方法の他の
工程を示す断面図である。

【図１７】実施例３によるＳＯＩ基板の製造方法のその
他の工程を示す断面図である。

【図１８】実施例３によるＳＯＩ基板の製造方法のその
他の工程を示す断面図である。

【図１９】実施例３によるＳＯＩ基板の製造方法のその
他の工程を示す断面図である。

【図２０】本発明の実施例４によるＳＯＩ基板を示す断
面図である。

【図２１】従来のＳＯＩ基板の欠点を説明する断面図で
ある。

【符号の説明】

１…ＳＯＩ基板、２…シリコン単結晶基板、３、６…酸
化膜、３Ａ…酸化膜の周辺部、４…シリコン単結晶層、
５…傾斜面、７窒化膜、８…Ｎ型コレクタ層、９…Ｐ型
ベース層、１０…Ｎ型エミッタ層、１１…コレクタ電
極、１２…ベース電極、１３…エミッタ電極、１４、２
３…アイソレーション用酸化膜、１５、２４…保護用酸
化膜、１６…Ｐ型ソース領域、１７…Ｐ型ドレイン領
域、１８…ゲート酸化膜、１９…チャネル領域、２０…
ソース電極、２１…ドレイン電極、２２…ゲート、２５
…シリコン多結晶層。

Claims

【特許請求の範囲】

【請求項１】絶縁体上に半導体層が形成されるＳＯＩ
基板において、前記絶縁体はこの周辺部が外部に露出さ
れないように形成されていることを特徴とするＳＯＩ基
板。
【請求項２】半導体基板と、この半導体基板上に形成
された絶縁体と、この絶縁体上にこの絶縁体の周辺部を
覆うことにより絶縁体を外部に露出させないように形成
された半導体層とからなることを特徴とするＳＯＩ基
板。
【請求項３】前記絶縁体は、前記半導体基板上におい
てその周辺部が前記半導体層によって覆われていること
を特徴とする請求項２に記載のＳＯＩ基板。
【請求項４】前記半導体層は、単結晶層からなること
を特徴とする請求項１乃至請求項３のいずれか１項に記
載のＳＯＩ基板。
【請求項５】前記半導体層は、多結晶層、非結晶層あ
るいは微結晶層からなることを特徴とする請求項１乃至
請求項３のいずれか１項に記載のＳＯＩ基板。
【請求項６】前記半導体層は、異なる半導体材料が組
み合わされた層からなることを特徴とする請求項１乃至
請求項３のいずれか１項に記載のＳＯＩ基板。
【請求項７】表面側にその周辺部が外部に露出しない
ように第１の絶縁体が形成されると共に、裏面側にその
周辺部が外部に露出するように第２の絶縁体が形成され
た第１の半導体基板を用意する工程と、この第１の半導
体基板の表面側を第２の半導体基板に接合する工程と、
第１の半導体基板の裏面側を前記第２の絶縁体がなくな
ってさらに第１の半導体基板の途中まで研磨して第１の
半導体基板を所望の厚さに加工する工程と、を含むこと
を特徴とするＳＯＩ基板の製造方法。
【請求項８】表面側にその周辺部が加工容易な材料層
で覆われた第１の絶縁体が形成されると共に、裏面側に
その周辺部が外部に露出するように第２の絶縁体が形成
された第１の半導体基板を用意する工程と、この第１の
半導体基板の表面側を第２の半導体基板に接合する工程
と、第１の半導体基板の裏面側を前記第２の絶縁体がな
くなってさらに第１の半導体基板の途中まで研磨して第
１の半導体基板を所望の厚さに加工する工程と、を含む
ことを特徴とするＳＯＩ基板の製造方法。
【請求項９】前記加工容易な材料層は、多結晶半導体
層、非結晶半導体層、微結晶半導体層、半導体化合物あ
るいはシリサイド物からなることを特徴とする請求項８
に記載のＳＯＩ基板の製造方法。
【請求項１０】前記加工する工程の後で、前記第１の
半導体基板及び第２の半導体基板を面取り加工する工程
を含むことを特徴とする請求項７または請求項８に記載
のＳＯＩ基板の製造方法。