JPS6237967A

JPS6237967A - 半導体装置の製造方法

Info

Publication number: JPS6237967A
Application number: JP17731785A
Authority: JP
Inventors: Takashi Shimada; 喬島田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-08-12
Filing date: 1985-08-12
Publication date: 1987-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法、特にＭＯ３ＶＬＳ　Ｉ
のような半導体装置の埋め込みコンタクトの製造方法に
関する。

〔概要〕

この発明は、例えばＭＯＳ　　ＶＬＳＩのような半導体
装置の埋め込みコンタクトを設ける場合において、第１
の絶縁層であるゲート酸化膜を多結晶Ｓｔのような第１
の導電層で被覆して第２の導電層を附着する前の第２の
絶縁層の自然酸化膜のライトエツチングによってゲート
酸化膜がエッチオフされることを防ぐことによって、特
性の揃った半導体装置を製造するものである。

〔従来の技術〕

第３図Ａに示されるコンタクト方式が一般的なものであ
って、多結晶Ｓｉ部分ｄとＳｔ基板はＰＳＧ膜に上のア
ルミニウムβで接続されている。これに対して埋め込み
コンタクトが提案されたが、これはゲート電極材として
使用されるものと同じ層の多結晶Ｓｉを単結晶Ｓｉの拡
散層に直接コンタクトさせるものである。第３図りに示
されるように、多結晶Ｓｉ層ｄを基板全面に附着させて
、この多結晶Ｓｔ層をゲート電極と第３図Ａに於るＡｌ
配線層に代わる配線層とに用いている。埋め込みコンタ
クトの場合には、コンタクト領域」で多結晶Ｓｉ層ｄが
直接Ｓｉ基板ａの拡散層に接触している。

〔発明が解決しようとする問題点〕

埋め込みコンタクトを形成する上での問題点は次の様で
ある。ＬＯＧＯＳ酸化膜Ｃが形成されてから、ゲート酸
化膜すを成長させ、将来埋め込みコンタクト領域になる
部分をフォトエッチにより除去する。（第３図Ｂ）この
フォトレジストを除去する工程では硝酸が使用されるが
、この時Ｓｉ表面基板に低級酸化膜ｍが形成される。次
の工程に進む前に、この低級酸化膜ｍを除去するために
全面をライトエッチする。しかしながらゲート酸化膜が
充分厚い場合には、低級酸化膜と同時にゲート酸化膜が
エツチングされても問題は生じないが、ゲート酸化膜の
厚さが２００〜２５０人になって来ると、このライトエ
ツチングによりエッチオフされるゲート酸化膜の厚さの
ばらつきは無視できなくなる。このばらつきが存在する
とＭＯＳＦＥＴの電流特性が一定せず、ゲート酸化膜の
耐圧劣化となって歩留りの低下の原因となる。

この発明は多結晶Ｓｉデポジット直前に行う低級酸化膜
の除去工程時にゲート酸化膜がエツチングされてしまう
点を解決するものである。

〔問題点を解決するための手段〕

ＬＯＧＯ５酸化膜を形成したＳｉ基板表面にゲート酸化
膜を設けた後、全面に多結晶Ｓｔのような第１の導電層
を附着させる。この第１の導電層のうち、将来コンタク
ト領域になる場所をフォトエツチングにより除去する。

コンタクト領域に生成した低級酸化膜をライトエッチし
て除去してから、コンタクト用の多結晶Ｓｉのような第
２の導電層を附着する。その後ゲート電極と配線電極と
なる部分以外の多結晶Ｓｉ層を除去して半導体装置を′
　完成させる。

〔作用〕

第１図Ｄ、第２図りに示されるように、フォトエツチン
グ工程の後には低級酸化膜１１（３０人程度）が形成さ
れてしまう。このコンタクトにとって好ましくない低級
酸化膜を除去するために全体をライトエツチングするが
、この時ゲート酸化膜２は充分な厚さの多結晶Ｓｔ層４
ａにより保護されているので、たとえゲート酸化膜２が
薄くてもエッチオフされることはない。低級酸化膜１１
をエッチオフした後、多結晶５ｉ４ｂを形成して多結晶
Ｓｔ層４ａと４ｂを重ねることによりゲート電極として
必要な厚さの多結晶Ｓｔ膜厚を得ることができる。

〔実施例〕

実施例（１）この実施例を第１図ＡからＩの各工程に基づいて説明す
る。

工程Ａ　　Ｓ＋基板１にＬＯＧＯ３酸化膜を形成した後
、膜厚ｔｇ＝２００人のゲート酸化膜２を形成する。

工程Ｂ　全面に膜厚ｔ、＝１０００人の多結晶５ｉ４ａ
をＣＶＤにより附着させる。

工程Ｃ将来埋め込みコンタクトになる部分以外をフォト
レジストにより被う。

工程Ｄ　エツチングによりフォトレジスト５で被われて
いない多結晶Ｓｉ層４ａを除去する。フォトレジストの
除去及び前処理工程時にＳｉ表面に成長した低級酸化膜１１（３０人程度）をＨＦ　：　Ｈ，Ｏ＝５：１００の
液によりエツチング除去する。このとき、ゲート酸化膜
は１０００人の多結晶５ｉ４ａにより被覆されているの
で、何らエッチオフされることはない。

工程Ｅ　前面に多結晶Ｓｔ層４ｂの厚さに付着させる。

多結晶Ｓｔ層４ａの厚さｔ、と多結晶Ｓｉ層４ｂの厚さ
ｔ２はゲート電極の厚みｔＧと等しくするようにされて
いる。

工程Ｆ　多結晶Ｓｔ層層上上フォトレジスト５′を付着
させ、ゲート電極と配線電極となる部分以外のフォトレ
ジストを除去する。

工程Ｇ　フォトエツチングによって不必要な多結晶Ｓｔ
を除去し、さらに素子分離にエツチング溝６を形成する
。

工程Ｈ多結晶３１層４中のＡｓをＳｉ基板に同相拡散さ
せてコンタク）Ｍ域１０を形成する。

工程Ｉ　多結晶Ｓｉ層４をマスクとしてＡｓ”″をイオ
ン注入して、ソース領域８、ドレイン領域９を形成する
。

実施例（ｉｉ）第１の実施例は素子形成領域に凹部６が形成されたが、
四部を形成しないようにする実施例を第２図ＡからＨの
各工程に基づいて説明する。

工程Ａ　　Ｓｉ基板１にＬＯＣＯ３酸化膜を形成し、Ｎ
゛拡散領域７を形成した後、膜厚１Ｇ−２００人のゲー
ト酸化膜２を形成する。

工程Ｂ　全面に膜厚ｔ、＝１０００人の多結晶５ｉ４ａ
をＣＶＤにより付着させる。

工程Ｃ将来埋め込みコンタクトになる部分以外をフォト
レジスト５により被う。

工程Ｄ　エツチングによりフォトレジスト５で被われて
いない多結晶Ｓｔ層４ａを除去する。フォトレジストの
除去及び前処理工程時にＳｉ表面に成長した低級酸化膜１１（３０人程度）をＨＦ：Ｈ２Ｏ−５：　１００の
液によりエツチング除去する。このとき、ゲート酸化膜
は１０００人の多結晶５ｉ４ａにより被覆されているの
で、何らエツチングオフされることはない。

工程Ｅ　全面に多結晶Ｓｔ層４ｂをｔ２の厚さに付着さ
せる。多結晶Ｓｉ層４ａの厚さｔ２はゲート電極の厚みｔ、と等しくするようにされて
いる。

工程Ｆ　多結晶Ｓｉ層層上上フォトレジスト５゛を付着
させ、ゲート電極と配線電極となる部分以外のフォトレ
ジストを除去する。

配線電極用の多結晶Ｓｉ、ＦＥＴ側の端は拡散領域７の
ＦＥＴ側端を越えないようにする。

工程Ｇ　フォトエツチングによって不必要な多結晶Ｓｉ
を除去し、さらに素子分離用にエツチング溝６を形成する。

工程Ｈ多結晶３１層４中のＡｓをＳｉ基板に固相拡散さ
せてコンタクト領域１０を形成し、その後多結晶Ｓｔ層
４をマスクとしてＡｓ＋をイオン注入して、ソース領域
８ドレイン領域９を形成する。

〔発明の効果〕

この発明によれば、２００人と言う薄いゲート酸化膜の
ＭＯＳ　Ｆ　ＥＴを用いたＶＬＳ　Ｉに埋め込みコンタ
クトを設ける場合でも、ゲート酸化膜は多結晶Ｓｔ層に
より被覆されているので、コンタクト形成前のライトエ
ソチング工程に於いてもゲート酸化膜がエッチオフされ
ることはない。

従って、ゲート酸化膜の膜厚を常に一定にすることがで
きるので、各ＦＥＴの特性を揃えて製造歩留りをあげる
ことができる。

【図面の簡単な説明】

第１図はこの発明の製造方法を示す。第２図はこの発明
の他の実施例の製造方法を示す。第３図は従来のコンタ
クトの形成方法を示す。１・・・Ｓｉ基板　　２・・・ゲート酸化膜３・・・Ｌ
ＯＣＯ３酸化膜４．４ａ、４ｂ・−−多結晶Ｓｉ５・・・フォトレジスト　　６・・・エツチング溝７・
・・拡散Ｍ域　　８・・・ソース領域９・・・ドレイン
領域１０・・・コンタクト領域　　１１・・低級酸化膜ａ・
・・Ｓｉ基板　　　ｂ・・・ゲート酸化膜Ｃ・・・ＬＯ
ＧＯ３酸化膜ｄ・・・多結晶Ｓｉ　　　ｅ・・・フォトレジストｆ・
・・エツチング溝　ｇ・・・拡散領域ｈ・・・ソース領
域　　ｉ・・・ドレイン領域ｊ・・・コンタクト領域ｋ・・・ＰＳＣｊｌ！・・・アルミニウムｍ・・・低級
酸化膜

Claims

【特許請求の範囲】半導体基板上に選択的に形成された絶縁膜とその上に積
層された第１の導電層を形成する工程、上記絶縁層で覆
われていない領域をエッチングして上記半導体基板表面
を露出させる工程、全面に第２の導電層を形成する工程、上記第１、第２の導電層を所定の形状にエッチングして
上記第１の絶縁層上と上記半導体基板上に夫々導電配線
を形成する工程とからなる半導体装置の製造方法。