JPH03155166A - 薄膜半導体素子 - Google Patents
薄膜半導体素子Info
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- JPH03155166A JPH03155166A JP29519989A JP29519989A JPH03155166A JP H03155166 A JPH03155166 A JP H03155166A JP 29519989 A JP29519989 A JP 29519989A JP 29519989 A JP29519989 A JP 29519989A JP H03155166 A JPH03155166 A JP H03155166A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｓ ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５
ｕｌａｔｏｒ）基板を用いた半導体集積回路の基本構成
素子である薄膜半導体素子に関する。
ｕｌａｔｏｒ）基板を用いた半導体集積回路の基本構成
素子である薄膜半導体素子に関する。
絶縁体基板上に単結晶シリコン膜を形成した基板は、Ｓ
ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板と呼ばれる。このＳｏｌ基板を用いて製造される
薄膜ＭＯ３ＦＥＴで、単結晶シリコン膜厚を１０００Å
以下にした場合、ＭＯＳ Ｆ ＥＴの反転層の表面積動
度は、従来の厚さ２００〜８００−の単結晶シリコン基
板表面に製造したＭＯＳＦＥＴの表面移動度約５００ｃ
ｄ／ｖｓに比較し、約１０００ａＪ ／ ｖｓまで向上
する。
ＯＩ （Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板と呼ばれる。このＳｏｌ基板を用いて製造される
薄膜ＭＯ３ＦＥＴで、単結晶シリコン膜厚を１０００Å
以下にした場合、ＭＯＳ Ｆ ＥＴの反転層の表面積動
度は、従来の厚さ２００〜８００−の単結晶シリコン基
板表面に製造したＭＯＳＦＥＴの表面移動度約５００ｃ
ｄ／ｖｓに比較し、約１０００ａＪ ／ ｖｓまで向上
する。
第２図は、Ｓｏｌ基板によるｎチャネル薄膜ＭＯ３ＦＥ
Ｔの製造工程を示したものである。第２図ｔａ＋では、
Ｓｔｏｗ膜２の上に形成した３０１層３をイオン注入に
よりｐ形にした後、半導体リソグラフィ技術により島状
に分離する。３０１層３の厚さは、従来は約０．５μ以
下である。第２図（ｂｌでは、熱酸化により３０１層３
の上に厚さ５００〜１０００人の酸化膜４を成長させ、
第２図ｆｃ）では、減圧ＣＶＤ法により多結晶シリコン
層５を酸化膜７の上に成長後、ゲートとして整形し、さ
らにこのゲートをマスクとしてのイオン注入により８０
１層３にソース１ ドレイン領域となる０４層３１を形
成する。
Ｔの製造工程を示したものである。第２図ｔａ＋では、
Ｓｔｏｗ膜２の上に形成した３０１層３をイオン注入に
よりｐ形にした後、半導体リソグラフィ技術により島状
に分離する。３０１層３の厚さは、従来は約０．５μ以
下である。第２図（ｂｌでは、熱酸化により３０１層３
の上に厚さ５００〜１０００人の酸化膜４を成長させ、
第２図ｆｃ）では、減圧ＣＶＤ法により多結晶シリコン
層５を酸化膜７の上に成長後、ゲートとして整形し、さ
らにこのゲートをマスクとしてのイオン注入により８０
１層３にソース１ ドレイン領域となる０４層３１を形
成する。
第２図ｆｄｌでは、減圧ＣＶＤ法により成長させたＰＳ
Ｇ膜６で被覆後、ソース、ドレイン電極とのコンタクト
ホール６１を開ける０次の第２図ｔｅ＋では、ｋｌ−５
ｉからなるソース、ドレイン電極７を形成する。
Ｇ膜６で被覆後、ソース、ドレイン電極とのコンタクト
ホール６１を開ける０次の第２図ｔｅ＋では、ｋｌ−５
ｉからなるソース、ドレイン電極７を形成する。
しかし、第２図のＭＯＳＦＥＴの場合、３０１層３の厚
さが１０００Å以下であると、ソース、ドレイン電極７
との電気的９機械的コンタクトが充分とれないという問
題が起こる。そこで第３図に示すように、８０１層３の
ソース、ドレイン電極７とコンタクトをとる部分３１の
厚さを他より厚くしてこの問題を解決することも行われ
る。
さが１０００Å以下であると、ソース、ドレイン電極７
との電気的９機械的コンタクトが充分とれないという問
題が起こる。そこで第３図に示すように、８０１層３の
ソース、ドレイン電極７とコンタクトをとる部分３１の
厚さを他より厚くしてこの問題を解決することも行われ
る。
ＳＯ【層を薄膜にした場合、上述の電極とのコンタクト
のｒｊＩＨの他に次の二つの問題がある。
のｒｊＩＨの他に次の二つの問題がある。
（１１第２図（Ｃ１のゲートの整形は、多結晶シリコン
層５を一面に成膜後、ドライエツチングよりゲート部分
以外を除くことによって行われる。この場合、３０１層
３もその上の酸化膜４も５００〜１０００人と薄く、さ
らにゲート整形の際のオーバーエツチングで酸化Ｂ４，
３０１層３がエツチングされるため、その膜厚の制御が
難しい。
層５を一面に成膜後、ドライエツチングよりゲート部分
以外を除くことによって行われる。この場合、３０１層
３もその上の酸化膜４も５００〜１０００人と薄く、さ
らにゲート整形の際のオーバーエツチングで酸化Ｂ４，
３０１層３がエツチングされるため、その膜厚の制御が
難しい。
（２）第２図、第３図に示したＭＯＳ Ｆ ＥＴでは、
ソース、ドレイン電極７からｐ型のチャネル領域３まで
の距Ｍｄが存在する。８０１層３を薄膜化していき、Ｍ
ＯＳＦＥＴの表面移動度を向上させていった場合、この
距＠ｄの薄膜部分の抵抗も高くなる。このため全体とし
てのＭＯＳＦＥＴの抵抗が低くならない。
ソース、ドレイン電極７からｐ型のチャネル領域３まで
の距Ｍｄが存在する。８０１層３を薄膜化していき、Ｍ
ＯＳＦＥＴの表面移動度を向上させていった場合、この
距＠ｄの薄膜部分の抵抗も高くなる。このため全体とし
てのＭＯＳＦＥＴの抵抗が低くならない。
本発明の目的は、上述の問題にかんがみ、ゲート形成時
の３０１層のオーバエツチングを防止すると共に、ソー
ス、ドレイン電極とチャネルｔＩＩｋＡとの間の距Ｈｄ
を最小にして抵抗を低くした薄膜半導体素子を提供する
ことにある。
の３０１層のオーバエツチングを防止すると共に、ソー
ス、ドレイン電極とチャネルｔＩＩｋＡとの間の距Ｈｄ
を最小にして抵抗を低くした薄膜半導体素子を提供する
ことにある。
上記の目的を達成するために、本発明は、少なくとも表
面が絶縁層の基体上に少なくとも一部分が薄膜である単
結晶シリコン層が積層され、その単結晶シリコン層の薄
膜部分に第−導電形のチャネル領域が形成され、そのチ
ャネル領域の上にゲート！！ｌ縁膜を介してゲートを備
え、チャネル領域をはさんで前記単結晶シリコン層に第
二ａｍ形のソースおよびドレイン領域が形成され、ゲー
トを覆う絶縁膜の開口部においてソースおよびドレイン
電極がソースおよびドレイン領域にそれぞれ接触するｙ
Ｉ膜膜厚導体素子おいて、ソースおよびドレイン領域は
その厚さがほぼチャネル領域との境界までチャネル領域
の厚さより厚く、チャネル領域側の側面で絶縁膜を介し
てゲートと接し、かつソースおよびドレイン領域とゲー
トの上面がほぼ一平面をなすものとする。
面が絶縁層の基体上に少なくとも一部分が薄膜である単
結晶シリコン層が積層され、その単結晶シリコン層の薄
膜部分に第−導電形のチャネル領域が形成され、そのチ
ャネル領域の上にゲート！！ｌ縁膜を介してゲートを備
え、チャネル領域をはさんで前記単結晶シリコン層に第
二ａｍ形のソースおよびドレイン領域が形成され、ゲー
トを覆う絶縁膜の開口部においてソースおよびドレイン
電極がソースおよびドレイン領域にそれぞれ接触するｙ
Ｉ膜膜厚導体素子おいて、ソースおよびドレイン領域は
その厚さがほぼチャネル領域との境界までチャネル領域
の厚さより厚く、チャネル領域側の側面で絶縁膜を介し
てゲートと接し、かつソースおよびドレイン領域とゲー
トの上面がほぼ一平面をなすものとする。
ソース、ドレイン領域の厚さがほぼチャネル領゛域との
境界までチャネル領域の厚さより厚いため、ソース、ド
レインｔ８ｉからチャネル領域に至る部分の抵抗が抑え
られる。さらに、ゲートの両側にソース、ドレイン領域
の側面が絶縁膜を介して接し、その間に空隙がなく、ま
たゲートとソース。
境界までチャネル領域の厚さより厚いため、ソース、ド
レインｔ８ｉからチャネル領域に至る部分の抵抗が抑え
られる。さらに、ゲートの両側にソース、ドレイン領域
の側面が絶縁膜を介して接し、その間に空隙がなく、ま
たゲートとソース。
ドレイン領域の上面がほぼ一平面をなす構造であるため
、ゲートの厚さはソース、ドレイン領域の厚さで規定さ
れ、オーバーエツチングの生ずることがない。
、ゲートの厚さはソース、ドレイン領域の厚さで規定さ
れ、オーバーエツチングの生ずることがない。
〔実施例〕
第１図は本発明の一実施例のｎチャネル薄膜ＭＯ３ＦＥ
Ｔの断面構造で、第２図、第３図と共通部分には同一の
符号が付されている。ＭＯＳＦＥＴは、単結晶シリコン
基板１の上に形成されているが、図から明らかなように
ゲート５が３０１層のｐ形チャネル領域３の上に埋め込
まれ、ゲート酸化膜４の延長部を介してｎ゛ソースドレ
イン領域３１にはさまれている。そして、ゲート５の上
面とソース、ドレイン領域３１の上面は同一平面上にあ
る。すなわち、第４図に簡略化して示すように、ゲート
５の厚さをｔ、１．ゲート酸化膜４の厚さをｊｏ−９ｐ
形Ｓｏ１層３の厚さをｔｔｈ＋ ソース。
Ｔの断面構造で、第２図、第３図と共通部分には同一の
符号が付されている。ＭＯＳＦＥＴは、単結晶シリコン
基板１の上に形成されているが、図から明らかなように
ゲート５が３０１層のｐ形チャネル領域３の上に埋め込
まれ、ゲート酸化膜４の延長部を介してｎ゛ソースドレ
イン領域３１にはさまれている。そして、ゲート５の上
面とソース、ドレイン領域３１の上面は同一平面上にあ
る。すなわち、第４図に簡略化して示すように、ゲート
５の厚さをｔ、１．ゲート酸化膜４の厚さをｊｏ−９ｐ
形Ｓｏ１層３の厚さをｔｔｈ＋ ソース。
ドレイン電極のコンタクトするｎ″Ｓｏ１層３１の厚さ
をｔｅａとしたとき、ｔｅａ＋Ｌ ＯＸ” Ｌ ｃｈ−
ｉ ＊４の関係がある。−船釣な数値は、ｔｃｈが約５
００人ｔａｘが約５００ 人、そしてｊｓｄが約５００
０人である。
をｔｅａとしたとき、ｔｅａ＋Ｌ ＯＸ” Ｌ ｃｈ−
ｉ ＊４の関係がある。−船釣な数値は、ｔｃｈが約５
００人ｔａｘが約５００ 人、そしてｊｓｄが約５００
０人である。
第５図Ｆａ）、Ｃｂｌにゲート５と５０１層３，３１の
位置関係を平面図および断面図に示す。
位置関係を平面図および断面図に示す。
第６図１ａｌ〜（ｈｌは本発明の一実施例の上記のｎチ
ャネルｙＩＩ膜ＭＯ３ＦＥＴの製造工程を示す、第６図
１ａｌでは、図示しないシリコン基板上に１膜厚の酸化
膜２を介して０．３〜０．５ｎ厚の単結晶シリコン膜が
形成されているＳＯ■基板を用い、５０１層３を島状に
分離したのち、はう素イオンを１０１３〜１０１Ｓ原子
／ｃｊのドーズ量で注入し、１０００℃前後で活性化す
る。第６図（ｂ）では、このｐ型５ＯＩＮ３の中央部分
を２００〜１０００人厚まで薄膜化ワラ。
ャネルｙＩＩ膜ＭＯ３ＦＥＴの製造工程を示す、第６図
１ａｌでは、図示しないシリコン基板上に１膜厚の酸化
膜２を介して０．３〜０．５ｎ厚の単結晶シリコン膜が
形成されているＳＯ■基板を用い、５０１層３を島状に
分離したのち、はう素イオンを１０１３〜１０１Ｓ原子
／ｃｊのドーズ量で注入し、１０００℃前後で活性化す
る。第６図（ｂ）では、このｐ型５ＯＩＮ３の中央部分
を２００〜１０００人厚まで薄膜化ワラ。
薄膜化の方法としては、ＣＶＤ法による５ｉ５Ｎ、膜を
マスクとして３０１層の一部分を熱酸化し、その酸化膜
をぶつ酸で除去する方法、あるいはレジストマスクを用
いて５０１層を反応性イオンエツチング法でエツチング
する方法がある。第６図ｆｃ）では、５０１層３の表面
を熱酸化し、３００〜１０００人厚の酸化膜４ワラ長さ
せる。第６図ｆ（１１では、酸化膜４上に多結晶シリコ
ン層をＣＶＤ法で成膜後にゲート５に整形する。第６図
（ｅ）では、基板上にフォトレジスト８を塗布して表面
を平坦にし、平坦な表面形状を保持しながらレジスト８
と多結晶シリコン５を同一のエツチング速度の条件でエ
ツチングするエッチバック法を行う、そして、第６図１
ａｌに示すように５０１層３の薄くされた中央部上にの
み多結晶シリコン層５が残った状態になったところでエ
ッチバックを終了する。ついで、通常のＭＯＳＦＥＴの
製造工程と同しく、ゲート５をマスクとしてりんイオン
を注入し、ソース、ドレイン領域３１を形成する。第６
図（幻では、残ったレジスト８を除去したのち、上面Ｐ
ＳＧ膜６で被覆し、さらにコンタクトホール６１を設け
る。第６図（目ではＶ−５＋からなるソース、ドレイン
電極７をコンタクトホール６１でソース、ドレイン領域
３１とそれぞれ接触させる。でき上がったＭＯＳＦＥＴ
（７）抵抗を低くするには、ｎ″Ｓｏ１層３１が２９３
０１層３に接する部分から厚くなっていることが望まし
いが、ｎ″令買域３１形成時のりんの横方向拡散により
、多少ｎ″ＳＯｒ層の薄い部分が生ずることはやむを得
ない。
マスクとして３０１層の一部分を熱酸化し、その酸化膜
をぶつ酸で除去する方法、あるいはレジストマスクを用
いて５０１層を反応性イオンエツチング法でエツチング
する方法がある。第６図ｆｃ）では、５０１層３の表面
を熱酸化し、３００〜１０００人厚の酸化膜４ワラ長さ
せる。第６図ｆ（１１では、酸化膜４上に多結晶シリコ
ン層をＣＶＤ法で成膜後にゲート５に整形する。第６図
（ｅ）では、基板上にフォトレジスト８を塗布して表面
を平坦にし、平坦な表面形状を保持しながらレジスト８
と多結晶シリコン５を同一のエツチング速度の条件でエ
ツチングするエッチバック法を行う、そして、第６図１
ａｌに示すように５０１層３の薄くされた中央部上にの
み多結晶シリコン層５が残った状態になったところでエ
ッチバックを終了する。ついで、通常のＭＯＳＦＥＴの
製造工程と同しく、ゲート５をマスクとしてりんイオン
を注入し、ソース、ドレイン領域３１を形成する。第６
図（幻では、残ったレジスト８を除去したのち、上面Ｐ
ＳＧ膜６で被覆し、さらにコンタクトホール６１を設け
る。第６図（目ではＶ−５＋からなるソース、ドレイン
電極７をコンタクトホール６１でソース、ドレイン領域
３１とそれぞれ接触させる。でき上がったＭＯＳＦＥＴ
（７）抵抗を低くするには、ｎ″Ｓｏ１層３１が２９３
０１層３に接する部分から厚くなっていることが望まし
いが、ｎ″令買域３１形成時のりんの横方向拡散により
、多少ｎ″ＳＯｒ層の薄い部分が生ずることはやむを得
ない。
上記の実施例における導電型を逆にすれば、ｐチャネル
薄膜ＭＯ３ＦＥＴができることは明らかである。
薄膜ＭＯ３ＦＥＴができることは明らかである。
本発明によれば、３０１層ゲート直下のチャネル領域の
みを薄膜化し、その両側に隣接する他導電形の領域を厚
くし、またゲートがこの厚い５０１層にはさまれるよう
にすることによってゲート整形の際に３０１層を薄くす
るおそれをなくすことにより、チャネル領域以外の３０
１層の膜厚減少をほぼ完全に防ぐことができた。これに
よって、膜厚減少による抵抗の上昇が阻止され、チャネ
ル１ｉ１域の薄膜化による移動度の向上にともなってＭ
ＯＳＦＥＴのオン時の抵抗を低下させることができた。
みを薄膜化し、その両側に隣接する他導電形の領域を厚
くし、またゲートがこの厚い５０１層にはさまれるよう
にすることによってゲート整形の際に３０１層を薄くす
るおそれをなくすことにより、チャネル領域以外の３０
１層の膜厚減少をほぼ完全に防ぐことができた。これに
よって、膜厚減少による抵抗の上昇が阻止され、チャネ
ル１ｉ１域の薄膜化による移動度の向上にともなってＭ
ＯＳＦＥＴのオン時の抵抗を低下させることができた。
そして、超薄膜のＭＯＳＦＥＴの製造も可能になつた。
第１図は本発明の一実施例のＥｌ薄膜Ｏ３ＦＥＴの断面
図、第２図は従来の薄膜ＭＯ３ＦＥＴの製造工程をｔａ
＞〜ｔｅｌの順に示す断面図、第３図は別の従来の薄膜
ＭＯ３ＦＥＴの断面図、第４図は第１図に示した薄膜Ｍ
Ｏ３ＦＥＴの膜厚の説明図、第５図は第１図に示した薄
膜ＭＯ３ＦＥＴの要部を示し、そのうち（＆）は断面図
、（ｂ）は平面図、第６図は第１図に示した薄膜ＭＯ３
ＦＥＴの製造工程をｆ８）〜ｆｈｌの順に示す断面図で
ある。 １：単結晶シリコン基板、２：Ｍ化膜、３：８０１層チ
ャネル領域、４：ゲート酸化膜、５−ゲート、６ ：
ＰＳＧ膜、７：ソース、ドレイン電極、３１：３０１層
ソース、ドレイン領域。 ４ 第４図 第５図
図、第２図は従来の薄膜ＭＯ３ＦＥＴの製造工程をｔａ
＞〜ｔｅｌの順に示す断面図、第３図は別の従来の薄膜
ＭＯ３ＦＥＴの断面図、第４図は第１図に示した薄膜Ｍ
Ｏ３ＦＥＴの膜厚の説明図、第５図は第１図に示した薄
膜ＭＯ３ＦＥＴの要部を示し、そのうち（＆）は断面図
、（ｂ）は平面図、第６図は第１図に示した薄膜ＭＯ３
ＦＥＴの製造工程をｆ８）〜ｆｈｌの順に示す断面図で
ある。 １：単結晶シリコン基板、２：Ｍ化膜、３：８０１層チ
ャネル領域、４：ゲート酸化膜、５−ゲート、６ ：
ＰＳＧ膜、７：ソース、ドレイン電極、３１：３０１層
ソース、ドレイン領域。 ４ 第４図 第５図
Claims (1)
- １）少なくとも表面が絶縁層の基体上に少なくとも一部
分が薄膜である単結晶シリコン層が積層され、その単結
晶シリコン層の薄膜部分に第一導電形のチャネル領域が
形成され、そのチャネル領域の上にゲート絶縁膜を介し
てゲートを備え、チャネル領域をはさんで前記単結晶シ
リコン層に第二導電形のソースおよびドレイン領域が形
成され、ゲートを覆う絶縁膜の開口部においてソースお
よびドレイン電極がソースおよびドレイン領域にそれぞ
れ接触するものにおいて、ソースおよびドレイン領域は
その厚さがほぼチャネル領域との境界までチャネル領域
の厚さより厚く、チャネル領域側の側面で絶縁膜を介し
てゲートと接し、かつソースおよびドレイン領域とゲー
トの上面がほぼ一平面をなすことを特徴とする薄膜半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29519989A JPH03155166A (ja) | 1989-11-14 | 1989-11-14 | 薄膜半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29519989A JPH03155166A (ja) | 1989-11-14 | 1989-11-14 | 薄膜半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155166A true JPH03155166A (ja) | 1991-07-03 |
Family
ID=17817482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29519989A Pending JPH03155166A (ja) | 1989-11-14 | 1989-11-14 | 薄膜半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155166A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100227644B1 (ko) * | 1995-06-20 | 1999-11-01 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6455867A (en) * | 1987-08-27 | 1989-03-02 | Mitsubishi Electric Corp | Semiconductor device |
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1989
- 1989-11-14 JP JP29519989A patent/JPH03155166A/ja active Pending
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