JPH09293873A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09293873A JPH09293873A JP8107679A JP10767996A JPH09293873A JP H09293873 A JPH09293873 A JP H09293873A JP 8107679 A JP8107679 A JP 8107679A JP 10767996 A JP10767996 A JP 10767996A JP H09293873 A JPH09293873 A JP H09293873A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- film
- oxide film
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
Abstract
(57)【要約】
【課題】 薄膜シリコン層をＭＥＳＡ分離して形成した
半導体集積回路において、トランジスタ形成領域のパタ
ーンの疎密により、トランジスタの特性が影響されるの
を防止する。 【解決手段】 絶縁基板の上の薄膜シリコン層をＭＥＳ
Ａ分離して、素子形成領域をつくる。隣り合う素子形成
領域の間が大きいところでは、中間にＬＯＣＯＳ酸化膜
を厚く形成し、素子形成領域との間には同じ高さに連な
る酸化膜を埋め込んで、段差がないように形成する。
半導体集積回路において、トランジスタ形成領域のパタ
ーンの疎密により、トランジスタの特性が影響されるの
を防止する。 【解決手段】 絶縁基板の上の薄膜シリコン層をＭＥＳ
Ａ分離して、素子形成領域をつくる。隣り合う素子形成
領域の間が大きいところでは、中間にＬＯＣＯＳ酸化膜
を厚く形成し、素子形成領域との間には同じ高さに連な
る酸化膜を埋め込んで、段差がないように形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に薄膜半導体に形成された半導体装置の構造およ
びその製造方法に関するものである。
し、特に薄膜半導体に形成された半導体装置の構造およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来から、半導体の高性能化を図るため
に、回路素子を誘電帯で分離し浮遊容量の少ない半導体
集積回路を製造する試みがなされている。トランジスタ
を絶縁膜上に形成された薄膜のシリコン層（以下、ＳＯ
Ｉ層と称する）に形成する場合は、回路素子を分離する
のに回路素子間のＳＯＩ層をエツチングにより除去し、
各トランジスタを完全に島上の半導体層に形成するメサ
（ＭＥＳＡ）分離法が用いられている。そのために、隣
りのトランジスタとのラッチアップの影響を受けない
等、数多くの利点を有する事が報告されている。
に、回路素子を誘電帯で分離し浮遊容量の少ない半導体
集積回路を製造する試みがなされている。トランジスタ
を絶縁膜上に形成された薄膜のシリコン層（以下、ＳＯ
Ｉ層と称する）に形成する場合は、回路素子を分離する
のに回路素子間のＳＯＩ層をエツチングにより除去し、
各トランジスタを完全に島上の半導体層に形成するメサ
（ＭＥＳＡ）分離法が用いられている。そのために、隣
りのトランジスタとのラッチアップの影響を受けない
等、数多くの利点を有する事が報告されている。
【０００３】図３０〜図４４は、従来のＳＯＩ ＭＯＳ
ＦＥＴの例（第１の例）を説明するための図である。図
３０は、従来のＳＯＩ ＭＯＳＦＥＴの構造を示す平面
図である。また、図３１〜４４は、このトランジスタの
製造工程を示す図で、図３１〜３７は、図３０における
断面Ａ−Ａ’で見た製造工程図、図３８〜４４は、図３
０の断面Ｂ−Ｂ’で見た製造工程図である。そして、図
３０の平面構造図の断面Ａ−Ａ’における断面構造図が
図３７であり、断面Ｂ−Ｂ’における断面構造図が図４
４である。
ＦＥＴの例（第１の例）を説明するための図である。図
３０は、従来のＳＯＩ ＭＯＳＦＥＴの構造を示す平面
図である。また、図３１〜４４は、このトランジスタの
製造工程を示す図で、図３１〜３７は、図３０における
断面Ａ−Ａ’で見た製造工程図、図３８〜４４は、図３
０の断面Ｂ−Ｂ’で見た製造工程図である。そして、図
３０の平面構造図の断面Ａ−Ａ’における断面構造図が
図３７であり、断面Ｂ−Ｂ’における断面構造図が図４
４である。
【０００4】このＳＯＩ ＭＯＳＦＥＴはメサ分離法で分
離されており、図に示すように、シリコン基板１の上に
シリコン埋め込み酸化膜２が絶縁基板として形成され、
この上に薄膜のシリコン半導体層３が形成され素子形成
領域４として分離されている。素子形成領域４の周囲に
は、同じ高さでシリコン酸化膜５が埋め込まれている。
離されており、図に示すように、シリコン基板１の上に
シリコン埋め込み酸化膜２が絶縁基板として形成され、
この上に薄膜のシリコン半導体層３が形成され素子形成
領域４として分離されている。素子形成領域４の周囲に
は、同じ高さでシリコン酸化膜５が埋め込まれている。
【０００５】素子形成領域４には、ＦＥＴが形成されて
おり、このＦＥＴは、ゲート酸化膜７、ゲート電極とし
てのポリシリコン層８、ゲート電極側面の絶縁膜９、ソ
ース／ドレイン領域１０を有している。ゲート電極８
は、燐濃度が１×１０20／ｃｍ2以上含まれているポリ
シリコンからできている。絶縁膜９は、ゲート絶縁膜７
及びゲート８の周囲を取り囲んでいる。さらに、この半
導体装置は、層間酸化膜１１および金属配線１２を備え
ている。
おり、このＦＥＴは、ゲート酸化膜７、ゲート電極とし
てのポリシリコン層８、ゲート電極側面の絶縁膜９、ソ
ース／ドレイン領域１０を有している。ゲート電極８
は、燐濃度が１×１０20／ｃｍ2以上含まれているポリ
シリコンからできている。絶縁膜９は、ゲート絶縁膜７
及びゲート８の周囲を取り囲んでいる。さらに、この半
導体装置は、層間酸化膜１１および金属配線１２を備え
ている。
【０００６】次に、このＳＯＩ ＭＯＳＦＥＴの製造工
程を図３１〜４４にしたがって説明する。まず、図３１
および図３８に示すように、シリコン基板１、埋め込み
酸化膜２、ＳＯＩ層３からなるＳＯＩ基板１４の表面を
１００〜２００Å酸化し、酸化膜１５を形成する。その
後、レジスト１８を形成し、ＳＯＩ層３とその上に形成
された酸化膜１５をドライエッチングにより除去し、素
子形成領域（活性領域）４を形成する。このように、Ｓ
ＯＩ層３をエッチングで除去することにより隣接したト
ランジスタとの電気的接続をなくす分離方法をＭＥＳＡ
分離とよぶ。
程を図３１〜４４にしたがって説明する。まず、図３１
および図３８に示すように、シリコン基板１、埋め込み
酸化膜２、ＳＯＩ層３からなるＳＯＩ基板１４の表面を
１００〜２００Å酸化し、酸化膜１５を形成する。その
後、レジスト１８を形成し、ＳＯＩ層３とその上に形成
された酸化膜１５をドライエッチングにより除去し、素
子形成領域（活性領域）４を形成する。このように、Ｓ
ＯＩ層３をエッチングで除去することにより隣接したト
ランジスタとの電気的接続をなくす分離方法をＭＥＳＡ
分離とよぶ。
【０００7】その後、図示していないが、ＮＭＯＳ Ｆ
ＥＴとＰＭＯＳ ＦＥＴにしきい値電圧を設定するため
のチャネル注入を行う。ＰＭＯＳ領域上にのみ形成され
るようにレジストを形成し、ＮＭＯＳ領域にボロンイオ
ンを２０ＫｅＶで１〜６×１０12／ｃｍ2注入する。こ
の注入はＮＭＯＳＦＥＴのチャネル注入となる。また、
ＰＭＯＳ領域のレジスト除去後、ＮＭＯＳ領域上にのみ
形成されるように再びレジストを形成しＰＭＯＳ領域に
隣イオンを３０ＫｅＶで１〜３×１０11／ｃｍ2注入す
る。この注入はＰＭＯＳＦＥＴのチャネル注入となる。
ＥＴとＰＭＯＳ ＦＥＴにしきい値電圧を設定するため
のチャネル注入を行う。ＰＭＯＳ領域上にのみ形成され
るようにレジストを形成し、ＮＭＯＳ領域にボロンイオ
ンを２０ＫｅＶで１〜６×１０12／ｃｍ2注入する。こ
の注入はＮＭＯＳＦＥＴのチャネル注入となる。また、
ＰＭＯＳ領域のレジスト除去後、ＮＭＯＳ領域上にのみ
形成されるように再びレジストを形成しＰＭＯＳ領域に
隣イオンを３０ＫｅＶで１〜３×１０11／ｃｍ2注入す
る。この注入はＰＭＯＳＦＥＴのチャネル注入となる。
【０００8】次に、図３２及び ３９に示すように、気相
成長法により１００〜５００ｎｍの酸化膜２１を堆積す
る。その後、異方性の強いエッチング条件で、堆積した
酸化膜２１を，図３３および図４０に示すようにエッチ
ング（エッチバック）する。図３３および図４０に示し
たように、素子形成領域４（トランジスタ形成領域）の
間隔、すなわち分離幅の違いによってエッチング後に残
る酸化膜５の形状が異なる。そのため、トランジスタ形
成領域４のパターンによって各々のトランジスタ特性が
ばらつくことになる。隣のトランジスタ形成領域４との
間の距離が大きい場合には酸化膜５がスペーサのような
形状になり、隣のトランジスタ領域４との間の距離が小
さい場合には酸化膜５が埋め込まれている。
成長法により１００〜５００ｎｍの酸化膜２１を堆積す
る。その後、異方性の強いエッチング条件で、堆積した
酸化膜２１を，図３３および図４０に示すようにエッチ
ング（エッチバック）する。図３３および図４０に示し
たように、素子形成領域４（トランジスタ形成領域）の
間隔、すなわち分離幅の違いによってエッチング後に残
る酸化膜５の形状が異なる。そのため、トランジスタ形
成領域４のパターンによって各々のトランジスタ特性が
ばらつくことになる。隣のトランジスタ形成領域４との
間の距離が大きい場合には酸化膜５がスペーサのような
形状になり、隣のトランジスタ領域４との間の距離が小
さい場合には酸化膜５が埋め込まれている。
【０００９】次に、図３４および図４１に示すように、
ゲート絶縁膜７およびポリシリコン８を形成する。ゲー
ト絶縁膜７は、１００Åであり、ポリシリコン（ｐｏｌ
ｙ−Ｓｉ）８には燐濃度が１×１０20／ｃｍ2以上含ま
れており、膜厚は２０００Åである。
ゲート絶縁膜７およびポリシリコン８を形成する。ゲー
ト絶縁膜７は、１００Åであり、ポリシリコン（ｐｏｌ
ｙ−Ｓｉ）８には燐濃度が１×１０20／ｃｍ2以上含ま
れており、膜厚は２０００Åである。
【００１０】次に、ポリシリコン８をゲート電極配線状
にパターニングした後に、図示していないが、ＰＭＯＳ
領域上にのみレジストを形成しＮＭＯＳ領域に隣イオン
を４０ＫｅＶで１〜３×１０13／ｃｍ2注入する。この
注入はＮＭＯＳ ＦＥＴのＬＤＤ注入となる。また、図
示していないが、ＮＭＯＳ領域上にのみレジストを形成
しＰＭＯＳ領域にボロンイオンを２０ＫｅＶで１〜３×
１０13／ｃｍ2注入する。この注入はＰＭＯＳ ＦＥＴ
のＬＤＤ注入となる。
にパターニングした後に、図示していないが、ＰＭＯＳ
領域上にのみレジストを形成しＮＭＯＳ領域に隣イオン
を４０ＫｅＶで１〜３×１０13／ｃｍ2注入する。この
注入はＮＭＯＳ ＦＥＴのＬＤＤ注入となる。また、図
示していないが、ＮＭＯＳ領域上にのみレジストを形成
しＰＭＯＳ領域にボロンイオンを２０ＫｅＶで１〜３×
１０13／ｃｍ2注入する。この注入はＰＭＯＳ ＦＥＴ
のＬＤＤ注入となる。
【００１１】次に、ＮＭＯＳ領域上のレジストを除去し
たあとに、図３５および図４２に示す工程で、ゲート電
極８の側壁にのみ絶縁膜９を形成する。この形成方法
は、絶縁膜をデポしたのちに異方性の強いエッチング条
件で絶縁膜を除去することにより、自己整合的にゲート
電極８の側壁にのみ絶縁膜９が残されることになる。
たあとに、図３５および図４２に示す工程で、ゲート電
極８の側壁にのみ絶縁膜９を形成する。この形成方法
は、絶縁膜をデポしたのちに異方性の強いエッチング条
件で絶縁膜を除去することにより、自己整合的にゲート
電極８の側壁にのみ絶縁膜９が残されることになる。
【００１２】その後、ＰＭＯＳ領域上にのみレジストを
形成し、図３５および図４２に示すように、ＮＭＯＳ領
域に隣イオンを４０ＫｅＶで４〜６×１０15／ｃｍ2注
入する。この注入はＮＭＯＳ ＦＥＴのソース／ドレイ
ン注入となる。その後、図示していないが、ＮＭＯＳ領
域上にのみレジストを形成しＰＭＯＳ領域にボロンイオ
ンを２０Ｋｅｖで４〜６×１０15／ｃｍ2注入する。こ
の注入はＰＭＯＳ ＦＥＴのソース／ドレイン注入とな
る。
形成し、図３５および図４２に示すように、ＮＭＯＳ領
域に隣イオンを４０ＫｅＶで４〜６×１０15／ｃｍ2注
入する。この注入はＮＭＯＳ ＦＥＴのソース／ドレイ
ン注入となる。その後、図示していないが、ＮＭＯＳ領
域上にのみレジストを形成しＰＭＯＳ領域にボロンイオ
ンを２０Ｋｅｖで４〜６×１０15／ｃｍ2注入する。こ
の注入はＰＭＯＳ ＦＥＴのソース／ドレイン注入とな
る。
【００１３】その後、図３６及び図４３に示すように、
層間絶縁膜１１を７０００Å形成し、さらにレジスト１
８ａをほどこし、ゲート電極8及びソース／ドレイン１
０に接続するためのコンタクト穴を形成する。その後、
図３７及び図４４に示すように、金属配線を形成するた
めにアルミを主成分とする金属をスパッタで形成し、ア
ルミ配線１２をパターニングしてＳＯＩ ＭＯＳＦＥＴ
が完成する。
層間絶縁膜１１を７０００Å形成し、さらにレジスト１
８ａをほどこし、ゲート電極8及びソース／ドレイン１
０に接続するためのコンタクト穴を形成する。その後、
図３７及び図４４に示すように、金属配線を形成するた
めにアルミを主成分とする金属をスパッタで形成し、ア
ルミ配線１２をパターニングしてＳＯＩ ＭＯＳＦＥＴ
が完成する。
【００１４】このような工程のうち、図３３及び図４０
の工程において、隣りあうトランジスタ形成領域４の間
に酸化膜５が埋め込まれる場合にはトランジスタ特性が
良好であるが、酸化膜５がスペーサのような形状の場合
には、サブスレッショルド特性にハンプが生じ、リーク
電流が増大する。
の工程において、隣りあうトランジスタ形成領域４の間
に酸化膜５が埋め込まれる場合にはトランジスタ特性が
良好であるが、酸化膜５がスペーサのような形状の場合
には、サブスレッショルド特性にハンプが生じ、リーク
電流が増大する。
【００１５】図４５は、その原因を説明するための図面
である。酸化膜１１のエッチバックによりスペーサ５が
オーバーエッチされたうえに、ゲート形成前の酸化膜除
去の為のウェット（ｗｅｔｔ）処理により、さらにスペ
ーサ５がエッチングされ、ＳＯＩ素子形成領域４の上部
コーナー部（寄生ＭＯＳ）が露出する。このためにゲー
ト電界が集中し、このコーナーのしきい値電圧が低下し
てサブスレッショルド特性にハンプが生じる。
である。酸化膜１１のエッチバックによりスペーサ５が
オーバーエッチされたうえに、ゲート形成前の酸化膜除
去の為のウェット（ｗｅｔｔ）処理により、さらにスペ
ーサ５がエッチングされ、ＳＯＩ素子形成領域４の上部
コーナー部（寄生ＭＯＳ）が露出する。このためにゲー
ト電界が集中し、このコーナーのしきい値電圧が低下し
てサブスレッショルド特性にハンプが生じる。
【００１６】しかしー方では、図３２から図３３、また
図３９から図４０へのプロセスで示した酸化膜１１のエ
ッチバックは重要なプロセスである。もしこのエッチバ
ックを施さなかったら特性はさらに劣化する。
図３９から図４０へのプロセスで示した酸化膜１１のエ
ッチバックは重要なプロセスである。もしこのエッチバ
ックを施さなかったら特性はさらに劣化する。
【００１７】図４６〜図４８は、そのことを説明するた
めの図面である。図４６に示したように、レジストマス
ク１８でＳＯＩ層３をエッチングした後に、図４７で示
すようにレジスト１８を除去する。その後、トランジス
タ形成領域４の上の酸化膜１５をウェット除去する際
に、埋め込み酸化膜２もエッチングされる。その後ゲー
トを形成するのであるが、ゲート８が図４８に示すよう
に、トランジスタ形成領域４の下部コーナーに巻き付
く。先ほど説明したトランジスタ形成領域４の上部コー
ナー部の問題につけ加えて、トランジスタ形成領域４の
下部コーナー部にもゲート電界が集中し、この部分のし
きい値電圧が低下し、サブスレッショルド特性が劣化し
たり、ドレインリーク電流が増大したりする問題点が出
てくる。
めの図面である。図４６に示したように、レジストマス
ク１８でＳＯＩ層３をエッチングした後に、図４７で示
すようにレジスト１８を除去する。その後、トランジス
タ形成領域４の上の酸化膜１５をウェット除去する際
に、埋め込み酸化膜２もエッチングされる。その後ゲー
トを形成するのであるが、ゲート８が図４８に示すよう
に、トランジスタ形成領域４の下部コーナーに巻き付
く。先ほど説明したトランジスタ形成領域４の上部コー
ナー部の問題につけ加えて、トランジスタ形成領域４の
下部コーナー部にもゲート電界が集中し、この部分のし
きい値電圧が低下し、サブスレッショルド特性が劣化し
たり、ドレインリーク電流が増大したりする問題点が出
てくる。
【００１８】次に、従来の他の製造方法（第２の例）に
ついて説明する。図４９〜図５１は、ＳＯＩ基板に形成
する素子形成領域（活性領域）のパターンの疎密によっ
て素子形成領域のエッジの酸化膜形状がばらつくのを防
ぐ為に、化学機械研磨法（ＣＭＰ法）を用いる方法を示
している。図４９に示すように、レジストマスク１８で
ＳＯＩ層３をエッチングした後に、図５０に示すように
酸化膜２１を堆積し、ＣＭＰ法を用いて酸化膜２１を研
磨する。この方法でＳＯＩ層３をエッチンングストッパ
ー層にして、表面の段差を減らそうとするもである。し
かし、やはりパターンの疎密で図５１に示したように、
酸化膜２１が抉られてしまう（ディッシング）。このた
め、トランジスタ形成領域４の間隔が大きいところでは
その中間部分で酸化膜厚が減少することになり、段差の
不均一性やゲート容量の増大を招き、トランジスタ特性
が改善されない。
ついて説明する。図４９〜図５１は、ＳＯＩ基板に形成
する素子形成領域（活性領域）のパターンの疎密によっ
て素子形成領域のエッジの酸化膜形状がばらつくのを防
ぐ為に、化学機械研磨法（ＣＭＰ法）を用いる方法を示
している。図４９に示すように、レジストマスク１８で
ＳＯＩ層３をエッチングした後に、図５０に示すように
酸化膜２１を堆積し、ＣＭＰ法を用いて酸化膜２１を研
磨する。この方法でＳＯＩ層３をエッチンングストッパ
ー層にして、表面の段差を減らそうとするもである。し
かし、やはりパターンの疎密で図５１に示したように、
酸化膜２１が抉られてしまう（ディッシング）。このた
め、トランジスタ形成領域４の間隔が大きいところでは
その中間部分で酸化膜厚が減少することになり、段差の
不均一性やゲート容量の増大を招き、トランジスタ特性
が改善されない。
【００１９】次に、従来の他の製造方法（第３の例）に
ついて説明する。図５２〜図５５は、ディッシングによ
る酸化膜厚の減少を防ぐために、ＳＯＩ層３の上にダミ
ーパターンを設ける方法を示している。図５２に示した
ように、レジストマスクでＳＯＩ層３とそのダミー層２
３（ポリシリコンや窒化膜）をエッチングし、酸化膜２
１を堆積する。その後、図５３に示すように、ダミー層
２３をエッチングストッパーとして、ＣＭＰで酸化膜２
１をエッチングする。その後、図５４に示すようにダミ
ー層２３を除去する。その後、ウェット処理して、図５
５に示すようにＳＯＩ層３のエッジの近傍の酸化膜５の
厚い部分を除去し、ＳＯＩ層３と酸化膜５の段差を少な
くする。もし、段差が大きく残ると、ゲートがパターニ
ングできないからである。その後、ゲート８をパターニ
ングする。しかし、この方法によってもディッシングに
よるほれこみは解決できない。
ついて説明する。図５２〜図５５は、ディッシングによ
る酸化膜厚の減少を防ぐために、ＳＯＩ層３の上にダミ
ーパターンを設ける方法を示している。図５２に示した
ように、レジストマスクでＳＯＩ層３とそのダミー層２
３（ポリシリコンや窒化膜）をエッチングし、酸化膜２
１を堆積する。その後、図５３に示すように、ダミー層
２３をエッチングストッパーとして、ＣＭＰで酸化膜２
１をエッチングする。その後、図５４に示すようにダミ
ー層２３を除去する。その後、ウェット処理して、図５
５に示すようにＳＯＩ層３のエッジの近傍の酸化膜５の
厚い部分を除去し、ＳＯＩ層３と酸化膜５の段差を少な
くする。もし、段差が大きく残ると、ゲートがパターニ
ングできないからである。その後、ゲート８をパターニ
ングする。しかし、この方法によってもディッシングに
よるほれこみは解決できない。
【００２０】さらに、従来の他の製造方法（第４の例）
について説明する。図５６〜図５８は、ディッシングが
できる領域にあらかじめフィールドのダミーパターンを
設ける方法を示している。この方法は、図５６に示すよ
うに、必要な素子形成領域４のほかにダミーの領域２４
を設け、ディッシングを防止しようとするものである。
確かにこの方法を用いると、ＣＭＰによるディッシング
を防止することが可能であるが、図５８に示したように
ゲート酸化膜７とゲート８を形成した後にもＳＯＩ層３
のダミーパターン２４が残ることになる。このＳＯＩ層
のダミーパターン２４により、ゲート容量が増大し、Ｓ
ＯＩ ＭＯＳＦＥＴで構成される低消費電力で高速な回
路の実現が困難となる。
について説明する。図５６〜図５８は、ディッシングが
できる領域にあらかじめフィールドのダミーパターンを
設ける方法を示している。この方法は、図５６に示すよ
うに、必要な素子形成領域４のほかにダミーの領域２４
を設け、ディッシングを防止しようとするものである。
確かにこの方法を用いると、ＣＭＰによるディッシング
を防止することが可能であるが、図５８に示したように
ゲート酸化膜７とゲート８を形成した後にもＳＯＩ層３
のダミーパターン２４が残ることになる。このＳＯＩ層
のダミーパターン２４により、ゲート容量が増大し、Ｓ
ＯＩ ＭＯＳＦＥＴで構成される低消費電力で高速な回
路の実現が困難となる。
【００２１】従来の製造方法のさらに他の例（第５の
例）について説明する。図５９〜図６１は、前述の従来
例の問題点を解決するために、トランジスタとトランジ
スタの間の領域に酸化膜のダミーパターンを設ける方法
を示している。図５９に示すように、ＳＯＩ層３をエッ
チングした後に、ダミーパターンを形成するためにもう
ー枚別のマスクでレジスト１８ｃを形成する。そのレジ
スト１８ｃをマスクにＳＯＩ層３上に堆積した酸化膜２
５をエツチングして、図６０に示すようにダミーパター
ン２６を形成する。その後、酸化膜２１を堆積し、ＣＭ
Ｐで表面段差を減らす。この方法では、ディッシングや
ゲート容量増大を防ぐことが可能であるが、ダミーパタ
ーン２６を形成するための別マスク１８ｃを用いなけれ
ばならない。また、パターニングされたＳＯＩ層３にダ
ミーパターン用のマスクをパターニングするためにマス
クずれの可能性がある。
例）について説明する。図５９〜図６１は、前述の従来
例の問題点を解決するために、トランジスタとトランジ
スタの間の領域に酸化膜のダミーパターンを設ける方法
を示している。図５９に示すように、ＳＯＩ層３をエッ
チングした後に、ダミーパターンを形成するためにもう
ー枚別のマスクでレジスト１８ｃを形成する。そのレジ
スト１８ｃをマスクにＳＯＩ層３上に堆積した酸化膜２
５をエツチングして、図６０に示すようにダミーパター
ン２６を形成する。その後、酸化膜２１を堆積し、ＣＭ
Ｐで表面段差を減らす。この方法では、ディッシングや
ゲート容量増大を防ぐことが可能であるが、ダミーパタ
ーン２６を形成するための別マスク１８ｃを用いなけれ
ばならない。また、パターニングされたＳＯＩ層３にダ
ミーパターン用のマスクをパターニングするためにマス
クずれの可能性がある。
【００２２】
【発明が解決しようとする課題】以上説明したように、
従来からＳＯＩ／ＭＯＳＦＥＴの製造において、寄生ト
ランジスタの影響を除くために、ＭＥＳＡ分離プロセス
が開発されているが、従来の製造方法では、トランジス
タ形成領域のパターンの疎密に影響され、ゲート容量が
増大し、ディッシングによる表面段差を招くため良好な
特性のトランジスタの形成が困難であるという問題が生
じていた。
従来からＳＯＩ／ＭＯＳＦＥＴの製造において、寄生ト
ランジスタの影響を除くために、ＭＥＳＡ分離プロセス
が開発されているが、従来の製造方法では、トランジス
タ形成領域のパターンの疎密に影響され、ゲート容量が
増大し、ディッシングによる表面段差を招くため良好な
特性のトランジスタの形成が困難であるという問題が生
じていた。
【００２３】この発明は、このような問題点を解決する
ためになされたもので、寄生トランジスタの影響のな
い、また、ソース／ドレイン間のリーク電流レベルの少
ないＳＯＩ半導体装置およびその製造方法、特にＳＯＩ
／ＭＯＳＦＥＴ集積回路とその製造方法を提供すること
を目的とするものである。また、ＳＯＩ／ＭＯＳＦＥＴ
の分離において、トランジスタ形成領域のパターンの疎
密に影響されず、マスク枚数を増やすことなく、ゲート
容量の増大もなく、デイッシングによる表面段差を招か
ない製造方法を提供しようとするものである。
ためになされたもので、寄生トランジスタの影響のな
い、また、ソース／ドレイン間のリーク電流レベルの少
ないＳＯＩ半導体装置およびその製造方法、特にＳＯＩ
／ＭＯＳＦＥＴ集積回路とその製造方法を提供すること
を目的とするものである。また、ＳＯＩ／ＭＯＳＦＥＴ
の分離において、トランジスタ形成領域のパターンの疎
密に影響されず、マスク枚数を増やすことなく、ゲート
容量の増大もなく、デイッシングによる表面段差を招か
ない製造方法を提供しようとするものである。
【００２４】
【課題を解決するための手段】この発明の半導体装置
は、絶縁膜上に分離形成された薄膜半導体の素子形成領
域と、この素子形成領域に実質的に同じ厚みで連接した
第一の絶縁膜と、この第一の絶縁膜に連接し前記素子形
成領域の間に形成され前記素子形成領域の厚みより厚い
第二の絶縁膜とを備えたものである。
は、絶縁膜上に分離形成された薄膜半導体の素子形成領
域と、この素子形成領域に実質的に同じ厚みで連接した
第一の絶縁膜と、この第一の絶縁膜に連接し前記素子形
成領域の間に形成され前記素子形成領域の厚みより厚い
第二の絶縁膜とを備えたものである。
【００２５】また、この発明の半導体装置は、前記薄膜
半導体をシリコンで、また前記第一の絶縁膜および前記
第二の絶縁膜をシリコン酸化膜で形成したものである。
半導体をシリコンで、また前記第一の絶縁膜および前記
第二の絶縁膜をシリコン酸化膜で形成したものである。
【００２６】また、この発明の半導体装置は、前記薄膜
半導体をシリコンで、前記第一の絶縁膜をシリコン酸化
膜で、また前記第二の絶縁膜をシリコン窒化膜で形成し
たものである。
半導体をシリコンで、前記第一の絶縁膜をシリコン酸化
膜で、また前記第二の絶縁膜をシリコン窒化膜で形成し
たものである。
【００２７】また、この発明の半導体装置は、前記素子
形成領域の表面を酸化して酸化膜で被覆したものであ
る。
形成領域の表面を酸化して酸化膜で被覆したものであ
る。
【００２８】また、この発明の半導体装置は、前記素子
形成領域の側面に不純物を注入して高濃度領域を形成し
たものである。
形成領域の側面に不純物を注入して高濃度領域を形成し
たものである。
【００２９】また、この発明の半導体装置は、前記第一
の絶縁膜の幅を前記素子形成領域の最小間隔以下とした
ものである。
の絶縁膜の幅を前記素子形成領域の最小間隔以下とした
ものである。
【００３０】また、この発明の半導体装置は、メモリセ
ル部と周辺回路部とを有し、前記周辺回路部は絶縁膜上
に分離形成された薄膜半導体の素子形成領域と、この素
子形成領域に実質的に同じ厚みで連接した第一の絶縁膜
と、この第一の絶縁膜に連接し前記素子形成領域の間に
形成され前記素子形成領域の厚みより厚い第二の絶縁膜
とを備えたものである。この発明の半導体装置は、好適
にはＳＯＩ型のＭＯＳＦＥＴ ＤＲＡＭとして具体化さ
れる。
ル部と周辺回路部とを有し、前記周辺回路部は絶縁膜上
に分離形成された薄膜半導体の素子形成領域と、この素
子形成領域に実質的に同じ厚みで連接した第一の絶縁膜
と、この第一の絶縁膜に連接し前記素子形成領域の間に
形成され前記素子形成領域の厚みより厚い第二の絶縁膜
とを備えたものである。この発明の半導体装置は、好適
にはＳＯＩ型のＭＯＳＦＥＴ ＤＲＡＭとして具体化さ
れる。
【００３１】次に、この発明の半導体装置の製造方法
は、絶縁膜上に形成された半導体層に多結晶半導体層を
積層しさらに窒化膜を積層する工程と、前記窒化膜にレ
ジストを施し前記窒化膜および前記多結晶半導体層をパ
ターニングしこのパターニングされた多結晶半導体層の
側面に窒化膜を被覆する工程と、前記パターニングによ
り露出している前記半導体層を酸化し酸化膜を形成する
工程と、前記多結晶半導体層の側面に被着している前記
窒化膜を除去し露出した半導体層をエッチング除去して
前記半導体層をパターニングする工程と、前記パターニ
ングされた半導体層と前記酸化膜との間に絶縁膜を埋め
込む工程とを含むものである。
は、絶縁膜上に形成された半導体層に多結晶半導体層を
積層しさらに窒化膜を積層する工程と、前記窒化膜にレ
ジストを施し前記窒化膜および前記多結晶半導体層をパ
ターニングしこのパターニングされた多結晶半導体層の
側面に窒化膜を被覆する工程と、前記パターニングによ
り露出している前記半導体層を酸化し酸化膜を形成する
工程と、前記多結晶半導体層の側面に被着している前記
窒化膜を除去し露出した半導体層をエッチング除去して
前記半導体層をパターニングする工程と、前記パターニ
ングされた半導体層と前記酸化膜との間に絶縁膜を埋め
込む工程とを含むものである。
【００３２】また、この発明の半導体装置の製造方法
は、前記の発明において、前記多結晶半導体層の側面に
被着している前記窒化膜を除去すると同時に前記多結晶
半導体層の上面に被着している前記窒化膜を除去し、露
出した前記半導体層をエッチングすると同時に前記多結
晶半導体層をエッチング除去するようにしたものであ
る。
は、前記の発明において、前記多結晶半導体層の側面に
被着している前記窒化膜を除去すると同時に前記多結晶
半導体層の上面に被着している前記窒化膜を除去し、露
出した前記半導体層をエッチングすると同時に前記多結
晶半導体層をエッチング除去するようにしたものであ
る。
【００３３】また、この発明の半導体装置の製造方法
は、前記の発明において、前記パターニングされた半導
体層と前記酸化膜との間に絶縁膜を埋め込む工程におい
て前記パターニングされた半導体層の表面を予め酸化し
て酸化膜を形成しておくようにしたものである。
は、前記の発明において、前記パターニングされた半導
体層と前記酸化膜との間に絶縁膜を埋め込む工程におい
て前記パターニングされた半導体層の表面を予め酸化し
て酸化膜を形成しておくようにしたものである。
【００３４】また、この発明の半導体装置の製造方法
は、絶縁膜上に形成された半導体層に多結晶半導体層を
積層しさらに窒化膜を積層する工程と、前記窒化膜にレ
ジストを施しこの窒化膜および前記多結晶半導体層をパ
ターニングしこのパターニングされた多結晶半導体層の
側面に窒化膜を被覆する工程と、前記パターニングによ
り露出している前記半導体層を酸化して酸化膜を形成す
る工程と、前記多結晶半導体層の上面および側面に被着
している前記窒化膜を除去し前記多結晶半導体層をマス
クとして露出した前記半導体層をエッチング除去して前
記半導体層をパターニングする工程と、前記パターニン
グされた前記半導体層および多結晶半導体層と前記酸化
膜との間に絶縁膜を埋め込む工程とを含むものである。
は、絶縁膜上に形成された半導体層に多結晶半導体層を
積層しさらに窒化膜を積層する工程と、前記窒化膜にレ
ジストを施しこの窒化膜および前記多結晶半導体層をパ
ターニングしこのパターニングされた多結晶半導体層の
側面に窒化膜を被覆する工程と、前記パターニングによ
り露出している前記半導体層を酸化して酸化膜を形成す
る工程と、前記多結晶半導体層の上面および側面に被着
している前記窒化膜を除去し前記多結晶半導体層をマス
クとして露出した前記半導体層をエッチング除去して前
記半導体層をパターニングする工程と、前記パターニン
グされた前記半導体層および多結晶半導体層と前記酸化
膜との間に絶縁膜を埋め込む工程とを含むものである。
【００３５】また、この発明の半導体装置の製造方法
は、前記の発明において、前記パターニングされた半導
体層および多結晶半導体層と前記酸化膜との間に絶縁膜
を埋め込む工程において前記パターニングされた前記半
導体層の側面に予め不純物を注入しておくようにしたも
のである。
は、前記の発明において、前記パターニングされた半導
体層および多結晶半導体層と前記酸化膜との間に絶縁膜
を埋め込む工程において前記パターニングされた前記半
導体層の側面に予め不純物を注入しておくようにしたも
のである。
【００３６】また、この発明の半導体装置の製造方法
は、前記の各発明において、前記半導体層としてシリコ
ン半導体層を、前記多結晶半導体層としてポリシリコン
層を、また、前記絶縁膜としてシリコン酸化膜またはシ
リコン窒化膜を用いるようにしたものである。
は、前記の各発明において、前記半導体層としてシリコ
ン半導体層を、前記多結晶半導体層としてポリシリコン
層を、また、前記絶縁膜としてシリコン酸化膜またはシ
リコン窒化膜を用いるようにしたものである。
【００３７】また、この発明の半導体装置の製造方法
は、前記の各発明において、前記パターニングされた多
結晶半導体層の側面に被覆する窒化膜の厚さを、前記ト
ランジスタ形成領域の間隔の１／２以下としたものであ
る。
は、前記の各発明において、前記パターニングされた多
結晶半導体層の側面に被覆する窒化膜の厚さを、前記ト
ランジスタ形成領域の間隔の１／２以下としたものであ
る。
【００３８】
実施の形態１．図１〜図１３は、この発明の実施の形態
１のＳＯＩ半導体装置の構造と製造方法を説明するため
の図である。図１は、この発明のＳＯＩ ＭＯＳＦＥＴ
の構造を示す平面図である。また、図２〜１２は、この
トランジスタの製造工程を示す図で、図１における断面
Ａ−Ａ’で見た製造工程図である。そして、図１２は図
１の平面構造図の断面Ｂ−Ｂ’における断面構造図であ
る。
１のＳＯＩ半導体装置の構造と製造方法を説明するため
の図である。図１は、この発明のＳＯＩ ＭＯＳＦＥＴ
の構造を示す平面図である。また、図２〜１２は、この
トランジスタの製造工程を示す図で、図１における断面
Ａ−Ａ’で見た製造工程図である。そして、図１２は図
１の平面構造図の断面Ｂ−Ｂ’における断面構造図であ
る。
【００３９】このＳＯＩ ＭＯＳＦＥＴはメサ分離法で
分離されており、図に示すように、シリコン基板１の上
にシリコン埋め込み酸化膜２（絶縁膜）が絶縁基板とし
て形成され、この上に薄膜のシリコン半導体層３から素
子形成領域４が分離形成されている。素子形成領域４の
周囲には、同じ高さでシリコン酸化膜５（第一の絶縁
膜）が埋め込まれている。隣接する素子形成領域４の間
が狭いところでは、酸化膜５のみが埋め込まれている
が、素子形成領域４の間が大きいところでは、中間に素
子形成領域４の高さより高く、厚みが大きいシリコン分
離酸化酸６（第二の絶縁膜）が形成されている。そし
て、埋め込み酸化膜５は、素子形成領域４の高さから分
離酸化膜６の高さへと順次高くなり表面をなめらに接続
するように形成されている。
分離されており、図に示すように、シリコン基板１の上
にシリコン埋め込み酸化膜２（絶縁膜）が絶縁基板とし
て形成され、この上に薄膜のシリコン半導体層３から素
子形成領域４が分離形成されている。素子形成領域４の
周囲には、同じ高さでシリコン酸化膜５（第一の絶縁
膜）が埋め込まれている。隣接する素子形成領域４の間
が狭いところでは、酸化膜５のみが埋め込まれている
が、素子形成領域４の間が大きいところでは、中間に素
子形成領域４の高さより高く、厚みが大きいシリコン分
離酸化酸６（第二の絶縁膜）が形成されている。そし
て、埋め込み酸化膜５は、素子形成領域４の高さから分
離酸化膜６の高さへと順次高くなり表面をなめらに接続
するように形成されている。
【００４０】素子形成領域４には、この場合ＦＥＴが形
成されており、このＦＥＴは、ゲート絶縁膜７、ゲート
電極としてのポリシリコン層８、ゲート電極側面の絶縁
膜９、ソース／ドレイン領域１０を有している。ゲート
電極８は、燐濃度が１×１０20／ｃｍ2以上含まれてい
るポリシリコンからできている。絶縁膜９は、ゲート絶
縁膜７及びゲート８の周囲を取り囲んでいる。さらに、
この半導体装置は、層間酸化膜１１および金属配線１２
を備えている。
成されており、このＦＥＴは、ゲート絶縁膜７、ゲート
電極としてのポリシリコン層８、ゲート電極側面の絶縁
膜９、ソース／ドレイン領域１０を有している。ゲート
電極８は、燐濃度が１×１０20／ｃｍ2以上含まれてい
るポリシリコンからできている。絶縁膜９は、ゲート絶
縁膜７及びゲート８の周囲を取り囲んでいる。さらに、
この半導体装置は、層間酸化膜１１および金属配線１２
を備えている。
【００４１】この実施の形態１の半導体装置は、以上説
明したように、素子形成領域４としてのＳＯＩ層と埋め
込まれた酸化膜５との段差がほとんどないため、ゲート
のパターニングでポリシリコンが残らないために、ゲー
トがショートすることもない。また、分離酸化膜６の厚
みを厚くすることができるため、配線容量等の寄生容量
を低減でき、ＳＯＩデバイスの特長といえる高速、低消
費、低電圧回路などへの適用が可能となる。このように
本発明によれば、トランジスタなどの素子形成領域のパ
ターンの疎密に関係なく、均一な特性をもつデバイスが
得られる。
明したように、素子形成領域４としてのＳＯＩ層と埋め
込まれた酸化膜５との段差がほとんどないため、ゲート
のパターニングでポリシリコンが残らないために、ゲー
トがショートすることもない。また、分離酸化膜６の厚
みを厚くすることができるため、配線容量等の寄生容量
を低減でき、ＳＯＩデバイスの特長といえる高速、低消
費、低電圧回路などへの適用が可能となる。このように
本発明によれば、トランジスタなどの素子形成領域のパ
ターンの疎密に関係なく、均一な特性をもつデバイスが
得られる。
【００４２】次に、この実施の形態１の半導体装置の製
造方法を説明すると、先ず図２に示すように、シリコン
基板１、埋め込み酸化膜２（絶縁膜）、ＳＯＩ層３（薄
膜半導体層）からなるＳＯＩ基板１４を用意する。この
ＳＯＩ基板１４は、ＳＩＭＯＸで形成されたのもの、ウ
エハ張合せ法で形成されたもの、あるいはその他いかな
る方法で形成されたＳＯＩ基板であっても構わない。図
２に示すようにこのＳＯＩ基板１４に、初めにＣＶＤ法
で８００℃程度の条件で酸化膜１５を形成するか、ある
いはＳＯＩ層３を８００℃程度の酸化条件で酸化形成し
て１００から３００Åの酸化膜１５を形成する。その上
に、ポリシリコン層１６（多結晶半導体層）を１０００
Å形成し、さらにその上に窒化膜１７を７００℃程度で
１０００〜２０００Å形成する。その後、活性領域（素
子形成領域）に対応するようにレジスト１８をパターニ
ングする。
造方法を説明すると、先ず図２に示すように、シリコン
基板１、埋め込み酸化膜２（絶縁膜）、ＳＯＩ層３（薄
膜半導体層）からなるＳＯＩ基板１４を用意する。この
ＳＯＩ基板１４は、ＳＩＭＯＸで形成されたのもの、ウ
エハ張合せ法で形成されたもの、あるいはその他いかな
る方法で形成されたＳＯＩ基板であっても構わない。図
２に示すようにこのＳＯＩ基板１４に、初めにＣＶＤ法
で８００℃程度の条件で酸化膜１５を形成するか、ある
いはＳＯＩ層３を８００℃程度の酸化条件で酸化形成し
て１００から３００Åの酸化膜１５を形成する。その上
に、ポリシリコン層１６（多結晶半導体層）を１０００
Å形成し、さらにその上に窒化膜１７を７００℃程度で
１０００〜２０００Å形成する。その後、活性領域（素
子形成領域）に対応するようにレジスト１８をパターニ
ングする。
【００４３】次に、レジストマスク１８で、図３に示す
ように窒化膜１７とポリシリコン１６をドライエッチン
グで除去する。その後、活性領域の間の最小分離幅Ｗが
埋まるように窒化膜１９を堆積する。次に、図４に示す
ように、堆積した窒化膜１９を異方性の強いエッチング
条件でエッチングし、パターニングされた窒化膜１７お
よびポリシリコン１６の側壁にのみスペーサ２０（窒化
膜）として残るようにする。その後、露出した酸化膜１
５の下のＳＯＩ層３を酸化する。図５に示すように、Ｓ
ＯＩ層３が消費されて形成された酸化膜６が、埋め込み
酸化膜２に到達するようにする。この分離酸化膜６の成
長は、パターンの大きさによって異なり、幅の小さい領
域の成長は遅くなる。そこで、幅の小さい領域のＳＯＩ
層３が完全に酸化されるように、酸化時間を長めに設定
し、１０００ÅのＳＯＩ層３を酸化する際には、１２０
０〜２５００Åの酸化膜が形成される条件で酸化を行
う。
ように窒化膜１７とポリシリコン１６をドライエッチン
グで除去する。その後、活性領域の間の最小分離幅Ｗが
埋まるように窒化膜１９を堆積する。次に、図４に示す
ように、堆積した窒化膜１９を異方性の強いエッチング
条件でエッチングし、パターニングされた窒化膜１７お
よびポリシリコン１６の側壁にのみスペーサ２０（窒化
膜）として残るようにする。その後、露出した酸化膜１
５の下のＳＯＩ層３を酸化する。図５に示すように、Ｓ
ＯＩ層３が消費されて形成された酸化膜６が、埋め込み
酸化膜２に到達するようにする。この分離酸化膜６の成
長は、パターンの大きさによって異なり、幅の小さい領
域の成長は遅くなる。そこで、幅の小さい領域のＳＯＩ
層３が完全に酸化されるように、酸化時間を長めに設定
し、１０００ÅのＳＯＩ層３を酸化する際には、１２０
０〜２５００Åの酸化膜が形成される条件で酸化を行
う。
【００４４】次に、図６に示すように、室化膜１７およ
び窒化膜スペーサ２０をウェット除去する。その後、図
７に示すように、酸化膜１５の上のポリシリコン１６を
ドライエッチングで除去する。このドライエッチングで
露出していた酸化膜１５とその下のＳＯＩ層３も除去さ
れ、ＳＯＩ層３がパターニングされることになる。ある
いは、酸化膜１５をあらかじめウェット処理で除去した
あとにポリシリコンをドライエッチングしてもよい。
び窒化膜スペーサ２０をウェット除去する。その後、図
７に示すように、酸化膜１５の上のポリシリコン１６を
ドライエッチングで除去する。このドライエッチングで
露出していた酸化膜１５とその下のＳＯＩ層３も除去さ
れ、ＳＯＩ層３がパターニングされることになる。ある
いは、酸化膜１５をあらかじめウェット処理で除去した
あとにポリシリコンをドライエッチングしてもよい。
【００４５】その後、図８に示すように、ＣＶＤ法で酸
化膜２１を全面に堆積し、その堆積した酸化膜２１を図
９に示すようにドライエッチングで除去する。この処理
で、ＳＯＩ層３がエッチングにより除去されていた場所
に酸化膜５（絶縁膜）を埋め込むことができる。また、
図９に示されているように、ＳＯＩ層３と埋め込まれた
酸化膜５との段差がほとんどないようにする。
化膜２１を全面に堆積し、その堆積した酸化膜２１を図
９に示すようにドライエッチングで除去する。この処理
で、ＳＯＩ層３がエッチングにより除去されていた場所
に酸化膜５（絶縁膜）を埋め込むことができる。また、
図９に示されているように、ＳＯＩ層３と埋め込まれた
酸化膜５との段差がほとんどないようにする。
【００４６】その後、図示していないが、ＰＭＯＳ領域
とＮＭＯＳ領域にそれぞれにチャネル注入を行い、次に
図１０に示すように、ＳＯＩ層３の表面にゲート酸化膜
７を形成し、さらにゲートのポリシリコン８を堆積す
る。その後、図示していないが、通常のトランジスタプ
ロセスによりＬＤＤ構造を形成し、続いてソース／ドレ
インを形成する。次に図１１に示すように層間酸化膜１
１、レジスト２２を施し、さらに図１２および図１３に
示すようにアルミ配線１２を形成する。
とＮＭＯＳ領域にそれぞれにチャネル注入を行い、次に
図１０に示すように、ＳＯＩ層３の表面にゲート酸化膜
７を形成し、さらにゲートのポリシリコン８を堆積す
る。その後、図示していないが、通常のトランジスタプ
ロセスによりＬＤＤ構造を形成し、続いてソース／ドレ
インを形成する。次に図１１に示すように層間酸化膜１
１、レジスト２２を施し、さらに図１２および図１３に
示すようにアルミ配線１２を形成する。
【００４７】以上説明したように、この実施の形態の半
導体装置の製造方法によれば、ＳＯＩ ＭＯＳＦＥＴに
おいて、ＳＯＩ素子形成領域４と埋め込まれた酸化膜５
との段差がほとんどないため、ゲートのパターニングで
ポリシリコンが残らないために、ゲートがショートする
こともない。また、分離酸化膜６の厚みを厚くすること
ができるため、配線容量等の寄生容量を低減できるた
め、ＳＯＩデバイスの特長といえる高速、低消費、低電
圧回路などへの適用が可能となる。本発明により、トラ
ンジスタなどの素子形成領域のパターンの疎密に関係な
く、均一な特性をもつデバイスの形成が可能である。
導体装置の製造方法によれば、ＳＯＩ ＭＯＳＦＥＴに
おいて、ＳＯＩ素子形成領域４と埋め込まれた酸化膜５
との段差がほとんどないため、ゲートのパターニングで
ポリシリコンが残らないために、ゲートがショートする
こともない。また、分離酸化膜６の厚みを厚くすること
ができるため、配線容量等の寄生容量を低減できるた
め、ＳＯＩデバイスの特長といえる高速、低消費、低電
圧回路などへの適用が可能となる。本発明により、トラ
ンジスタなどの素子形成領域のパターンの疎密に関係な
く、均一な特性をもつデバイスの形成が可能である。
【００４８】実施の形態２．この発明の実施の形態２
は、実施の形態１の図１、図１２及び図１３で表される
ＳＯＩ半導体装置を製造する他の製造方法を提供するも
のである。図１４〜図１９は、このトランジスタの製造
工程を示す図で、図１における断面Ａ−Ａ’で見た製造
工程図である。図１４〜図１９に基ずいてこの実施の形
態２について説明する。
は、実施の形態１の図１、図１２及び図１３で表される
ＳＯＩ半導体装置を製造する他の製造方法を提供するも
のである。図１４〜図１９は、このトランジスタの製造
工程を示す図で、図１における断面Ａ−Ａ’で見た製造
工程図である。図１４〜図１９に基ずいてこの実施の形
態２について説明する。
【００４９】先ず、図１４に示すように、シリコン基板
１、埋め込み酸化膜２（絶縁膜）、ＳＯＩ層３（薄膜半
導体層）からなるＳＯＩ基板１４を用意する。このＳＯ
Ｉ基板１４は、ＳＩＭＯＸ法で形成されたのもでもウエ
ハ張合せ法で形成されたもの、またいかなる形成方法で
形成されたＳＯＩ基板であっても構わない。図１４に示
すように、初めにＣＶＤ法で酸化膜１５を形成するか
（８００℃程度の条件で形成）、あるいはＳＯＩ層３を
酸化して１００から３００Åの酸化膜１５を形成したの
ちに（８００℃程度の酸化条件で形成）、ポリシリコン
１６（多結晶半導体層）を２０００Å形成し、窒化膜１
７を７００℃程度で１０００〜２０００Å形成する。そ
の後、活性領域（素子形成領域）に対応するようにレジ
スト１８をパターニングする。
１、埋め込み酸化膜２（絶縁膜）、ＳＯＩ層３（薄膜半
導体層）からなるＳＯＩ基板１４を用意する。このＳＯ
Ｉ基板１４は、ＳＩＭＯＸ法で形成されたのもでもウエ
ハ張合せ法で形成されたもの、またいかなる形成方法で
形成されたＳＯＩ基板であっても構わない。図１４に示
すように、初めにＣＶＤ法で酸化膜１５を形成するか
（８００℃程度の条件で形成）、あるいはＳＯＩ層３を
酸化して１００から３００Åの酸化膜１５を形成したの
ちに（８００℃程度の酸化条件で形成）、ポリシリコン
１６（多結晶半導体層）を２０００Å形成し、窒化膜１
７を７００℃程度で１０００〜２０００Å形成する。そ
の後、活性領域（素子形成領域）に対応するようにレジ
スト１８をパターニングする。
【００５０】次に、レジストマスク１８で、図１５に示
すように窒化膜１７とポリシリコン１６をドライエッチ
ングで選択除去する。その後、図示していないが、全面
に適当な厚みの窒化膜を堆積し、活性領域間の分離幅の
小さいところが埋まるようにする。その後、堆積した窒
化膜を異方性の強いエッチング条件でエッチングし、図
１５に示すように、パターニングされた窒化膜１７およ
びポリシリコン１６の側壁にスペーサ２０（窒化膜）と
して残るようにする。その後、図１５に示すように露出
した酸化膜１５の下のＳＯＩ層３を酸化する。ＳＯＩ層
３が消費されて形成された酸化膜６が埋め込み酸化膜２
に到達するようにする。
すように窒化膜１７とポリシリコン１６をドライエッチ
ングで選択除去する。その後、図示していないが、全面
に適当な厚みの窒化膜を堆積し、活性領域間の分離幅の
小さいところが埋まるようにする。その後、堆積した窒
化膜を異方性の強いエッチング条件でエッチングし、図
１５に示すように、パターニングされた窒化膜１７およ
びポリシリコン１６の側壁にスペーサ２０（窒化膜）と
して残るようにする。その後、図１５に示すように露出
した酸化膜１５の下のＳＯＩ層３を酸化する。ＳＯＩ層
３が消費されて形成された酸化膜６が埋め込み酸化膜２
に到達するようにする。
【００５１】この酸化膜６の成長は、パターンの大きさ
によって異なり、幅の小さい領域の成長は遅くなる。そ
こで、幅の小さい領域のＳＯＩ層３が完全に酸化される
ように、酸化時間を長めに設定し、１０００ÅのＳＯＩ
層３を酸化する際には、１２００〜２５００Åの酸化膜
が形成される条件で酸化を行う。以上までの工程は、実
施の形態１と実質的に同じであるので、説明を簡略にし
ている。
によって異なり、幅の小さい領域の成長は遅くなる。そ
こで、幅の小さい領域のＳＯＩ層３が完全に酸化される
ように、酸化時間を長めに設定し、１０００ÅのＳＯＩ
層３を酸化する際には、１２００〜２５００Åの酸化膜
が形成される条件で酸化を行う。以上までの工程は、実
施の形態１と実質的に同じであるので、説明を簡略にし
ている。
【００５２】次に、図１６に示すように、窒化膜１７と
窒化膜スペーサ２０をウェット除去する。次にポリシリ
コン層１６をマスクにしてポリシリコン層１６で覆われ
ていない酸化膜１５とその下のＳＯＩ層３をドライエッ
チングで除去し、ＳＯＩ層３をパターニングし、素子形
成領域４を形成する。このとき、ポリシリコン層１６も
薄くなり厚さ約１０００Åが残る。次に、図１６に示す
ように、ＣＶＤ法で全面に酸化膜２１を堆積し、その堆
積した酸化膜２１を図１７のように、ドライエッチング
で除去する。この処理で、ＳＯＩ層３がエッチングによ
り除去されていた場所に酸化膜５を埋め込むことができ
る。その後、図１８に示すように、等方性のプラズマエ
ッチングでポリシリコン１６を除去し、ＨＦ系の処理で
表面の酸化膜１５と埋め込まれた酸化膜５の形状を整え
る。
窒化膜スペーサ２０をウェット除去する。次にポリシリ
コン層１６をマスクにしてポリシリコン層１６で覆われ
ていない酸化膜１５とその下のＳＯＩ層３をドライエッ
チングで除去し、ＳＯＩ層３をパターニングし、素子形
成領域４を形成する。このとき、ポリシリコン層１６も
薄くなり厚さ約１０００Åが残る。次に、図１６に示す
ように、ＣＶＤ法で全面に酸化膜２１を堆積し、その堆
積した酸化膜２１を図１７のように、ドライエッチング
で除去する。この処理で、ＳＯＩ層３がエッチングによ
り除去されていた場所に酸化膜５を埋め込むことができ
る。その後、図１８に示すように、等方性のプラズマエ
ッチングでポリシリコン１６を除去し、ＨＦ系の処理で
表面の酸化膜１５と埋め込まれた酸化膜５の形状を整え
る。
【００５３】その後、図示していないが、ＰＭＯＳとＮ
ＭＯＳのトランジスタ形成領域にそれぞれにチャネル注
入を行なう。次に、図１９に示すように、素子形成領域
４の表面にゲート酸化膜７を形成し、ゲートのポリシリ
コン８を堆積する。その後は、図示していないが、通常
のトランジスタプロセスによりＬＤＤ構造を形成し、ソ
ース／ドレインを形成してアルミ配線を形成する。
ＭＯＳのトランジスタ形成領域にそれぞれにチャネル注
入を行なう。次に、図１９に示すように、素子形成領域
４の表面にゲート酸化膜７を形成し、ゲートのポリシリ
コン８を堆積する。その後は、図示していないが、通常
のトランジスタプロセスによりＬＤＤ構造を形成し、ソ
ース／ドレインを形成してアルミ配線を形成する。
【００５４】以上説明したように、この実施の形態の半
導体装置の製造方法によれば、ＳＯＩ ＭＯＳＦＥＴに
おいて、ＳＯＩ素子形成領域４と埋め込まれた酸化膜５
との段差がほとんどないため、ゲートのパターニングで
ポリシリコンが残らないために、ゲートがショートする
こともない。また、分離酸化膜６の厚みを厚くすること
ができるため、配線容量等の寄生容量を低減できるた
め、ＳＯＩデバイスの特長といえる高速、低消費、低電
圧回路などへの適用が可能となる。本発明により、トラ
ンジスタなどの素子形成領域のパターンの疎密に関係な
く、均一な特性をもつデバイスの形成が可能である。
導体装置の製造方法によれば、ＳＯＩ ＭＯＳＦＥＴに
おいて、ＳＯＩ素子形成領域４と埋め込まれた酸化膜５
との段差がほとんどないため、ゲートのパターニングで
ポリシリコンが残らないために、ゲートがショートする
こともない。また、分離酸化膜６の厚みを厚くすること
ができるため、配線容量等の寄生容量を低減できるた
め、ＳＯＩデバイスの特長といえる高速、低消費、低電
圧回路などへの適用が可能となる。本発明により、トラ
ンジスタなどの素子形成領域のパターンの疎密に関係な
く、均一な特性をもつデバイスの形成が可能である。
【００５５】実施の形態３．図２０〜図２２は、この発
明の実施の形態３の製造方法を説明するための断面構造
図である。前述の実施の形態１の図７から図８で、ＳＯ
Ｉ層３がエッチングされた領域にＣＶＤで酸化膜５を埋
め込むプロセスを示したが、この材料を窒化膜にするこ
とも有効である。そのことについて、説明する。
明の実施の形態３の製造方法を説明するための断面構造
図である。前述の実施の形態１の図７から図８で、ＳＯ
Ｉ層３がエッチングされた領域にＣＶＤで酸化膜５を埋
め込むプロセスを示したが、この材料を窒化膜にするこ
とも有効である。そのことについて、説明する。
【００５６】図２０は、実施の形態１の図８に相当する
もので、ＳＯＩ層３と分離酸化膜６にCVD法で酸化膜２
１または窒化膜２１ａを堆積した状態である。いま、酸
化膜２１を埋め込む場合には、埋め込んだ酸化膜２１を
エッチングするときに、図２１に示すようにＬＯＣＯＳ
酸化膜６もエッチングされるため膜厚が減少する。この
膜厚の減少は、ゲートや配線の容量の増大をもたらし、
デバイスの特性を十分引き出せない。その対策として、
埋め込む膜を窒化膜２１ａとする。図２２は、堆積した
窒化膜２１ａをエッチングして埋め込み窒化膜５ａを残
した状態を示す。このように窒化膜２１ａを用いた場合
には、ＬＯＣＯＳ酸化膜６の膜厚の減少を防止すること
ができる。この窒化膜２１ａの堆積は、ＣＶＤ法で、エ
ッチングは異方性の強い条件でドライエッチングにより
行ってもよく、また、ＣＭＰで行ってもよく、ウェット
エッチングとドライエッチングあるいはＣＭＰを組み合
わせてもよい。
もので、ＳＯＩ層３と分離酸化膜６にCVD法で酸化膜２
１または窒化膜２１ａを堆積した状態である。いま、酸
化膜２１を埋め込む場合には、埋め込んだ酸化膜２１を
エッチングするときに、図２１に示すようにＬＯＣＯＳ
酸化膜６もエッチングされるため膜厚が減少する。この
膜厚の減少は、ゲートや配線の容量の増大をもたらし、
デバイスの特性を十分引き出せない。その対策として、
埋め込む膜を窒化膜２１ａとする。図２２は、堆積した
窒化膜２１ａをエッチングして埋め込み窒化膜５ａを残
した状態を示す。このように窒化膜２１ａを用いた場合
には、ＬＯＣＯＳ酸化膜６の膜厚の減少を防止すること
ができる。この窒化膜２１ａの堆積は、ＣＶＤ法で、エ
ッチングは異方性の強い条件でドライエッチングにより
行ってもよく、また、ＣＭＰで行ってもよく、ウェット
エッチングとドライエッチングあるいはＣＭＰを組み合
わせてもよい。
【００５７】なお、このように素子形成領域としてのＳ
ＯＩ層３に隣接して埋め込む絶縁膜の材料に窒化膜を用
いることは、実施の形態２においても、同様に適用で
き、同様の効果がある。
ＯＩ層３に隣接して埋め込む絶縁膜の材料に窒化膜を用
いることは、実施の形態２においても、同様に適用で
き、同様の効果がある。
【００５８】実施の形態４．図２３〜図２４は、この発
明の実施の形態４の製造方法を説明するための断面構造
図である。この実施の形態４の製造方法にいては、前述
の実施の形態１の図７におけるポリシリコン１６のエッ
チング処理後に、ＳＯＩ層３を酸化しＳＯＩ層３の側壁
に酸化膜７ａを形成する。図２３は、実施の形態１で示
した図７において、ＳＯＩ層３をドライエッチした後で
ＳＯＩ層３の全面が酸化膜７ａ、１５で覆われた構造を
示している。
明の実施の形態４の製造方法を説明するための断面構造
図である。この実施の形態４の製造方法にいては、前述
の実施の形態１の図７におけるポリシリコン１６のエッ
チング処理後に、ＳＯＩ層３を酸化しＳＯＩ層３の側壁
に酸化膜７ａを形成する。図２３は、実施の形態１で示
した図７において、ＳＯＩ層３をドライエッチした後で
ＳＯＩ層３の全面が酸化膜７ａ、１５で覆われた構造を
示している。
【００５９】その後、図８と同様に、ＣＶＤ法で酸化膜
２１を全面に堆積し、その堆積した酸化膜２１を図２４
に示すようにドライエッチングで除去する。この処理
で、ＳＯＩ層３がエッチングにより除去されていた場所
に酸化膜５を埋め込むことができる。また、図２４に示
されているように、ＳＯＩ層３と埋め込まれた酸化膜５
との段差がほとんどないようにする。
２１を全面に堆積し、その堆積した酸化膜２１を図２４
に示すようにドライエッチングで除去する。この処理
で、ＳＯＩ層３がエッチングにより除去されていた場所
に酸化膜５を埋め込むことができる。また、図２４に示
されているように、ＳＯＩ層３と埋め込まれた酸化膜５
との段差がほとんどないようにする。
【００６０】その後、図示していないが、ＰＭＯＳ領域
とＮＭＯＳ領域にそれぞれチャネル注入を行なう。その
後、図２４に示すように、ＳＯＩ層３の表面にゲート酸
化膜７を形成し、ゲートのポリシリコン８を堆積する。
その後は、通常のトランジスタプロセスによりＬＤＤ構
造を形成し、ソース／ドレインを形成してアルミ配線を
形成する。
とＮＭＯＳ領域にそれぞれチャネル注入を行なう。その
後、図２４に示すように、ＳＯＩ層３の表面にゲート酸
化膜７を形成し、ゲートのポリシリコン８を堆積する。
その後は、通常のトランジスタプロセスによりＬＤＤ構
造を形成し、ソース／ドレインを形成してアルミ配線を
形成する。
【００６１】このような製造方法によると、図２３で示
されているように、ＳＯＩ層３の側壁の酸化で、堆積さ
れたＣＶＤ酸化膜５がＳＯＩ層３に直接接しないため
に、デバイスの歩留りが向上する。また、実施の形態１
と同様に、ＳＯＩ層３と埋め込まれた酸化膜５の段差が
ほとんどないため、ゲート８のパターニングでポリシリ
コンが残らない為に、ゲート８がショートすることもな
い。また、分離領域の酸化膜６の厚みを厚くすることが
できるため、配線容量等の寄生容量を低減できるため、
ＳＯＩデバイスの特長といえる高速、低消費、低電圧回
路などへの適用が可能となる。本発明により、パターン
の疎密に関係なく、均一な特性をもつデバイスの形成が
可能である。
されているように、ＳＯＩ層３の側壁の酸化で、堆積さ
れたＣＶＤ酸化膜５がＳＯＩ層３に直接接しないため
に、デバイスの歩留りが向上する。また、実施の形態１
と同様に、ＳＯＩ層３と埋め込まれた酸化膜５の段差が
ほとんどないため、ゲート８のパターニングでポリシリ
コンが残らない為に、ゲート８がショートすることもな
い。また、分離領域の酸化膜６の厚みを厚くすることが
できるため、配線容量等の寄生容量を低減できるため、
ＳＯＩデバイスの特長といえる高速、低消費、低電圧回
路などへの適用が可能となる。本発明により、パターン
の疎密に関係なく、均一な特性をもつデバイスの形成が
可能である。
【００６２】実施の形態５．図２５〜図２６は、この発
明の実施の形態５を説明するための製造工程の断面図で
ある。図２５は、前述の実施の形態２の図１６で示した
工程において、ＣＶＤ酸化膜２１を堆積する前の状態を
示し、ＳＯＩ層３、酸化膜１５およびポリシリコン膜１
６が積層されパターニングされている状態である。この
ＳＯＩ層３の側壁を酸化し、図２６で示すように斜め方
向にボロンを打ち込む。ＳＯＩ層３の表面のポリシリコ
ン１６がマスクとなり、ＳＯＩ層３の全面にボロンは注
入されることなく、ＳＯＩ層３の側壁のみ高濃度化が可
能となり、高濃度領域２３を形成できる。この図２５お
よび図２６に示す実施の形態５の製造工程は、ＮＭＯＳ
のエッジにボロンを打ち込む方法を示すものであり、Ｓ
ＯＩ層３のエッジの寄生トランジスタのしきい値電圧を
上昇させる効果がある。この実施の形態５の発明によ
り、パターンの疎密に関係なく、さらに均一な特性をも
つデバイスの形成が可能である。
明の実施の形態５を説明するための製造工程の断面図で
ある。図２５は、前述の実施の形態２の図１６で示した
工程において、ＣＶＤ酸化膜２１を堆積する前の状態を
示し、ＳＯＩ層３、酸化膜１５およびポリシリコン膜１
６が積層されパターニングされている状態である。この
ＳＯＩ層３の側壁を酸化し、図２６で示すように斜め方
向にボロンを打ち込む。ＳＯＩ層３の表面のポリシリコ
ン１６がマスクとなり、ＳＯＩ層３の全面にボロンは注
入されることなく、ＳＯＩ層３の側壁のみ高濃度化が可
能となり、高濃度領域２３を形成できる。この図２５お
よび図２６に示す実施の形態５の製造工程は、ＮＭＯＳ
のエッジにボロンを打ち込む方法を示すものであり、Ｓ
ＯＩ層３のエッジの寄生トランジスタのしきい値電圧を
上昇させる効果がある。この実施の形態５の発明によ
り、パターンの疎密に関係なく、さらに均一な特性をも
つデバイスの形成が可能である。
【００６３】実施の形態６．図２７は、この発明の実施
の形態６を説明するための平面構造図である。図２７に
おいて、素子形成領域４の最小分離幅がＷとなってい
る。このとき、前述の実施の形態１（図３）に示した窒
化膜スペーサ９の幅（堆積するときの窒化膜の膜厚）
を、図２７に示すように素子領域の最終分離幅Ｗの半分
にする。これにより、エッチングで除去されるＳＯＩ層
３の幅は、素子形成領域４の間隔がＷ以上のときは１／
２Ｗとなり、素子領域の間隔が最小分離幅Ｗのときは両
方からの幅の和でＷとなる。つまり、エッチングで除去
されるＳＯＩ層３の幅は、最小分離幅Ｗの半分（Ｗ／
２）から最小分離幅Ｗまでの幅となり、幅のばらつきが
パターンの疎密により影響を受けなくなる。このこと
は、その後の酸化膜を埋め込んで、その酸化膜をエッチ
ングするプロセスが安定となる効果がある。なお、この
窒化膜スペーサ９の幅は、一般に素子領域の最終分離幅
Ｗの半分以下とすれは、エッチングで除去されるＳＯＩ
層３の幅のばらつきがパターンの疎密により影響を受け
なくなる効果がある。
の形態６を説明するための平面構造図である。図２７に
おいて、素子形成領域４の最小分離幅がＷとなってい
る。このとき、前述の実施の形態１（図３）に示した窒
化膜スペーサ９の幅（堆積するときの窒化膜の膜厚）
を、図２７に示すように素子領域の最終分離幅Ｗの半分
にする。これにより、エッチングで除去されるＳＯＩ層
３の幅は、素子形成領域４の間隔がＷ以上のときは１／
２Ｗとなり、素子領域の間隔が最小分離幅Ｗのときは両
方からの幅の和でＷとなる。つまり、エッチングで除去
されるＳＯＩ層３の幅は、最小分離幅Ｗの半分（Ｗ／
２）から最小分離幅Ｗまでの幅となり、幅のばらつきが
パターンの疎密により影響を受けなくなる。このこと
は、その後の酸化膜を埋め込んで、その酸化膜をエッチ
ングするプロセスが安定となる効果がある。なお、この
窒化膜スペーサ９の幅は、一般に素子領域の最終分離幅
Ｗの半分以下とすれは、エッチングで除去されるＳＯＩ
層３の幅のばらつきがパターンの疎密により影響を受け
なくなる効果がある。
【００６４】実施の形態７．図２８および図２９は、こ
の発明の実施の形態７のＳＯＩ半導体装置を示す図であ
る。図２８はＳＯＩ半導体装置としてのＳＯＩ ＤＲＡ
Ｍの構造を示す断面図であり、図２８の左半はメモリセ
ル部の断面構造図、図２８の右半は周辺回路部の断面構
造図である。図２９はこのＤＲＡＭのメモリセル部の平
面図である。図２９の断面Ａ−Ａ’が、図２８の左半に
現れている。
の発明の実施の形態７のＳＯＩ半導体装置を示す図であ
る。図２８はＳＯＩ半導体装置としてのＳＯＩ ＤＲＡ
Ｍの構造を示す断面図であり、図２８の左半はメモリセ
ル部の断面構造図、図２８の右半は周辺回路部の断面構
造図である。図２９はこのＤＲＡＭのメモリセル部の平
面図である。図２９の断面Ａ−Ａ’が、図２８の左半に
現れている。
【００６５】これらの図において、メモリセル部では、
埋め込み酸化膜２の上に、ＳＯＩ素子形成領域４が、埋
め込み酸化膜５を挟んで狭い間隔で配列されている。さ
らにこのセル部では、この上にトランスファゲート８ａ
が走り、層間絶縁膜１１ａにストレージノード１２ａ
（ポリシリ）、セルプレート２３（シリコン酸化膜など
の絶縁膜）、配線１２ｂ（ポリシリ）が配置されてい
る。さらにその上に、層間絶縁膜１１ｂが積層され、ア
ルミ配線１２ｃが配置されている。
埋め込み酸化膜２の上に、ＳＯＩ素子形成領域４が、埋
め込み酸化膜５を挟んで狭い間隔で配列されている。さ
らにこのセル部では、この上にトランスファゲート８ａ
が走り、層間絶縁膜１１ａにストレージノード１２ａ
（ポリシリ）、セルプレート２３（シリコン酸化膜など
の絶縁膜）、配線１２ｂ（ポリシリ）が配置されてい
る。さらにその上に、層間絶縁膜１１ｂが積層され、ア
ルミ配線１２ｃが配置されている。
【００６６】一方、周辺回路部では、埋め込み酸化膜２
の上に、ＳＯＩ素子形成領域４がパターニングされてお
り、その周りに埋め込み酸化膜５が同じ高さで接続さ
れ、中間部の厚みの厚いＬＯＣＯＳ酸化膜６に続いてい
る。この構造には、前述の各実施の形態で述べたいずれ
かが採用される。さらに、この周辺回路部では、層間絶
縁膜１１ａ、１１ｂが積層され、アルミ配線１２が引き
出されている。
の上に、ＳＯＩ素子形成領域４がパターニングされてお
り、その周りに埋め込み酸化膜５が同じ高さで接続さ
れ、中間部の厚みの厚いＬＯＣＯＳ酸化膜６に続いてい
る。この構造には、前述の各実施の形態で述べたいずれ
かが採用される。さらに、この周辺回路部では、層間絶
縁膜１１ａ、１１ｂが積層され、アルミ配線１２が引き
出されている。
【００６７】この実施の形態７の半導体装置は、前述の
実施の形態１をはじめ各実施の形態で示した構造をＤＲ
ＡＭに応用した例を示している。通常、ＤＲＡＭはチッ
プ面積を縮小するために、ＮＭＯＳのみで形成されるセ
ル領域は、最小分離幅で分離されている。また、周辺回
路部分はＣＭＯＳで構成されるため、ＰＭＯＳとＮＭＯ
Ｓの分離幅は広くなっている。このパターンの疎密によ
り、周辺部とセル部のトランジスタの特性が異なる問題
点があった。この対策として、実施の形態１などの構造
をＤＲＡＭに適用すると、均一な特性がえられる。ま
た、周辺回路は、高速動作が要求されるために、できる
でけ寄生容量を低減することが望まれる。この発明を適
用すると、周辺回路の寄生容量が低減できる効果があ
る。
実施の形態１をはじめ各実施の形態で示した構造をＤＲ
ＡＭに応用した例を示している。通常、ＤＲＡＭはチッ
プ面積を縮小するために、ＮＭＯＳのみで形成されるセ
ル領域は、最小分離幅で分離されている。また、周辺回
路部分はＣＭＯＳで構成されるため、ＰＭＯＳとＮＭＯ
Ｓの分離幅は広くなっている。このパターンの疎密によ
り、周辺部とセル部のトランジスタの特性が異なる問題
点があった。この対策として、実施の形態１などの構造
をＤＲＡＭに適用すると、均一な特性がえられる。ま
た、周辺回路は、高速動作が要求されるために、できる
でけ寄生容量を低減することが望まれる。この発明を適
用すると、周辺回路の寄生容量が低減できる効果があ
る。
【００６８】
【発明の効果】以上説明したように、この発明によれ
ば、ＳＯＩ型等の薄膜半導体装置において分離された素
子形成領域の間の分離絶縁膜の厚みを厚くすることがで
きるため、配線容量等の寄生容量を低減でき、また、Ｓ
ＯＩ型などの薄膜デバイスの特長といえる高速、低消
費、低電圧回路などへの適用が可能となる。また、この
発明によれば、マスク枚数を増やすことなく、寄生トラ
ンジスタの影響のない、また、ソース／ドレイン間のリ
ーク電流レベルの少ないＳＯＩ型などの薄膜ＭＯＳＦＥ
Ｔおよびその集積回路の形成を可能にする製造方法が得
られる。また、この発明によれば、トランジスタなどの
素子形成領域のパターンの疎密に関係なく、均一な特性
をもつデバイスの形成が可能となる。
ば、ＳＯＩ型等の薄膜半導体装置において分離された素
子形成領域の間の分離絶縁膜の厚みを厚くすることがで
きるため、配線容量等の寄生容量を低減でき、また、Ｓ
ＯＩ型などの薄膜デバイスの特長といえる高速、低消
費、低電圧回路などへの適用が可能となる。また、この
発明によれば、マスク枚数を増やすことなく、寄生トラ
ンジスタの影響のない、また、ソース／ドレイン間のリ
ーク電流レベルの少ないＳＯＩ型などの薄膜ＭＯＳＦＥ
Ｔおよびその集積回路の形成を可能にする製造方法が得
られる。また、この発明によれば、トランジスタなどの
素子形成領域のパターンの疎密に関係なく、均一な特性
をもつデバイスの形成が可能となる。
【図１】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の構造を示す平面構造図。
Ｉ／ＭＯＳＦＥＴ）の構造を示す平面構造図。
【図２】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図３】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図４】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図５】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図６】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図７】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図８】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図９】 この発明の実施の形態１の半導体装置（ＳＯ
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
Ｉ／ＭＯＳＦＥＴ）の製造工程を説明するための断面構
造図。
【図１０】 この発明の実施の形態１の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１１】 この発明の実施の形態１の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１２】 この発明の実施の形態１の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の構造を示す断面図であり、かつ
その製造工程を説明するための断面構造図。
ＯＩ／ＭＯＳＦＥＴ）の構造を示す断面図であり、かつ
その製造工程を説明するための断面構造図。
【図１３】 この発明の実施の形態１の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の構造を示す断面図であり、かつ
その製造工程を説明するための断面構造図。
ＯＩ／ＭＯＳＦＥＴ）の構造を示す断面図であり、かつ
その製造工程を説明するための断面構造図。
【図１４】 この発明の実施の形態２の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１５】 この発明の実施の形態２の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１６】 この発明の実施の形態２の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１７】 この発明の実施の形態２の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１８】 この発明の実施の形態２の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図１９】 この発明の実施の形態２の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２０】 この発明の実施の形態３の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２１】 この発明の実施の形態３の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２２】 この発明の実施の形態３の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２３】 この発明の実施の形態４の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための こ
の発明の実施の形態３の半導体装置（ＳＯＩ／ＭＯＳＦ
ＥＴ）の製造工程を説明するための断面構造図。断面構
造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための こ
の発明の実施の形態３の半導体装置（ＳＯＩ／ＭＯＳＦ
ＥＴ）の製造工程を説明するための断面構造図。断面構
造図。
【図２４】 この発明の実施の形態４の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２５】 この発明の実施の形態５の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２６】 この発明の実施の形態５の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２７】 この発明の実施の形態６の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための平面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための平面
構造図。
【図２８】 この発明の実施の形態７の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図２９】 この発明の実施の形態７の半導体装置（Ｓ
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
ＯＩ／ＭＯＳＦＥＴ）の製造工程を説明するための断面
構造図。
【図３０】 従来のＳＯＩ ＭＯＳＦＥＴの構造を示す
平面図。
平面図。
【図３１】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３２】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３３】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３４】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３５】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３６】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３７】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図３８】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図であり、かつ従来
のＳＯＩ ＭＯＳＦＥＴの構造を示す断面図。
第１の例を説明するための断面構造図であり、かつ従来
のＳＯＩ ＭＯＳＦＥＴの構造を示す断面図。
【図３９】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４０】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４１】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４２】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４３】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４４】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図であり、かつ従来
のＳＯＩ ＭＯＳＦＥＴの構造を示す断面図。
第１の例を説明するための断面構造図であり、かつ従来
のＳＯＩ ＭＯＳＦＥＴの構造を示す断面図。
【図４５】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４６】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４７】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４８】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第１の例を説明するための断面構造図。
第１の例を説明するための断面構造図。
【図４９】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第２の例を説明するための断面構造図。
第２の例を説明するための断面構造図。
【図５０】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第２の例を説明するための断面構造図。
第２の例を説明するための断面構造図。
【図５１】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第２の例を説明するための断面構造図。
第２の例を説明するための断面構造図。
【図５２】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第３の例を説明するための断面構造図。
第３の例を説明するための断面構造図。
【図５３】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第３の例を説明するための断面構造図。
第３の例を説明するための断面構造図。
【図５４】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第３の例を説明するための断面構造図。
第３の例を説明するための断面構造図。
【図５５】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第３の例を説明するための断面構造図。
第３の例を説明するための断面構造図。
【図５６】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第４の例を説明するための断面構造図。
第４の例を説明するための断面構造図。
【図５７】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第４の例を説明するための断面構造図。
第４の例を説明するための断面構造図。
【図５８】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第４の例を説明するための断面構造図。
第４の例を説明するための断面構造図。
【図５９】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第５の例を説明するための断面構造図。
第５の例を説明するための断面構造図。
【図６０】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第５の例を説明するための断面構造図。
第５の例を説明するための断面構造図。
【図６１】 従来のＳＯＩ ＭＯＳＦＥＴの製造工程の
第５の例を説明するための断面構造図。
第５の例を説明するための断面構造図。
１ 半導体基板（シリコン基板）、 ２ 埋め込み酸化
膜（絶縁膜）、３ ＳＯＩ層（薄膜半導体層）、 ４
素子形成領域（トランジスタ形成領域）、５ 埋め込み
シリコン酸化膜（第一の絶縁膜）、５ａ 埋め込みシリ
コン窒化膜（第一の絶縁膜）、６ 分離酸化膜（第二の
絶縁膜）、７ ゲート酸化膜、 ８ ゲート電極、 ９
絶縁膜、１０ ソース／ドレイン領域、 １１ 層間
絶縁膜、 １２ 金属配線、１４ ＳＯＩ基板、 １５
シリコン酸化膜、１６ ポリシリコン層（多結晶半導
体層）、１７ シリコン窒化膜、 １８、１８ａ、１８
ｂ、１８ｃ レジスト、１９ シリコン窒化膜、 ２０
スペーサ（窒化膜）、２１ シリコン酸化膜、 ２１
ａ シリコン窒素化膜、 ２２ レジスト、２３ 高濃
度領域
膜（絶縁膜）、３ ＳＯＩ層（薄膜半導体層）、 ４
素子形成領域（トランジスタ形成領域）、５ 埋め込み
シリコン酸化膜（第一の絶縁膜）、５ａ 埋め込みシリ
コン窒化膜（第一の絶縁膜）、６ 分離酸化膜（第二の
絶縁膜）、７ ゲート酸化膜、 ８ ゲート電極、 ９
絶縁膜、１０ ソース／ドレイン領域、 １１ 層間
絶縁膜、 １２ 金属配線、１４ ＳＯＩ基板、 １５
シリコン酸化膜、１６ ポリシリコン層（多結晶半導
体層）、１７ シリコン窒化膜、 １８、１８ａ、１８
ｂ、１８ｃ レジスト、１９ シリコン窒化膜、 ２０
スペーサ（窒化膜）、２１ シリコン酸化膜、 ２１
ａ シリコン窒素化膜、 ２２ レジスト、２３ 高濃
度領域
Claims (14)
- 【請求項１】 絶縁膜上に分離形成された薄膜半導体の
素子形成領域と、この素子形成領域に実質的に同じ厚み
で連接した第一の絶縁膜と、この第一の絶縁膜に連接し
前記素子形成領域の間に形成され前記素子形成領域の厚
みより厚い第二の絶縁膜とを備えたことを特徴とする半
導体装置。 - 【請求項２】 前記薄膜半導体をシリコンで、また前記
第一の絶縁膜および前記第二の絶縁膜をシリコン酸化膜
で形成したことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記薄膜半導体をシリコンで、前記第一
の絶縁膜をシリコン酸化膜で、また前記第二の絶縁膜を
シリコン窒化膜で形成したことを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 前記素子形成領域の表面を酸化して酸化
膜で被覆したことを特徴とする請求項1ないし３のいず
れか１項に記載の半導体装置。 - 【請求項５】 前記素子形成領域の側面に不純物を注入
して高濃度領域を形成したことを特徴とする請求項１な
いし３のいずれか１項に記載の半導体装置。 - 【請求項６】 前記第一の絶縁膜の幅を前記素子形成領
域の最小間隔以下としたことを特徴とする請求項１ない
し５のいずれか１項に記載の半導体装置。 - 【請求項７】 メモリセル部と周辺回路部とを有し、前
記周辺回路部は絶縁膜上に分離形成された薄膜半導体の
素子形成領域と、この素子形成領域に実質的に同じ厚み
で連接した第一の絶縁膜と、この第一の絶縁膜に連接し
前記素子形成領域の間に形成され前記素子形成領域の厚
みより厚い第二の絶縁膜とを備えたことを特徴とする半
導体装置。 - 【請求項８】 絶縁膜上に形成された半導体層に多結晶
半導体層を積層しさらに窒化膜を積層する工程と、前記
窒化膜にレジストを施し前記窒化膜および前記多結晶半
導体層をパターニングしこのパターニングされた多結晶
半導体層の側面に窒化膜を被覆する工程と、前記パター
ニングにより露出している前記半導体層を酸化し酸化膜
を形成する工程と、前記多結晶半導体層の側面に被着し
ている前記窒化膜を除去し露出した前記半導体層をエッ
チング除去して前記半導体層をパターニングする工程
と、前記パターニングされた半導体層と前記酸化膜との
間に絶縁膜を埋め込む工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項９】 前記多結晶半導体層の側面に被着してい
る前記窒化膜を除去すると同時に前記多結晶半導体層の
上面に被着している前記窒化膜を除去し、露出した前記
半導体層をエッチングすると同時に前記多結晶半導体層
をエッチング除去するようにしたことを特徴とする請求
項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記パターニングされた半導体層と前
記酸化膜との間に絶縁膜を埋め込む工程において前記パ
ターニングされた半導体層の表面を予め酸化して酸化膜
を形成しておくようにしたことを特徴とする請求項８ま
たは９に記載の半導体装置の製造方法。 - 【請求項１１】 絶縁膜上に形成された半導体層に多
結晶半導体層を積層しさらに窒化膜を積層する工程と、
前記窒化膜にレジストを施しこの窒化膜および前記多結
晶半導体層をパターニングしこのパターニングされた多
結晶半導体層の側面に窒化膜を被覆する工程と、前記パ
ターニングにより露出している前記半導体層を酸化して
酸化膜を形成する工程と、前記多結晶半導体層の上面お
よび側面に被着している前記窒化膜を除去し前記多結晶
半導体層をマスクとして露出した半導体層をエッチング
除去して前記半導体層をパターニングする工程と、前記
パターニングされた前記半導体層および多結晶半導体層
と前記酸化膜との間に絶縁膜を埋め込む工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記パターニングされた半導体層およ
び多結晶半導体層と前記酸化膜との間に絶縁膜を埋め込
む工程において前記パターニングされた前記半導体層の
側面に（および多結晶半導体ポリシリコン層の表面に）
予め不純物を注入しておくようにしたことを特徴とする
請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記半導体層としてシリコン半導体層
を、前記多結晶半導体層としてポリシリコン層を、前記
絶縁膜としてシリコン酸化膜またはシリコン窒化膜を用
いるようにしたことを特徴とする請求項８ないし１２の
いずれか１項に記載の半導体装置の製造方法。 - 【請求項１４】 前記パターニングされた多結晶半導体
層の側面に被覆する窒化膜の厚さを、前記素子形成領域
の間隔の１／２以下としたことを特徴とする請求項８な
いし１３のいずれか１項に記載の半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767996A JP3529220B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置及びその製造方法 |
| KR1019960047368A KR100233802B1 (ko) | 1996-04-26 | 1996-10-22 | 반도체 장치 및 그 제조 방법 |
| US08/745,135 US5719426A (en) | 1996-04-26 | 1996-11-07 | Semiconductor device and manufacturing process thereof |
| DE19651982A DE19651982C2 (de) | 1996-04-26 | 1996-12-13 | Halbleitereinrichtung und Herstellungsverfahren derselben |
| US08/947,339 US5933745A (en) | 1996-04-26 | 1997-10-08 | Method of making total dielectric semiconductor device isolation region |
| US09/339,388 US6410973B2 (en) | 1996-04-26 | 1999-06-24 | Thin film SOI MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10767996A JP3529220B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293873A true JPH09293873A (ja) | 1997-11-11 |
| JP3529220B2 JP3529220B2 (ja) | 2004-05-24 |
Family
ID=14465235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10767996A Expired - Fee Related JP3529220B2 (ja) | 1996-04-26 | 1996-04-26 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5719426A (ja) |
| JP (1) | JP3529220B2 (ja) |
| KR (1) | KR100233802B1 (ja) |
| DE (1) | DE19651982C2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140160A (en) | 1997-07-28 | 2000-10-31 | Micron Technology, Inc. | Method for fabricating a simplified CMOS polysilicon thin film transistor and resulting structure |
| JPH11204452A (ja) | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体基板の処理方法および半導体基板 |
| US6188107B1 (en) * | 1999-01-07 | 2001-02-13 | Advanced Micro Devices, Inc. | High performance transistor fabricated on a dielectric film and method of making same |
| JP4139105B2 (ja) * | 2001-12-20 | 2008-08-27 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP2003243662A (ja) * | 2002-02-14 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法、半導体ウェハ |
| US7092205B1 (en) | 2002-10-29 | 2006-08-15 | Seagate Technology Llc | Isolated transducer portions in magnetic heads |
| FR2847715B1 (fr) * | 2002-11-25 | 2005-03-11 | Commissariat Energie Atomique | Circuit integre comportant des sous-ensembles connectes en serie |
| KR20070099913A (ko) * | 2006-04-06 | 2007-10-10 | 주성엔지니어링(주) | 산화막 형성 방법 및 산화막 증착 장치 |
| JP7045271B2 (ja) * | 2018-06-28 | 2022-03-31 | エイブリック株式会社 | 半導体装置及び半導体チップ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300526A (ja) * | 1987-05-29 | 1988-12-07 | Sony Corp | 半導体装置の製造方法 |
| JPH01235276A (ja) * | 1988-03-15 | 1989-09-20 | Sony Corp | 薄膜半導体装置 |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| US5039621A (en) * | 1990-06-08 | 1991-08-13 | Texas Instruments Incorporated | Semiconductor over insulator mesa and method of forming the same |
| JPH05206263A (ja) * | 1992-01-29 | 1993-08-13 | Sharp Corp | 半導体装置の製造方法 |
| JPH05304202A (ja) * | 1992-04-02 | 1993-11-16 | Nec Corp | 半導体装置の製造方法 |
| US5359219A (en) * | 1992-12-04 | 1994-10-25 | Texas Instruments Incorporated | Silicon on insulator device comprising improved substrate doping |
| JPH0722517A (ja) * | 1993-06-22 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3247801B2 (ja) * | 1993-07-27 | 2002-01-21 | 三菱電機株式会社 | Ｓｏｉ構造を有する半導体装置およびその製造方法 |
| US5619053A (en) * | 1995-05-31 | 1997-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an SOI structure |
| JP3431353B2 (ja) * | 1995-07-07 | 2003-07-28 | 株式会社東芝 | 半導体装置およびその製造方法 |
| FR2750535B1 (fr) * | 1996-06-27 | 1998-08-07 | Commissariat Energie Atomique | Transistor mos et procede d'isolation laterale d'une region active d'un transistor mos |
| US6028337A (en) * | 1998-11-06 | 2000-02-22 | Philips North America Corporation | Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region |
-
1996
- 1996-04-26 JP JP10767996A patent/JP3529220B2/ja not_active Expired - Fee Related
- 1996-10-22 KR KR1019960047368A patent/KR100233802B1/ko not_active IP Right Cessation
- 1996-11-07 US US08/745,135 patent/US5719426A/en not_active Expired - Lifetime
- 1996-12-13 DE DE19651982A patent/DE19651982C2/de not_active Expired - Fee Related
-
1997
- 1997-10-08 US US08/947,339 patent/US5933745A/en not_active Expired - Lifetime
-
1999
- 1999-06-24 US US09/339,388 patent/US6410973B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020014663A1 (en) | 2002-02-07 |
| US5933745A (en) | 1999-08-03 |
| KR970072380A (ko) | 1997-11-07 |
| DE19651982C2 (de) | 2003-04-24 |
| US5719426A (en) | 1998-02-17 |
| KR100233802B1 (ko) | 1999-12-01 |
| US6410973B2 (en) | 2002-06-25 |
| DE19651982A1 (de) | 1997-10-30 |
| JP3529220B2 (ja) | 2004-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6495898B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6677645B2 (en) | Body contact MOSFET | |
| KR100232668B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US5989977A (en) | Shallow trench isolation process | |
| JP3604818B2 (ja) | 半導体装置の製造方法 | |
| JP3607431B2 (ja) | 半導体装置およびその製造方法 | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| US6294817B1 (en) | Source/drain-on insulator (S/DOI) field effect transistor using oxidized amorphous silicon and method of fabrication | |
| WO2006046442A1 (ja) | 半導体装置及びその製造方法 | |
| US8048759B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6605843B1 (en) | Fully depleted SOI device with tungsten damascene contacts and method of forming same | |
| US6727553B2 (en) | Semiconductor device including SOI substrate | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| US7135742B1 (en) | Insulated gate type semiconductor device and method for fabricating same | |
| US5518949A (en) | Electrical isolation method for devices made on SOI wafer | |
| US6350659B1 (en) | Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate | |
| US6855633B2 (en) | Method for fabricating semiconductor device | |
| JP2002343964A (ja) | 半導体装置及びその製造方法 | |
| JPH10242264A (ja) | 半導体装置の製造方法 | |
| JP2000021970A (ja) | 半導体装置の製造方法 | |
| KR100609532B1 (ko) | Ｓｏｉ반도체소자의 제조방법 | |
| JP4942951B2 (ja) | Ｍｏｓ型トランジスタの製造方法及びｍｏｓ型トランジスタ | |
| WO2001043198A2 (en) | Source/drain-on-insulator (s/doi) field effect transistor using silicon nitride and silicon oxide and method of fabrication | |
| JPH10200124A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031125 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040224 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040224 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110305 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120305 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |