JPH01235276A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH01235276A JPH01235276A JP6127388A JP6127388A JPH01235276A JP H01235276 A JPH01235276 A JP H01235276A JP 6127388 A JP6127388 A JP 6127388A JP 6127388 A JP6127388 A JP 6127388A JP H01235276 A JPH01235276 A JP H01235276A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜半導体装置に関する。
本発明は、Ｓ全土導体装置において、半導体薄膜のす中
ンネル形成領域に接するゲート絶縁膜をＳｉｔ！Ｉ化物
とＧｅ酸化物の混合酸化物で形成することにより、ゲー
ト絶縁膜−チャンネル形成領域間の界面特性を改善（す
なわちチャンネル形成領域表面でのｎ形化を抑制）する
ようにしたものである。
ンネル形成領域に接するゲート絶縁膜をＳｉｔ！Ｉ化物
とＧｅ酸化物の混合酸化物で形成することにより、ゲー
ト絶縁膜−チャンネル形成領域間の界面特性を改善（す
なわちチャンネル形成領域表面でのｎ形化を抑制）する
ようにしたものである。
シリコン薄膜トランジスタは、一般にＭＯ３構造に構成
されるもので、例えば第３図及び第４図に示すようにシ
リコン基板（ｌｌ上の５ｔ（ｈ層（２）上にシリコン薄
膜（３）を形成し、このシリコン薄ＩＩ！ （３１上に
５ｔ０２等のゲート絶縁Ｉ９！（４）及びゲート電極（
５）を形成し、次いでゲート電８ｉｉ（５１及び素子量
分Ｍ領域となるＬＯＣＯ３（選択酸化）法による酸化Ｉ
Ｉ！ （以−トＬＯＣＯＳ酸化膜という）（６）をマス
クにして自己整合的にソース領域（７）及びドレイン領
域（８）を形成して構成される。
されるもので、例えば第３図及び第４図に示すようにシ
リコン基板（ｌｌ上の５ｔ（ｈ層（２）上にシリコン薄
膜（３）を形成し、このシリコン薄ＩＩ！ （３１上に
５ｔ０２等のゲート絶縁Ｉ９！（４）及びゲート電極（
５）を形成し、次いでゲート電８ｉｉ（５１及び素子量
分Ｍ領域となるＬＯＣＯ３（選択酸化）法による酸化Ｉ
Ｉ！ （以−トＬＯＣＯＳ酸化膜という）（６）をマス
クにして自己整合的にソース領域（７）及びドレイン領
域（８）を形成して構成される。
Ｍ ＯＳ ＩＪｌ造の場合、５ｔ０２−Ｓｉ界面特性が
トランジスタ特性を支配する。特に上述のａｌ躾トラン
ジスタでは表側の５ｔ（ｈ−３ｉ界面（すなわちゲート
絶縁ＩＮ （４１−シリコンＳ躾（３）界面）ばかりで
なく、裏側（７） ５ｔ（ｈ −Ｓ ｉ界面（５ｔ０２
１１！＋２１− シリコン薄１！ｉ！ （３１界面）の
特性も問題になってくる。
トランジスタ特性を支配する。特に上述のａｌ躾トラン
ジスタでは表側の５ｔ（ｈ−３ｉ界面（すなわちゲート
絶縁ＩＮ （４１−シリコンＳ躾（３）界面）ばかりで
なく、裏側（７） ５ｔ（ｈ −Ｓ ｉ界面（５ｔ０２
１１！＋２１− シリコン薄１！ｉ！ （３１界面）の
特性も問題になってくる。
一般に５ｉ（ｈ Ｓｉ界面は５ｉ（ｈ中の正電何によ
りｎ形表面になる。また、ＧｅをドープしたＳｉ結晶を
使った５ｔ（ｈ−３ｔ界面は負１！荷を持ち易いことが
報告されている（Ｊ、ｏｆ Ｅ１ｅｃｔｒｏｃｈｅａ＋
。
りｎ形表面になる。また、ＧｅをドープしたＳｉ結晶を
使った５ｔ（ｈ−３ｔ界面は負１！荷を持ち易いことが
報告されている（Ｊ、ｏｆ Ｅ１ｅｃｔｒｏｃｈｅａ＋
。
Ｓｏｃ、 Ｖｏｌ １１Ｂ、 Ｎｏ３．’？Ｉ Ｐ ４
９４〜Ｐ ４９５参照）。
９４〜Ｐ ４９５参照）。
また、上述のａｌ薄膜ランジスタにおいて、シリコンｉ
ＩＳ （３）はしｏｃｏｓ ＠化膜（６）で取り囲ま
れているので、この５ｉ（ｈ−３ｔ界面でもｎ形成軸が
生じ易く、特にゲート部がら空乏化していったときにも
第５図のＡ部で示すＬＯＣＯ３酸化膜のエツジ部では空
乏化されないのでソース及びドレイン間でリーク（第３
図矢印ａ）が生じ易く、ｎチャンネル型の薄１＊トラン
ジスタが作り難い。
ＩＳ （３）はしｏｃｏｓ ＠化膜（６）で取り囲ま
れているので、この５ｉ（ｈ−３ｔ界面でもｎ形成軸が
生じ易く、特にゲート部がら空乏化していったときにも
第５図のＡ部で示すＬＯＣＯ３酸化膜のエツジ部では空
乏化されないのでソース及びドレイン間でリーク（第３
図矢印ａ）が生じ易く、ｎチャンネル型の薄１＊トラン
ジスタが作り難い。
本発明は、上述の点に漏み、半導体薄膜と絶縁腺間の界
面特性を改善した薄膜半導体装置を提供するものである
。
面特性を改善した薄膜半導体装置を提供するものである
。
本発明の薄膜半導体装置は、半導体層１１１１（１３）
（２２）のチャンネル形成領域に接するゲート絶縁Ｉｍ
！（１６）をＳｉ酸化物とＧｅ酸化物の混合酸化物で形
成して成るものである。
（２２）のチャンネル形成領域に接するゲート絶縁Ｉｍ
！（１６）をＳｉ酸化物とＧｅ酸化物の混合酸化物で形
成して成るものである。
また半導体層Ｉ％ （１３） （２２）に接する素子
間分離用のＬＯＧＯ５酸化膜（１５）、さらには半導体
薄膜（１３） （２２）裏面の絶縁膜（１２）をＳｉ
酸化物とＧｅ酸化物の混合酸化物で形成するを可とする
。
間分離用のＬＯＧＯ５酸化膜（１５）、さらには半導体
薄膜（１３） （２２）裏面の絶縁膜（１２）をＳｉ
酸化物とＧｅ酸化物の混合酸化物で形成するを可とする
。
（作用）
ゲート絶縁膜（１６）がＳｉ酸化物とＧｅ酸化物の混合
酸化物で形成されるので、Ｓｉ酸化物中の正電荷とＧｅ
酸化物中の負電荷が相殺されるようになり、ゲート絶縁
１ｊｌ（１６）下のチャンネル形成領域表面のｎ形成軸
が抑制され、所謂ゲート絶縁膜−チャンネル形成領域間
の界面特性が改善される。
酸化物で形成されるので、Ｓｉ酸化物中の正電荷とＧｅ
酸化物中の負電荷が相殺されるようになり、ゲート絶縁
１ｊｌ（１６）下のチャンネル形成領域表面のｎ形成軸
が抑制され、所謂ゲート絶縁膜−チャンネル形成領域間
の界面特性が改善される。
また、素子間分離用のＬＯＣＯ３酸化１％ （１５）
、半導体薄膜（１３） （２２）の裏面の絶縁膜（１
２）をも５ｉ０２酸化物をＧｅ＠化物の混合酸化物で形
成するときは、薄膜半導体層の半導体ＩＩＩ （１３）
（２２）の表面、側面、裏面において界面特性が改
善される。
、半導体薄膜（１３） （２２）の裏面の絶縁膜（１
２）をも５ｉ０２酸化物をＧｅ＠化物の混合酸化物で形
成するときは、薄膜半導体層の半導体ＩＩＩ （１３）
（２２）の表面、側面、裏面において界面特性が改
善される。
（実施例）
以下、図面を参照して本発明による超薄膜半導体装置の
一例をその製法と共に説明する。
一例をその製法と共に説明する。
実施例１゜
本例は単結晶半導体薄膜を用いた場合である。
先ず、第１図Ａに示すようにシリコン基板（１１）の−
主面上に５ｉ０２ｉｌｌ （１２）を介してｐ形の単結
晶シリコンｌ膜（１３）を形成してなる所１１ｓＯｊ（
Ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ）基板（１
４）を用意する。
主面上に５ｉ０２ｉｌｌ （１２）を介してｐ形の単結
晶シリコンｌ膜（１３）を形成してなる所１１ｓＯｊ（
Ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏｒ）基板（１
４）を用意する。
この基板（１４）のシリコン薄Ｉｌｌ！（１３）にゲル
マニウム（Ｇｅ）を２０ＫｅＶ程度でｌ Ｘ １０”（
！１１−’以上イオン注入する。この場合、特にパター
ンを用いてｎチャンネル型のトランジスタを形成すべき
領域のみにＧｅをイオン注入することもある。Ｇｅのド
ープ量は０．５〜２．０原子％範囲とするを可とし、こ
の範囲になるようＧｅ注注量量決める。Ｇｅドープ量が
０．５原子％より少ないと後述する熱酸化膜中の負１！
萄置が少ないのでＧｅを入れた効果が得られない。また
２、０原子％より多いとＳｉ結晶中に歪みが生じてくる
。
マニウム（Ｇｅ）を２０ＫｅＶ程度でｌ Ｘ １０”（
！１１−’以上イオン注入する。この場合、特にパター
ンを用いてｎチャンネル型のトランジスタを形成すべき
領域のみにＧｅをイオン注入することもある。Ｇｅのド
ープ量は０．５〜２．０原子％範囲とするを可とし、こ
の範囲になるようＧｅ注注量量決める。Ｇｅドープ量が
０．５原子％より少ないと後述する熱酸化膜中の負１！
萄置が少ないのでＧｅを入れた効果が得られない。また
２、０原子％より多いとＳｉ結晶中に歪みが生じてくる
。
次に、第１図Ｂに示すように選択酸化を行って素子間分
離用のＬＯＣＯ３酸化１！１（１５）を形成する。この
ＬＯＣＯＳ酸化ＩＩ！（１５）は５ｔ（ｈとＧｅ０ｔの
混合酸化膜となる。
離用のＬＯＣＯ３酸化１！１（１５）を形成する。この
ＬＯＣＯＳ酸化ＩＩ！（１５）は５ｔ（ｈとＧｅ０ｔの
混合酸化膜となる。
これ以後は通常の製法と同様に熱酸化によるゲート絶縁
膜（１６）及びゲート電極（１７）を形成し、ゲート電
極（１７）とＬＯＧＯＳ酸化１１！（１５）をマスクと
してｎ形不純物をイオン注入し、ｎ形のソース領域（１
８）及びドレイン領域（１９）を形成して第１図Ｃに示
すｎチャンネル型の超薄膜トランジスタ（２０）を形成
する。このとき、ゲート絶縁膜（１６）もＧｅがドープ
されたシリコンＷ１Ｍｍｌ！（１３）の表面を熱酸化し
て形成されるので５ｔ（ｈとＧｅ０ｔの混合酸化物で形
成される。
膜（１６）及びゲート電極（１７）を形成し、ゲート電
極（１７）とＬＯＧＯＳ酸化１１！（１５）をマスクと
してｎ形不純物をイオン注入し、ｎ形のソース領域（１
８）及びドレイン領域（１９）を形成して第１図Ｃに示
すｎチャンネル型の超薄膜トランジスタ（２０）を形成
する。このとき、ゲート絶縁膜（１６）もＧｅがドープ
されたシリコンＷ１Ｍｍｌ！（１３）の表面を熱酸化し
て形成されるので５ｔ（ｈとＧｅ０ｔの混合酸化物で形
成される。
かかる構成によれば、ゲート絶縁ＩＱ！（１６）及びＬ
ＯＧＯ５酸化１ｉｔ（１５）が５ｔ（ｈとＧｅ０２（Ｄ
混合酸化物で形成されているので、５ｉ（ｈ中の正電荷
とＧｅＯ２中の負電荷が相殺される。したがって、ゲー
ト絶縁１＊（１６）下のチャンネル形成領域表面でのｎ
形反転が抑制される。またＬＯＧＯ３酸化膜（１５）と
接するシリコンｉ膜（１３）の側面でのｎ形反転が抑制
されるので、前述したようなソース領域（１８）及びド
レイン領域（１９）間のリークも阻止される。従って、
特性のよいｎチャンネル型の超薄膜トランジスタが得ら
れる。また、ＧｅはＳｉと同様に４族元索であり、４配
位構造をとるので、Ｇｅがシリコン薄１１Ｊ！（１３）
中に入っても置換位置に入って不純物とならず、悪影響
は生しない、尚、上剥では５ｉ０２膿（１２）上にシリ
コン薄１！！（１３）を形成したが、この股（１２）も
５ｉ０２とＧｅ０ｚの混合酸化物からなる絶縁膜で構成
することも可能である。
ＯＧＯ５酸化１ｉｔ（１５）が５ｔ（ｈとＧｅ０２（Ｄ
混合酸化物で形成されているので、５ｉ（ｈ中の正電荷
とＧｅＯ２中の負電荷が相殺される。したがって、ゲー
ト絶縁１＊（１６）下のチャンネル形成領域表面でのｎ
形反転が抑制される。またＬＯＧＯ３酸化膜（１５）と
接するシリコンｉ膜（１３）の側面でのｎ形反転が抑制
されるので、前述したようなソース領域（１８）及びド
レイン領域（１９）間のリークも阻止される。従って、
特性のよいｎチャンネル型の超薄膜トランジスタが得ら
れる。また、ＧｅはＳｉと同様に４族元索であり、４配
位構造をとるので、Ｇｅがシリコン薄１１Ｊ！（１３）
中に入っても置換位置に入って不純物とならず、悪影響
は生しない、尚、上剥では５ｉ０２膿（１２）上にシリ
コン薄１！！（１３）を形成したが、この股（１２）も
５ｉ０２とＧｅ０ｚの混合酸化物からなる絶縁膜で構成
することも可能である。
実施例２゜
本例はシリコン薄膜として多結晶シリコンを用いた場合
である。
である。
先ず、第２図Ａに示すようにシリコン基１（１１）の−
主面上に５ｉ０２ＩＩＩ （１２）を介してｐ形を呈し
、且つＧｅをドープした多結晶シリコンｉ股（２２）を
形成する。このＧｅドープの多結晶シリコン薄膜（２２
）は次のような方法で作ることができる。
主面上に５ｉ０２ＩＩＩ （１２）を介してｐ形を呈し
、且つＧｅをドープした多結晶シリコンｉ股（２２）を
形成する。このＧｅドープの多結晶シリコン薄膜（２２
）は次のような方法で作ることができる。
ｌの方法はシリコン薄膜の成長時に、シリコン成長の主
材料にＧｅをドープする副材料を添加して所要のＧｅ量
をドープし、次いでＳｉ又はＧｅ又はＳｉ、Ｇｅの混合
をイオン注入して成長膜を非晶質化し、その後熱処理し
てグレイン成長してＧｅドープの多結晶シリコンｉ＊ｌ
ｌ！ （２２）を形成する。
材料にＧｅをドープする副材料を添加して所要のＧｅ量
をドープし、次いでＳｉ又はＧｅ又はＳｉ、Ｇｅの混合
をイオン注入して成長膜を非晶質化し、その後熱処理し
てグレイン成長してＧｅドープの多結晶シリコンｉ＊ｌ
ｌ！ （２２）を形成する。
他の方法は、シリコンｓ股を先ず成侵し、その後Ｇｅ又
はＳ ｉ、Ｇｅ ｉ合のイオン注入により非晶質化する
と同時にシリコン薄膜中にＧｅを所要量ドーピングし、
次いで熱処理してグレイン成長してＧｅドープの多結晶
シリコン８１０ （２２）を形成する。
はＳ ｉ、Ｇｅ ｉ合のイオン注入により非晶質化する
と同時にシリコン薄膜中にＧｅを所要量ドーピングし、
次いで熱処理してグレイン成長してＧｅドープの多結晶
シリコン８１０ （２２）を形成する。
Ｇｅのドープ量は実施例１と同様に０．５〜２．０原子
％の範囲にする。特に多結晶シリコン３４股（２２）に
おいては後述するように多結晶シリコンのグレインバウ
ンダリにおけるトラップ密度の現象及びストレスによる
歪み（結晶方位の異なるグレインが接しているバウンダ
リには企みが存在すると考えられる）の緩和にも、０．
５原子％以上位のＧｅが必要である。
％の範囲にする。特に多結晶シリコン３４股（２２）に
おいては後述するように多結晶シリコンのグレインバウ
ンダリにおけるトラップ密度の現象及びストレスによる
歪み（結晶方位の異なるグレインが接しているバウンダ
リには企みが存在すると考えられる）の緩和にも、０．
５原子％以上位のＧｅが必要である。
次に、第２図Ｂに示すように選択酸化を行って素子間分
離用のＬＯＧＯＳ酸化膜（１５）を形成する。
離用のＬＯＧＯＳ酸化膜（１５）を形成する。
次に、第２図Ｃに示すように実施例１と間樺に熱酸化に
よるゲート絶縁膜（１６）及びゲート電極（１７）を形
成し、ゲート電極（１７）及びＬＯＣＯＳ酸化ＩＩ！（
１５）をマスクにｎ形不純物をイオン注入してｎ形のソ
ースｓ域（ｔｏ）及びドレイン領域（１９）を形成して
ｎチャンネル型の超薄膜トランジスタ（２３）を形成す
る。ここで、ゲート絶縁１１９！ （１６） 。
よるゲート絶縁膜（１６）及びゲート電極（１７）を形
成し、ゲート電極（１７）及びＬＯＣＯＳ酸化ＩＩ！（
１５）をマスクにｎ形不純物をイオン注入してｎ形のソ
ースｓ域（ｔｏ）及びドレイン領域（１９）を形成して
ｎチャンネル型の超薄膜トランジスタ（２３）を形成す
る。ここで、ゲート絶縁１１９！ （１６） 。
ＬＯＧＯＳ酸化ＩＱ（１５）は、実施例１と同しように
ＳｉＯ２とＧｅＯ２の混合酸化膜物で形成される。また
、多結晶シリコン薄１９！（２２）の°裏面の５ｉ（ｈ
ＩＩ！（１２）も多結晶シリコン１ｌｌＮ （２２）
より拡散したＧｅによって少くとも表面が５ｉ０２とＧ
ｅＯ２の混合酸化物となる。
ＳｉＯ２とＧｅＯ２の混合酸化膜物で形成される。また
、多結晶シリコン薄１９！（２２）の°裏面の５ｉ（ｈ
ＩＩ！（１２）も多結晶シリコン１ｌｌＮ （２２）
より拡散したＧｅによって少くとも表面が５ｉ０２とＧ
ｅＯ２の混合酸化物となる。
かかる構成の起Ｗ＃膜トランジスタ（２３）においては
、釜結晶シリコン薄１ｉ’（２２）の表面、側面及び裏
面において５ｉ（ｈとＧｅＯ２の混合酸化物よりなる絶
縁膜、即ちゲート絶縁膜（１６） 、ＬＯＧＯＳ酸化躾
（１５）、５ｉ（ｂ膜（１２）が形成されるので多結晶
シリコン薄膜（２２）のこれら絶縁膜に接する５ｉ０２
Ｓｉ界面でのｎ形反転が抑制され、従って５ｉ（ｈ−３
ｉ界面特性が改善され、特性のよいｎチャンネル型の超
薄膜トランジスタが得られる。
、釜結晶シリコン薄１ｉ’（２２）の表面、側面及び裏
面において５ｉ（ｈとＧｅＯ２の混合酸化物よりなる絶
縁膜、即ちゲート絶縁膜（１６） 、ＬＯＧＯＳ酸化躾
（１５）、５ｉ（ｂ膜（１２）が形成されるので多結晶
シリコン薄膜（２２）のこれら絶縁膜に接する５ｉ０２
Ｓｉ界面でのｎ形反転が抑制され、従って５ｉ（ｈ−３
ｉ界面特性が改善され、特性のよいｎチャンネル型の超
薄膜トランジスタが得られる。
また多結晶シリコン薄膜（２２）中にＧｅをドープする
ごとにより、格子欠陥やグレインバウンダリ等の構造欠
陥部にＧｅを入り４配位の歪みを緩和しなからダングリ
ングボンドを消すことができる。
ごとにより、格子欠陥やグレインバウンダリ等の構造欠
陥部にＧｅを入り４配位の歪みを緩和しなからダングリ
ングボンドを消すことができる。
この結果、多結晶シリコンＩ膜（２７）の結晶性が良く
なるものである。
なるものである。
本発明によれば、薄膜半導体装置において、その半導体
Ｗｌ躾のチャンネル形成領域に接するゲート絶縁膜をＳ
ｉ酸化物とＧｅ酸化物の混合酸化物で形成することによ
り、ゲート絶縁膜中の電荷に基づくチャンネル形成領域
表面のｎ形反転を防止ずろことができ、チャンネル形成
領域とゲート絶縁鉄量の界面特性を改善することができ
る。また半導体′ａ躾としてＧｅドープの多結晶シリコ
ン薄膜を用いるときは、特にＧｅによって多結晶シリコ
ンＭＩＮのグレインバウンダリでの歪みを緩和すること
ができ、結晶性を向上することができる。
Ｗｌ躾のチャンネル形成領域に接するゲート絶縁膜をＳ
ｉ酸化物とＧｅ酸化物の混合酸化物で形成することによ
り、ゲート絶縁膜中の電荷に基づくチャンネル形成領域
表面のｎ形反転を防止ずろことができ、チャンネル形成
領域とゲート絶縁鉄量の界面特性を改善することができ
る。また半導体′ａ躾としてＧｅドープの多結晶シリコ
ン薄膜を用いるときは、特にＧｅによって多結晶シリコ
ンＭＩＮのグレインバウンダリでの歪みを緩和すること
ができ、結晶性を向上することができる。
従って、本発明は特にｎチャンネル型の超Ｗｉ賎半導体
装置に通用して好適ならしめるものである。
装置に通用して好適ならしめるものである。
第１図Ａ−Ｃは本発明の薄表半導体装置の一例を示す工
程順の断面図、第２図Ａ−Ｃは本発明の薄膜半導体装置
の他の例を示す工程順の断面図、第３図及び第４図は従
来の薄膜半導体装置の例を不す平面図及びその断面図、
第５図は第３図のＡ−へ線上の断面図である。 （１１）はシリコン基板、（１２）は５ｉ（ｈ躾、（１
３）は単結晶シｌＪ＋ンｌ膜、（１５） ？：！ＬＯＣ
Ｏ５酸化膜、（１６）はゲート絶縁膜、（２２）は多結
晶シリコン″？＃膜である。
程順の断面図、第２図Ａ−Ｃは本発明の薄膜半導体装置
の他の例を示す工程順の断面図、第３図及び第４図は従
来の薄膜半導体装置の例を不す平面図及びその断面図、
第５図は第３図のＡ−へ線上の断面図である。 （１１）はシリコン基板、（１２）は５ｉ（ｈ躾、（１
３）は単結晶シｌＪ＋ンｌ膜、（１５） ？：！ＬＯＣ
Ｏ５酸化膜、（１６）はゲート絶縁膜、（２２）は多結
晶シリコン″？＃膜である。
Claims (1)
- 半導体薄膜のチャンネル形成領域に接するゲート絶縁
膜がＳｉ酸化物とＧｅ酸化物の混合酸化物で形成されて
成る薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6127388A JPH01235276A (ja) | 1988-03-15 | 1988-03-15 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6127388A JPH01235276A (ja) | 1988-03-15 | 1988-03-15 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235276A true JPH01235276A (ja) | 1989-09-20 |
Family
ID=13166441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6127388A Pending JPH01235276A (ja) | 1988-03-15 | 1988-03-15 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235276A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241214A (en) * | 1991-04-29 | 1993-08-31 | Massachusetts Institute Of Technology | Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof |
| EP0622834A2 (en) * | 1993-04-30 | 1994-11-02 | International Business Machines Corporation | Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS |
| EP0684650A2 (en) * | 1994-05-24 | 1995-11-29 | Matsushita Electric Industrial Co., Ltd. | SiGe thin film semiconductor device or SiGe layer structure and method of fabrication |
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-
1988
- 1988-03-15 JP JP6127388A patent/JPH01235276A/ja active Pending
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| US6228692B1 (en) | 1994-05-24 | 2001-05-08 | Matsushita Electric Industrial Co., Ltd. | Thin film semiconductor device, method for fabricating the same and semiconductor device |
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| US6410973B2 (en) | 1996-04-26 | 2002-06-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film SOI MOSFET |
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