JPH05190449A - 半導体薄膜の製造方法 - Google Patents
半導体薄膜の製造方法Info
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- JPH05190449A JPH05190449A JP235092A JP235092A JPH05190449A JP H05190449 A JPH05190449 A JP H05190449A JP 235092 A JP235092 A JP 235092A JP 235092 A JP235092 A JP 235092A JP H05190449 A JPH05190449 A JP H05190449A
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Abstract
(57)【要約】
【目的】 単結晶ＳＯＩへの不純物ドーピングにおい
て、イオン注入した領域を活性化アニールしても単結晶
化することができる半導体薄膜の製造方法を提供するこ
と。 【構成】 ゲート１２を形成した後は、ソース、ドレイ
ン形成のため不純物をイオン注入する。このとき、イオ
ン注入による単結晶Ｓｉ薄膜の非晶質化が下地のフィー
ルド酸化膜２０との界面にまで到達しないような加速電
圧にて不純物をイオン注入する。すると、アイランド３
０はイオン注入されて非晶質領域であるイオン注入領域
３２とその下部のイオンが未注入で単結晶領域３５とゲ
ート直下のイオン未注入領域３１に分離される。
て、イオン注入した領域を活性化アニールしても単結晶
化することができる半導体薄膜の製造方法を提供するこ
と。 【構成】 ゲート１２を形成した後は、ソース、ドレイ
ン形成のため不純物をイオン注入する。このとき、イオ
ン注入による単結晶Ｓｉ薄膜の非晶質化が下地のフィー
ルド酸化膜２０との界面にまで到達しないような加速電
圧にて不純物をイオン注入する。すると、アイランド３
０はイオン注入されて非晶質領域であるイオン注入領域
３２とその下部のイオンが未注入で単結晶領域３５とゲ
ート直下のイオン未注入領域３１に分離される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体薄膜の製造方法
に関し、詳しくはＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓ
ｕｌａｔｏｒ）構造を有する半導体薄膜の不純物ドーピ
ングによる製造方法に関するものである。
に関し、詳しくはＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓ
ｕｌａｔｏｒ）構造を有する半導体薄膜の不純物ドーピ
ングによる製造方法に関するものである。
【０００２】
【従来の技術】従来より、ＳＯＩ構造を有する半導体薄
膜（以下、「ＳＯＩ」と言う。）は、ラッチアップフリ
ー、リーク電流の低減といった従来のバルクＳｉに形成
したＭＯＳ ＦＥＴには無い利点があり、特に、ＳＯＩ
のＳｉ薄膜を薄くしていくとチャネル領域が完全に空乏
化するため、バルクＳｉよりも高い移動度を達成するこ
とができるという特徴を有している。
膜（以下、「ＳＯＩ」と言う。）は、ラッチアップフリ
ー、リーク電流の低減といった従来のバルクＳｉに形成
したＭＯＳ ＦＥＴには無い利点があり、特に、ＳＯＩ
のＳｉ薄膜を薄くしていくとチャネル領域が完全に空乏
化するため、バルクＳｉよりも高い移動度を達成するこ
とができるという特徴を有している。
【０００３】このＳＯＩの従来の製造方法を図４に基づ
いて説明する。まず、ＳｉＯ2 等によるフィールド酸化
膜２０が形成された下地単結晶Ｓｉ基板１０上に単結晶
Ｓｉ薄膜を周知の技術であるＳＩＭＯＸ，ＺＭＲ，ウエ
ハ貼り合せ法等により形成し、所定の形状にパターニン
グ及びエッチングして、アイランド３０とする。次に熱
酸化により、アイランド３０表面にゲート酸化膜１４を
形成し、その後ゲート材料を堆積、パターニングおよび
エッチングしてゲート１２を形成する。次に、ソース、
ドレイン形成のための不純物をイオン注入し、アイラン
ド３０内に不純物注入領域３２を形成する。
いて説明する。まず、ＳｉＯ2 等によるフィールド酸化
膜２０が形成された下地単結晶Ｓｉ基板１０上に単結晶
Ｓｉ薄膜を周知の技術であるＳＩＭＯＸ，ＺＭＲ，ウエ
ハ貼り合せ法等により形成し、所定の形状にパターニン
グ及びエッチングして、アイランド３０とする。次に熱
酸化により、アイランド３０表面にゲート酸化膜１４を
形成し、その後ゲート材料を堆積、パターニングおよび
エッチングしてゲート１２を形成する。次に、ソース、
ドレイン形成のための不純物をイオン注入し、アイラン
ド３０内に不純物注入領域３２を形成する。
【０００４】
【発明が解決しようとする課題】ここで、不純物注入領
域３２はイオン注入によって非晶質化されており、アイ
ランド３０のＳｉ薄膜の膜厚が薄い場合には、Ｓｉ薄膜
の厚さ方向において全ての領域が非晶質領域となってし
まう。従って、不純物拡散時の活性化アニールに際して
も、上記従来のＳＯＩにおいては、アイランド３０のＳ
ｉ薄膜の下部には非晶質層の絶縁層であるフィールド酸
化膜２０が形成されていることから、下地にはシードが
無く、図５に示すようにゲート直下に残されたイオン未
注入領域３１であるチャネル領域からの横方向の結晶性
回復しか望めないことになる。横方向の結晶成長は限界
があり、非晶質の内部においてランダム配向の結晶核の
形成・成長によって多結晶３３となってしまう。このた
め粒界３４によるキャリヤの散乱が起こり、不純物をイ
オン注入した領域の直列抵抗が増加し、ＳＯＩの特徴と
する薄膜トランジスタ（ＴＦＴ）本来の高電流駆動能力
を引き出せないという問題がある。
域３２はイオン注入によって非晶質化されており、アイ
ランド３０のＳｉ薄膜の膜厚が薄い場合には、Ｓｉ薄膜
の厚さ方向において全ての領域が非晶質領域となってし
まう。従って、不純物拡散時の活性化アニールに際して
も、上記従来のＳＯＩにおいては、アイランド３０のＳ
ｉ薄膜の下部には非晶質層の絶縁層であるフィールド酸
化膜２０が形成されていることから、下地にはシードが
無く、図５に示すようにゲート直下に残されたイオン未
注入領域３１であるチャネル領域からの横方向の結晶性
回復しか望めないことになる。横方向の結晶成長は限界
があり、非晶質の内部においてランダム配向の結晶核の
形成・成長によって多結晶３３となってしまう。このた
め粒界３４によるキャリヤの散乱が起こり、不純物をイ
オン注入した領域の直列抵抗が増加し、ＳＯＩの特徴と
する薄膜トランジスタ（ＴＦＴ）本来の高電流駆動能力
を引き出せないという問題がある。
【０００５】そこで本発明は上記問題に鑑みてなされた
ものであって、単結晶ＳＯＩへの不純物ドーピングにお
いて、イオン注入した領域を活性化アニールしても単結
晶化することができる半導体薄膜の製造方法を提供する
ことを目的とする。
ものであって、単結晶ＳＯＩへの不純物ドーピングにお
いて、イオン注入した領域を活性化アニールしても単結
晶化することができる半導体薄膜の製造方法を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体薄膜の製造方法は、その主表面に非晶
質絶縁領域を有する基板の該非晶質絶縁領域上に単結晶
半導体膜を形成する工程と、前記単結晶半導体膜におい
て前記非晶質絶縁領域との界面近傍に単結晶領域が残る
イオン注入条件で該単結晶領域側から不純物をイオン注
入する工程と、前記単結晶半導体膜を熱処理して前記単
結晶半導体膜内に残された前記単結晶領域をシードとし
て結晶成長させて前記イオン注入により前記非晶質化し
た領域を単結晶化するとともに、前記不純物を前記単結
晶領域まで拡散させる工程と、を備えることをその要旨
とする。
に本発明の半導体薄膜の製造方法は、その主表面に非晶
質絶縁領域を有する基板の該非晶質絶縁領域上に単結晶
半導体膜を形成する工程と、前記単結晶半導体膜におい
て前記非晶質絶縁領域との界面近傍に単結晶領域が残る
イオン注入条件で該単結晶領域側から不純物をイオン注
入する工程と、前記単結晶半導体膜を熱処理して前記単
結晶半導体膜内に残された前記単結晶領域をシードとし
て結晶成長させて前記イオン注入により前記非晶質化し
た領域を単結晶化するとともに、前記不純物を前記単結
晶領域まで拡散させる工程と、を備えることをその要旨
とする。
【０００７】
【作用】上記工程により、単結晶半導体膜内に不純物を
イオン注入する際に、単結晶半導体膜と第２の絶縁層と
の界面近傍に注入イオンによる非晶質化の影響を受けな
い領域を残し、これをシードとして膜厚方向に結晶成長
させると、膜厚方向は非常に短いため非晶質領域の内部
にランダム配向の結晶核の形成前に結晶成長は終了し、
完全な単結晶となる。
イオン注入する際に、単結晶半導体膜と第２の絶縁層と
の界面近傍に注入イオンによる非晶質化の影響を受けな
い領域を残し、これをシードとして膜厚方向に結晶成長
させると、膜厚方向は非常に短いため非晶質領域の内部
にランダム配向の結晶核の形成前に結晶成長は終了し、
完全な単結晶となる。
【０００８】
【実施例】以下，本発明を具体化した実施例を図面に従
って説明する。図１は本発明を適用したＳｉ単結晶ＳＯ
Ｉのソース、ドレイン形成工程を示している。
って説明する。図１は本発明を適用したＳｉ単結晶ＳＯ
Ｉのソース、ドレイン形成工程を示している。
【０００９】まず、図１（ａ）においてゲート１２を形
成するまでは従来技術と同じであるので説明を省略す
る。ゲート１２を形成した後は、ソース、ドレイン形成
のため不純物をイオン注入する。このとき、イオン注入
による単結晶Ｓｉ薄膜の非晶質化が下地のフィールド酸
化膜２０との界面にまで到達しないような加速電圧にて
不純物をイオン注入する。この結果、アイランド３０は
イオン注入されて非晶質領域であるイオン注入領域３２
とその下部のイオンが未注入で単結晶領域３５とゲート
直下のイオン未注入領域３１に分離される。次に、アニ
ールを行うと図１（ｂ）に示すように前記の単結晶領域
３５、およびイオン未注入領域３１をシードとしてイオ
ン注入領域３２は結晶化して単結晶化領域３６となる。
この場合、アイランド３０の単結晶Ｓｉ薄膜の膜厚が薄
いため単結晶領域３５からの結晶成長が支配的に起こ
る。また、このアニールにより注入された不純物は拡散
・活性化してフィールド酸化膜２０との界面まで到達す
る。
成するまでは従来技術と同じであるので説明を省略す
る。ゲート１２を形成した後は、ソース、ドレイン形成
のため不純物をイオン注入する。このとき、イオン注入
による単結晶Ｓｉ薄膜の非晶質化が下地のフィールド酸
化膜２０との界面にまで到達しないような加速電圧にて
不純物をイオン注入する。この結果、アイランド３０は
イオン注入されて非晶質領域であるイオン注入領域３２
とその下部のイオンが未注入で単結晶領域３５とゲート
直下のイオン未注入領域３１に分離される。次に、アニ
ールを行うと図１（ｂ）に示すように前記の単結晶領域
３５、およびイオン未注入領域３１をシードとしてイオ
ン注入領域３２は結晶化して単結晶化領域３６となる。
この場合、アイランド３０の単結晶Ｓｉ薄膜の膜厚が薄
いため単結晶領域３５からの結晶成長が支配的に起こ
る。また、このアニールにより注入された不純物は拡散
・活性化してフィールド酸化膜２０との界面まで到達す
る。
【００１０】次に、不純物のイオン注入によるＳＯＩの
非晶質化がフィールド酸化膜２０との界面にまで到達し
ないようにする加速電圧の算出方法を図２，図３を用い
て説明する。
非晶質化がフィールド酸化膜２０との界面にまで到達し
ないようにする加速電圧の算出方法を図２，図３を用い
て説明する。
【００１１】図２は、表面にゲート酸化膜１４を１００
Å形成した単結晶Ｓｉ薄膜（アイランド３０）にドーパ
ントとしてＡｓ（砒素）を加速電圧３０ｋｅＶ、活性化
後の不純物濃度が２×１０20（ｃｍ-3）となるようなド
ーズ量でイオン注入後、９５０℃でアニール活性化した
サンプルにおける単結晶Ｓｉ薄膜の膜厚と比抵抗の関係
を示す特性図である。図２において、Ｓｉ薄膜の膜厚が
７５０Å以上では比抵抗はほとんど変化が見られない
が、膜厚４５０Å以下では明かな増加が見られる。すな
わち膜厚４５０Å以下ではＡｓイオン注入時に単結晶Ｓ
ｉ薄膜内のフィールド酸化膜２０界面までが注入のダメ
ージを受けて完全な単結晶層が残存していないために活
性化時に多結晶化、あるいは内部に多数の欠陥が残存し
てしまったものと考えられる。一方、膜厚７５０Å以上
ではＡｓイオン注入時に単結晶Ｓｉ薄膜内のフィールド
酸化膜２０界面までは注入のダメージを受けず完全な単
結晶層が残存していると考えられる。すなわち、少なく
とも７５０Å以上のＳｉ薄膜があればアニール活性化時
にイオン注入領域３２を単結晶化することができる。
Å形成した単結晶Ｓｉ薄膜（アイランド３０）にドーパ
ントとしてＡｓ（砒素）を加速電圧３０ｋｅＶ、活性化
後の不純物濃度が２×１０20（ｃｍ-3）となるようなド
ーズ量でイオン注入後、９５０℃でアニール活性化した
サンプルにおける単結晶Ｓｉ薄膜の膜厚と比抵抗の関係
を示す特性図である。図２において、Ｓｉ薄膜の膜厚が
７５０Å以上では比抵抗はほとんど変化が見られない
が、膜厚４５０Å以下では明かな増加が見られる。すな
わち膜厚４５０Å以下ではＡｓイオン注入時に単結晶Ｓ
ｉ薄膜内のフィールド酸化膜２０界面までが注入のダメ
ージを受けて完全な単結晶層が残存していないために活
性化時に多結晶化、あるいは内部に多数の欠陥が残存し
てしまったものと考えられる。一方、膜厚７５０Å以上
ではＡｓイオン注入時に単結晶Ｓｉ薄膜内のフィールド
酸化膜２０界面までは注入のダメージを受けず完全な単
結晶層が残存していると考えられる。すなわち、少なく
とも７５０Å以上のＳｉ薄膜があればアニール活性化時
にイオン注入領域３２を単結晶化することができる。
【００１２】また図３は、プロセスシミュレータＳＵＰ
ＲＥＭ−３により表面にゲート酸化膜１４を１００Å形
成した単結晶Ｓｉ薄膜にＡｓを加速電圧３０ｋｅＶでイ
オン注入した直後の深さ方向の不純物濃度プロファイル
を示す。図３において、Ａ点は単結晶Ｓｉ薄膜の表面か
ら７５０Åの位置における不純物濃度を示しており、Ｂ
点は同様に４５０Åの位置における不純物濃度を示して
いる。前述したように、少なくとも７５０Å以上の単結
晶Ｓｉ薄膜があればアニール活性化時に単結晶化できる
ため、単結晶Ｓｉ薄膜とフィールド酸化膜２０との界面
における不純物濃度がＡ点における不純物濃度（＝６×
１０17（ｃｍ-3））以下になるようにイオン注入を行え
ば、単結晶領域が残存して活性化後に非晶質領域３２を
単結晶化することができる。
ＲＥＭ−３により表面にゲート酸化膜１４を１００Å形
成した単結晶Ｓｉ薄膜にＡｓを加速電圧３０ｋｅＶでイ
オン注入した直後の深さ方向の不純物濃度プロファイル
を示す。図３において、Ａ点は単結晶Ｓｉ薄膜の表面か
ら７５０Åの位置における不純物濃度を示しており、Ｂ
点は同様に４５０Åの位置における不純物濃度を示して
いる。前述したように、少なくとも７５０Å以上の単結
晶Ｓｉ薄膜があればアニール活性化時に単結晶化できる
ため、単結晶Ｓｉ薄膜とフィールド酸化膜２０との界面
における不純物濃度がＡ点における不純物濃度（＝６×
１０17（ｃｍ-3））以下になるようにイオン注入を行え
ば、単結晶領域が残存して活性化後に非晶質領域３２を
単結晶化することができる。
【００１３】なお、本実施例ではＡｓをドーパントとし
たがＢ（ボロン）あるいはＰ（リン）の場合にはイオン
の質量数がＡｓよりも小さいため注入によるダメージも
少なくなり、下地界面において同一の不純物濃度であれ
ば界面近傍で単結晶領域の残る事は容易に推定できる。
たがＢ（ボロン）あるいはＰ（リン）の場合にはイオン
の質量数がＡｓよりも小さいため注入によるダメージも
少なくなり、下地界面において同一の不純物濃度であれ
ば界面近傍で単結晶領域の残る事は容易に推定できる。
【００１４】
【発明の効果】以上詳述したように本発明によれば、単
結晶半導体膜内に不純物をイオン注入する際に、単結晶
半導体膜と第２の絶縁層との界面近傍に注入イオンによ
る非晶質化の影響を受けない領域を残し、これをシード
として再結晶化させるため、イオン注入した領域を完全
な単結晶とし、粒界によるキャリヤの散乱もなく抵抗率
を低くする事ができるという優れた効果がある。
結晶半導体膜内に不純物をイオン注入する際に、単結晶
半導体膜と第２の絶縁層との界面近傍に注入イオンによ
る非晶質化の影響を受けない領域を残し、これをシード
として再結晶化させるため、イオン注入した領域を完全
な単結晶とし、粒界によるキャリヤの散乱もなく抵抗率
を低くする事ができるという優れた効果がある。
【図１】実施例の製造工程を説明するための断面図であ
る。
る。
【図２】単結晶Ｓｉ薄膜の膜厚と比抵抗の関係を示す特
性図である。
性図である。
【図３】イオン注入直後の不純物濃度の深さ方向プロフ
ァイルを示す特性図である。
ァイルを示す特性図である。
【図４】従来技術の製造工程を説明するための断面図で
ある。
ある。
【図５】従来技術の製造工程を説明するための断面図で
ある。
ある。
１０ Ｓｉ基板 １２ ゲート電極 １４ ゲート酸化膜 ２０ フィールド酸化膜 ３０ アイランド ３１ ゲート直下のイオン未注入領域 ３２ イオン注入領域 ３５ 単結晶領域 ３６ 単結晶化領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｙ
Claims (1)
- 【請求項１】 その主表面に非晶質絶縁領域を有する基
板の該非晶質絶縁領域上に単結晶半導体膜を形成する工
程と、 前記単結晶半導体膜において前記非晶質絶縁領域との界
面近傍に単結晶領域が残るイオン注入条件で該単結晶領
域側から不純物をイオン注入する工程と、 前記単結晶半導体膜を熱処理して前記単結晶半導体膜内
に残された前記単結晶領域をシードとして結晶成長させ
て前記イオン注入により前記非晶質化した領域を単結晶
化するとともに、前記不純物を前記単結晶領域まで拡散
させる工程と、 を備えることを特徴とする半導体薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP235092A JPH05190449A (ja) | 1992-01-09 | 1992-01-09 | 半導体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP235092A JPH05190449A (ja) | 1992-01-09 | 1992-01-09 | 半導体薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190449A true JPH05190449A (ja) | 1993-07-30 |
Family
ID=11526829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP235092A Pending JPH05190449A (ja) | 1992-01-09 | 1992-01-09 | 半導体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190449A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268792A (ja) * | 2004-03-16 | 2005-09-29 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイス製造方法、半導体デバイス、および装置 |
| JP2008172234A (ja) * | 2007-01-12 | 2008-07-24 | Internatl Business Mach Corp <Ibm> | 高性能ｃｍｏｓ技術のための低コストの歪みｓｏｉ基板 |
| US7723197B2 (en) | 2005-03-30 | 2010-05-25 | Seiko Epson Corporation | Method of manufacturing semiconductor device and semiconductor device |
| WO2021140849A1 (ja) * | 2020-01-10 | 2021-07-15 | 株式会社ブイ・テクノロジー | 多結晶膜、多結晶膜の形成方法、レーザ結晶化装置、および半導体装置 |
-
1992
- 1992-01-09 JP JP235092A patent/JPH05190449A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268792A (ja) * | 2004-03-16 | 2005-09-29 | Interuniv Micro Electronica Centrum Vzw | 半導体デバイス製造方法、半導体デバイス、および装置 |
| US7723197B2 (en) | 2005-03-30 | 2010-05-25 | Seiko Epson Corporation | Method of manufacturing semiconductor device and semiconductor device |
| JP2008172234A (ja) * | 2007-01-12 | 2008-07-24 | Internatl Business Mach Corp <Ibm> | 高性能ｃｍｏｓ技術のための低コストの歪みｓｏｉ基板 |
| WO2021140849A1 (ja) * | 2020-01-10 | 2021-07-15 | 株式会社ブイ・テクノロジー | 多結晶膜、多結晶膜の形成方法、レーザ結晶化装置、および半導体装置 |
| US11791160B2 (en) | 2020-01-10 | 2023-10-17 | Kyushu University, National University Corporation | Polycrystalline film, method for forming polycrystalline film, laser crystallization device and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001121 |