JPS59175721A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59175721A JPS59175721A JP58048970A JP4897083A JPS59175721A JP S59175721 A JPS59175721 A JP S59175721A JP 58048970 A JP58048970 A JP 58048970A JP 4897083 A JP4897083 A JP 4897083A JP S59175721 A JPS59175721 A JP S59175721A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、高濃度基板を使用した半導体装置の製造方
法に関する。
法に関する。
（従来技術）
従来の高濃度不純物基板（例えば〜ｌ Ｏ” ｃｍ−３
）（以下、高濃度基板と略す）上に１０１４〜１０１６
ｃｍ ”の低濃不純物エピタキシャル層（数ミクロン）
全形成した半導体基板を使用して、半導体素子を形成す
る工程において、１０００℃程度の高温熱処理を行うと
エピタキシャル層へ高濃度基板から不純物の拡散がある
。
）（以下、高濃度基板と略す）上に１０１４〜１０１６
ｃｍ ”の低濃不純物エピタキシャル層（数ミクロン）
全形成した半導体基板を使用して、半導体素子を形成す
る工程において、１０００℃程度の高温熱処理を行うと
エピタキシャル層へ高濃度基板から不純物の拡散がある
。
この拡散現象があるため、エピタキシャル層の不純物濃
度が変化する。この変化分を予想して、エピタキシャル
層の厚さを余分に厚くする必要がある。
度が変化する。この変化分を予想して、エピタキシャル
層の厚さを余分に厚くする必要がある。
エピタキシャル層を厚くすると、高温熱処理によるエピ
タキシャル層への熱歪が発生しやすくなる。例えば、０
ＭＯ８素子を上記半導体基板上に形成する場合、均一な
る不純物濃度のエピタキシャル層厚を得るには、高濃度
基板からのエピタキシャル層への不純物拡散が１０μｍ
程度あるため、それだけ余分なエピタキシャル厚とする
必要がある。
タキシャル層への熱歪が発生しやすくなる。例えば、０
ＭＯ８素子を上記半導体基板上に形成する場合、均一な
る不純物濃度のエピタキシャル層厚を得るには、高濃度
基板からのエピタキシャル層への不純物拡散が１０μｍ
程度あるため、それだけ余分なエピタキシャル厚とする
必要がある。
特に、０ＭＯ８のウェル、あるいはバイポーラ素子のベ
ース層のように深い接合を有する領域で上記現象を防止
する必要がある。
ース層のように深い接合を有する領域で上記現象を防止
する必要がある。
また従来、半導体装置の製造においては低濃度シリコン
基板（不純物温度約１０”〜１０１６ｃｍ−３）が一般
に使用されている。
基板（不純物温度約１０”〜１０１６ｃｍ−３）が一般
に使用されている。
しかし、この低濃度シリコン基板を使用すると、シリコ
ン基板内の酸素の存在に起因する結晶欠陥により、ＰＮ
接合部にリーク電流が発生し、半導体素子の耐圧低下を
生じることがあった。
ン基板内の酸素の存在に起因する結晶欠陥により、ＰＮ
接合部にリーク電流が発生し、半導体素子の耐圧低下を
生じることがあった。
この対策の一つに、能動素子領域として使用人する低濃
度のエピタキシャル層（不純物温度約１０１４〜１０１
６ｃｍ−３） ｋ表面に有する高濃度シリコン基板（不
純物温度約〜１０１９ｍ−３）を使用して半導体装置を
製造する方法がある。
度のエピタキシャル層（不純物温度約１０１４〜１０１
６ｃｍ−３） ｋ表面に有する高濃度シリコン基板（不
純物温度約〜１０１９ｍ−３）を使用して半導体装置を
製造する方法がある。
しかし、この方法では、１２００℃程度熱処理工程ヲ実
施すると、高濃度シリコン基板の不純物が低濃度領域内
に拡散され、この低濃度領域内の他の拡散領域に接近す
るため耐圧低下を招く欠点を有している。
施すると、高濃度シリコン基板の不純物が低濃度領域内
に拡散され、この低濃度領域内の他の拡散領域に接近す
るため耐圧低下を招く欠点を有している。
さらに、エピタキシャル層を厚くして、高濃度基板から
の拡散の影響を防止しようとすると、熱処理中熱歪によ
り、シリコン基板全体が歪む欠点が生じる。
の拡散の影響を防止しようとすると、熱処理中熱歪によ
り、シリコン基板全体が歪む欠点が生じる。
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、高濃度基板からのエピタキシャル層への不純物
拡散を半導体素子の深い接合部分のみ抑制できるととも
に、深い接合を必要とする半導体素子を高濃度基板上の
エピタキシャル層に形成できる半導体装置の製造方法を
提供することを目的とする。
もので、高濃度基板からのエピタキシャル層への不純物
拡散を半導体素子の深い接合部分のみ抑制できるととも
に、深い接合を必要とする半導体素子を高濃度基板上の
エピタキシャル層に形成できる半導体装置の製造方法を
提供することを目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、高濃度不純物基板
上に膜を形成してそれを選択的に残し、高濃度不純物基
板とこの膜上に低濃度不純物のエピタキシャル層を形成
し、上記膜上のエピタキシャル層をレーザアニールする
とともにこのエピタキシャル層上に耐イオン注入膜を形
成して選択的に除去し、エピタキシャル層の不純物と異
なるタイプのイオンを注入して、イオン注入層を形成し
かつアニールするようにしたものである。
上に膜を形成してそれを選択的に残し、高濃度不純物基
板とこの膜上に低濃度不純物のエピタキシャル層を形成
し、上記膜上のエピタキシャル層をレーザアニールする
とともにこのエピタキシャル層上に耐イオン注入膜を形
成して選択的に除去し、エピタキシャル層の不純物と異
なるタイプのイオンを注入して、イオン注入層を形成し
かつアニールするようにしたものである。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図ないし＄６図はその一
実施例の工程説明図であυ、Ｎウェル０ＭＯ３型インバ
ータを形成する実施例を示す。
て図面に基づき説明する。第１図ないし＄６図はその一
実施例の工程説明図であυ、Ｎウェル０ＭＯ３型インバ
ータを形成する実施例を示す。
まず、第１図に示すように、例えば、〜１０釧の高濃度
不純物Ｐ型シリコン基板（以下、高濃度不純物基板と云
う）１上にシリコンのマスク層である熱成長による５ｉ
ＯｚＪＩ！またはＳｉＮ４膜２を例えば、１０００Ａ形
底する。
不純物Ｐ型シリコン基板（以下、高濃度不純物基板と云
う）１上にシリコンのマスク層である熱成長による５ｉ
ＯｚＪＩ！またはＳｉＮ４膜２を例えば、１０００Ａ形
底する。
次に、第２図に示すように、高濃度不純物基板１の表面
に能動素子領域を形成する深い接合領域ＡのＳｉｎ、膜
またはＳｉ、Ｎ、膜２のみホトリソグラフィによシ選択
的に残す。
に能動素子領域を形成する深い接合領域ＡのＳｉｎ、膜
またはＳｉ、Ｎ、膜２のみホトリソグラフィによシ選択
的に残す。
次に、第３図で１０１４〜１０１６ｃｒｎ−３のＰ型不
純物濃度の厚さ約ｌθ〜１５μのエピタキシャル層３を
ＣＶＤ法によ多形成する。このときＳｉｎ、膜まだはＳ
Ｌ、Ｎ、膜２上のエピタキシャル層３は多結晶エピタキ
シャル層４となり、高濃度不純物基板１上のエピタキシ
ャル層３は単結晶構造のシＩＪ ：Ｉ ７ トする。
純物濃度の厚さ約ｌθ〜１５μのエピタキシャル層３を
ＣＶＤ法によ多形成する。このときＳｉｎ、膜まだはＳ
Ｌ、Ｎ、膜２上のエピタキシャル層３は多結晶エピタキ
シャル層４となり、高濃度不純物基板１上のエピタキシ
ャル層３は単結晶構造のシＩＪ ：Ｉ ７ トする。
次いで第４図に示すように、レーザ光５を照射し、５ｉ
０２膜またはＳｉ３Ｎ、膜２上の多結晶エピタキシャル
層４を単結晶化させ、単結晶Ｓｉ ６とする。
０２膜またはＳｉ３Ｎ、膜２上の多結晶エピタキシャル
層４を単結晶化させ、単結晶Ｓｉ ６とする。
次に、第５図に示すように、エピタキシャル層３上に、
熱酸化膜５ｌＯ２、例えば３０００〜５０００Ａ（イオ
ン注入に対してマスクとして働く厚み）またはＣｖＤ膜
７を形成し、５ｉｆｔ膜またはＳ ｉ ｓＮ４膜２上の
みホトリソグラフィによシ選択的に開口（等号７ａで示
す）する。
熱酸化膜５ｌＯ２、例えば３０００〜５０００Ａ（イオ
ン注入に対してマスクとして働く厚み）またはＣｖＤ膜
７を形成し、５ｉｆｔ膜またはＳ ｉ ｓＮ４膜２上の
みホトリソグラフィによシ選択的に開口（等号７ａで示
す）する。
次に、加速電圧（１００ＫＶ、不純物温度約１×１０１
２〜１０１３７ｍ Ｎ型不純物イオン８を注入する。
２〜１０１３７ｍ Ｎ型不純物イオン８を注入する。
このとき、不純物イオンは熱酸化膜またはＣＶＤ膜トで
カバーされたエピタキシャル層３には、注入されないよ
うに、イオン注入の条件を設定する。
カバーされたエピタキシャル層３には、注入されないよ
うに、イオン注入の条件を設定する。
次に、第６図に示すように、深い拡散Ｎ（Ｎつエル領域
）Ｆ９を形成するため、例えば窒素中で１２００℃のア
ニールを行う。このとき同時に高濃度不純物基板１から
エピタキシャル層３へ約１０μの深さＢをもって不純物
の拡散が起こるが、５ｉＯ１膜またはＳｉ、Ｎ、膜２上
のエピタキシャル層３へはそれが起こらない。
）Ｆ９を形成するため、例えば窒素中で１２００℃のア
ニールを行う。このとき同時に高濃度不純物基板１から
エピタキシャル層３へ約１０μの深さＢをもって不純物
の拡散が起こるが、５ｉＯ１膜またはＳｉ、Ｎ、膜２上
のエピタキシャル層３へはそれが起こらない。
以下、通常の製造工程によシ、第７図に示すように、深
い拡散層９内にＰ型ＭＯ８）ランジスタのソースドレイ
ン領域２００．３００ エピタキシャル層３にＮ型Ｍ
Ｏ８）ランジスタのソースドレイン領域４００．５００
が形成される。
い拡散層９内にＰ型ＭＯ８）ランジスタのソースドレイ
ン領域２００．３００ エピタキシャル層３にＮ型Ｍ
Ｏ８）ランジスタのソースドレイン領域４００．５００
が形成される。
以上説明したように、この実施例では高濃度不純物基板
１からエピタキシャル層３への不純物拡散を防止する対
策を、深い接合を形成する領域に対して施しているため
、 （ａ）エピタキシャル厚を余分に厚くする必要がない、
（ｂ）エピタキシャル厚を厚くした場合、問題となる高
温熱処理での熱歪の問題が低減する。
１からエピタキシャル層３への不純物拡散を防止する対
策を、深い接合を形成する領域に対して施しているため
、 （ａ）エピタキシャル厚を余分に厚くする必要がない、
（ｂ）エピタキシャル厚を厚くした場合、問題となる高
温熱処理での熱歪の問題が低減する。
などの利点がある。
（発明の効果） ′
法によれば、高濃度不純物基板の表面に５ｉｎ２膜また
はＣＶＤ膜全形放し、その後にエピタキシャル層を成長
させるようにしたので、高濃度不純物基板からエピタキ
シャル層への不純物の拡散を防止でき、深い接合を必要
とする半導体素子を高濃度基板上のエピタキシャル層内
に形成する半導体装置の製造方法に有効である。
はＣＶＤ膜全形放し、その後にエピタキシャル層を成長
させるようにしたので、高濃度不純物基板からエピタキ
シャル層への不純物の拡散を防止でき、深い接合を必要
とする半導体素子を高濃度基板上のエピタキシャル層内
に形成する半導体装置の製造方法に有効である。
第１図ないし第６図はそれぞれこの発明の半導体装置の
製造方法の一実施例の工程説明図、第７図はこの発明の
半導体装置の製造方法にょシ得られたＭＯＳトランジス
タの構造を示す図であ・る。 ｌ・・・高濃度不純物シリコン基板、２・・・５ｉｎ２
膜またはＳｔ、Ｎ４ｇ、 Ａ・・・深い接合形成領域
、３・・・エピタキシャル層、４・・・多結晶エピタキ
シャル層、５・・・レーサー光、６・・・単結晶Ｓｔ、
７・・・５ｉｎ２膜またはＣＶＤ膜、８・・・イオン注
入、９・・・深い拡散層、Ｂ・・・基板不純物のエピタ
キシャル層への拡散深す。 第１図 第２図 第３図 第６図 第７図 手続補正書 昭和５許１０月２７日 特許庁長官若杉和夫殿 １、事件の表示 昭和５８年特許 願第 ４８９７０ 号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
ン詳細な説明の欄ならびに図面 ７、補正の内容 別紙の通り 、ぐ−、−・ ７、補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書４頁末行「ヤル層をレーザアニール−を「ヤ
ル層を単結晶化するために１例えばレーザアニール」と
訂正する。 ３）同５頁９行「インバータ」を「トランジスタ」と訂
正する。 ４）同６頁１５行［加速電圧（１００ＫＪを［加速電圧
１００ＫＶＪと訂正する。 ５）同７頁１行「Ｆ９」を「９」と訂正する。 ６）同７頁１１行「形成される。」を「形成される。な
お、第７図において、６００はＰチャネルトランジスタ
ダー）、７００はＮチャネルトランジスタダー）、８０
０はフィールドＳｉｎ、である。」と訂正する。 ７）図面第７図を別紙の通υ訂正する。 ２、特許請求の範囲 高濃度不純物基板上に低濃度不純物のエピタキシャル層
を形成したシ１リコンウエハを利用する半１ 導体装置
の製造方法において、上記高濃度不純物基板上にＳｉｎ
、またはＣＶＤ膜を形成して選択的に残、す工程と、上
記高濃度不純物基板およびＳｉｎ。 膜またーはＣＶＤ膜上に低濃度不純物のエピタキシャル
層を形成してこのエピタキシャル層を単結晶化する工程
と、上記エピタキシャル層にイオン注入を防止するだめ
の耐イオン注入膜を形成して上物と異るタイプのイオン
を注入して形成されたイオン注入層をアニールする工程
とよυなる半導体装置の製造方法。
製造方法の一実施例の工程説明図、第７図はこの発明の
半導体装置の製造方法にょシ得られたＭＯＳトランジス
タの構造を示す図であ・る。 ｌ・・・高濃度不純物シリコン基板、２・・・５ｉｎ２
膜またはＳｔ、Ｎ４ｇ、 Ａ・・・深い接合形成領域
、３・・・エピタキシャル層、４・・・多結晶エピタキ
シャル層、５・・・レーサー光、６・・・単結晶Ｓｔ、
７・・・５ｉｎ２膜またはＣＶＤ膜、８・・・イオン注
入、９・・・深い拡散層、Ｂ・・・基板不純物のエピタ
キシャル層への拡散深す。 第１図 第２図 第３図 第６図 第７図 手続補正書 昭和５許１０月２７日 特許庁長官若杉和夫殿 １、事件の表示 昭和５８年特許 願第 ４８９７０ 号２、発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許 出願人（０２９）沖電
気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
ン詳細な説明の欄ならびに図面 ７、補正の内容 別紙の通り 、ぐ−、−・ ７、補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書４頁末行「ヤル層をレーザアニール−を「ヤ
ル層を単結晶化するために１例えばレーザアニール」と
訂正する。 ３）同５頁９行「インバータ」を「トランジスタ」と訂
正する。 ４）同６頁１５行［加速電圧（１００ＫＪを［加速電圧
１００ＫＶＪと訂正する。 ５）同７頁１行「Ｆ９」を「９」と訂正する。 ６）同７頁１１行「形成される。」を「形成される。な
お、第７図において、６００はＰチャネルトランジスタ
ダー）、７００はＮチャネルトランジスタダー）、８０
０はフィールドＳｉｎ、である。」と訂正する。 ７）図面第７図を別紙の通υ訂正する。 ２、特許請求の範囲 高濃度不純物基板上に低濃度不純物のエピタキシャル層
を形成したシ１リコンウエハを利用する半１ 導体装置
の製造方法において、上記高濃度不純物基板上にＳｉｎ
、またはＣＶＤ膜を形成して選択的に残、す工程と、上
記高濃度不純物基板およびＳｉｎ。 膜またーはＣＶＤ膜上に低濃度不純物のエピタキシャル
層を形成してこのエピタキシャル層を単結晶化する工程
と、上記エピタキシャル層にイオン注入を防止するだめ
の耐イオン注入膜を形成して上物と異るタイプのイオン
を注入して形成されたイオン注入層をアニールする工程
とよυなる半導体装置の製造方法。
Claims (1)
- 高濃１度不純物基板上に低濃度不純物のエピタキシャル
層を形成したシリコンクエバを利用する半導体装置の製
造方法において、上記高濃度不純物基板上にＳｉｎ、ま
たはＣＶＤ膜を形成して選択的に残す工程と、上記高濃
度不純物基板およびＳｉｎ、膜またはＣＶＤ膜上に低濃
度不純物のエピタキシャルＭｌ形成してこのエピタキシ
ャル層をレーザアニールする工程と、上記エピタキシャ
ル層にイオン注入を防止するだめの耐イオン注入膜を形
成して上記エピタキシャル層上の耐イオン注入膜を選択
的に除去する工程と、上記エピタキシャル層の不純物と
異るタイプのイオンを注入して形成されたイオン注入層
をアニールする工程とよシなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048970A JPS59175721A (ja) | 1983-03-25 | 1983-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048970A JPS59175721A (ja) | 1983-03-25 | 1983-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175721A true JPS59175721A (ja) | 1984-10-04 |
Family
ID=12818128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048970A Pending JPS59175721A (ja) | 1983-03-25 | 1983-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175721A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173446A (en) * | 1988-06-28 | 1992-12-22 | Ricoh Company, Ltd. | Semiconductor substrate manufacturing by recrystallization using a cooling medium |
| US5310446A (en) * | 1990-01-10 | 1994-05-10 | Ricoh Company, Ltd. | Method for producing semiconductor film |
| US5459346A (en) * | 1988-06-28 | 1995-10-17 | Ricoh Co., Ltd. | Semiconductor substrate with electrical contact in groove |
| US8523690B2 (en) | 2009-01-09 | 2013-09-03 | Ntn Corporation | Boot for constant velocity universal joint, and constant velocity universal joint |
-
1983
- 1983-03-25 JP JP58048970A patent/JPS59175721A/ja active Pending
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