JPS60126867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60126867A JPS60126867A JP23364283A JP23364283A JPS60126867A JP S60126867 A JPS60126867 A JP S60126867A JP 23364283 A JP23364283 A JP 23364283A JP 23364283 A JP23364283 A JP 23364283A JP S60126867 A JPS60126867 A JP S60126867A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、三次元ＩＣにおいて絶縁膜上に第２能動層
を作る場合の電気的に良好な特性を有する半導体装置の
製造方法に関する。
を作る場合の電気的に良好な特性を有する半導体装置の
製造方法に関する。
（従来技術）
従来の三次元ＩＣの製造方法をＮチャンネルＳｔＭＯ８
ＩＣを例にとって説明する。第１図は製造工程毎の素子
断面図を示す。
ＩＣを例にとって説明する。第１図は製造工程毎の素子
断面図を示す。
まず、Ｓｔ基板１上に従来の２次元ＩＣの製造方法によ
り第１層目の能動層を形成する（図は省略しｆｃ）。そ
して、第１層目能動層と第２層目の能動層とを絶縁する
ために第１゛図（ａ）に示すように、絶縁膜として５ｉ
Ｏｆｆｉ膜２を堆積させる。
り第１層目の能動層を形成する（図は省略しｆｃ）。そ
して、第１層目能動層と第２層目の能動層とを絶縁する
ために第１゛図（ａ）に示すように、絶縁膜として５ｉ
Ｏｆｆｉ膜２を堆積させる。
次に、ボロンドープの多結晶シリコン３とその上に多結
晶シリコン膜３が単結晶シリコンに再結晶化し易いよう
に、キャップ４を付ける。キャップ４としては、Ｓｉ、
Ｎ、と５ｉｏｔの２層膜あるいはＳｉＯ叩単層膜を用い
る。
晶シリコン膜３が単結晶シリコンに再結晶化し易いよう
に、キャップ４を付ける。キャップ４としては、Ｓｉ、
Ｎ、と５ｉｏｔの２層膜あるいはＳｉＯ叩単層膜を用い
る。
次に、この第１図（ａ）のごとき構造のウェーハにレー
ザアニールまたは電子ビームアニールなどの処理を行い
、多結晶シリコン層３を単結晶シリコン層３′に再結晶
化させる（液相エピタキシー）。
ザアニールまたは電子ビームアニールなどの処理を行い
、多結晶シリコン層３を単結晶シリコン層３′に再結晶
化させる（液相エピタキシー）。
次いで、第１図（ｂ）に示すように、ＬＯＧＯ８工程に
よりフィールドに厚い絶縁膜５を形成した後、第２能動
層のゲート絶縁膜としてＳｉｎ、膜６をゲート電極とし
て多結晶シリコン７を重畳し、第２ゲートフオトリソを
行う。
よりフィールドに厚い絶縁膜５を形成した後、第２能動
層のゲート絶縁膜としてＳｉｎ、膜６をゲート電極とし
て多結晶シリコン７を重畳し、第２ゲートフオトリソを
行う。
次に、第１図（ｃ）に示すように、単結晶シリコン層３
′にＡｓ−をイオン注入し、ソース８、ドレイン８′を
形成する。
′にＡｓ−をイオン注入し、ソース８、ドレイン８′を
形成する。
次いで、層間絶縁膜９として、ＰＳＧ膜を堆積した後、
コンタクトフォトリソによシソースコンタクト１０、ド
レインコンタクト１０’ｆｉとを開孔し、Ａ７−８ｔ配
線１１を形成する。
コンタクトフォトリソによシソースコンタクト１０、ド
レインコンタクト１０’ｆｉとを開孔し、Ａ７−８ｔ配
線１１を形成する。
最後に、パッシベーション膜を堆積し、ポンディングパ
ッド部の開孔を行う（図省略）。
ッド部の開孔を行う（図省略）。
このようなＮチャンネルＭＯ８ＩＣにおいて、ゲートと
しての多結晶シリコン７に正電圧を印加した場合、ドレ
イン電流はゲート絶縁膜としてのＳｉＯ，膜６の近傍（
フロントチャネル１２と呼ぶことにする）と第１能動層
と第２能動層を絶縁するための５ＩＯ２膜２の表面近傍
（バックチャネル１３と呼ぶことにする）の両方流れる
。
しての多結晶シリコン７に正電圧を印加した場合、ドレ
イン電流はゲート絶縁膜としてのＳｉＯ，膜６の近傍（
フロントチャネル１２と呼ぶことにする）と第１能動層
と第２能動層を絶縁するための５ＩＯ２膜２の表面近傍
（バックチャネル１３と呼ぶことにする）の両方流れる
。
バックチャネル１３ができる理由は、 ５ｉＯ１膜２は
本質的にＳｔ／ｓｉｏ、界面に負電荷を誘起し易いこと
、５ｉｆｔ膜中に汚染によシＮＷ＋イオンなどが入って
いること、バックチャネル領域のアクセプタ濃度が低く
、反転し易いことなどが挙げられる。
本質的にＳｔ／ｓｉｏ、界面に負電荷を誘起し易いこと
、５ｉｆｔ膜中に汚染によシＮＷ＋イオンなどが入って
いること、バックチャネル領域のアクセプタ濃度が低く
、反転し易いことなどが挙げられる。
バンクチャネルができると、ゲートに電圧を印加しない
状態でもドレイン電流がリーフ電流として流れてしまう
、所謂デプレッションとなる欠点があった。
状態でもドレイン電流がリーフ電流として流れてしまう
、所謂デプレッションとなる欠点があった。
（発明の目的）
この発明の目的は、従来の製造プロセスを殆んζ導入で
き、バックチャネルの形成防止やバンチスルー防止に有
効でかつ三次元ＩＣ製造工程に利用できる半導体装置の
製造方法を得ることにある。
き、バックチャネルの形成防止やバンチスルー防止に有
効でかつ三次元ＩＣ製造工程に利用できる半導体装置の
製造方法を得ることにある。
（発明の概要）
この発明の要点は、バックチャネル領域の不純物濃度を
高くするようにしたことにある。
高くするようにしたことにある。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｄ）はその一実施例の工程説明図である。
て図面に基づき説明する。第２図（ａ）ないし第２図（
ｄ）はその一実施例の工程説明図である。
この第２図（ａ）〜第２図（ｄ）において、第１図（ａ
）〜第１図（ｃ）と同一部分には同一符号を付して述べ
ることにする。
）〜第１図（ｃ）と同一部分には同一符号を付して述べ
ることにする。
まず、第２図（ａ）において、従来の製造方法と同様に
、表面に能動層領域を有するＳｔ基板１上に５ｉＣｉ２
膜２を堆積し、次に、ボロンドープされた多結晶層シリ
コン層をＳｉＯ，膜２上に形成し、レーザアニールまた
は電子デームアニールなどによシ、多結晶シリコン層を
再結晶化させ、Ｐ型単結晶シリコン層３′を形成する。
、表面に能動層領域を有するＳｔ基板１上に５ｉＣｉ２
膜２を堆積し、次に、ボロンドープされた多結晶層シリ
コン層をＳｉＯ，膜２上に形成し、レーザアニールまた
は電子デームアニールなどによシ、多結晶シリコン層を
再結晶化させ、Ｐ型単結晶シリコン層３′を形成する。
そして、ＬＯＣＯ８工程によりフィールドに厚い絶縁膜
５を形成した後、Ｐ型巣結晶層３′の表面に２酸化シリ
コンからなるゲート酸化膜６を形成する。
５を形成した後、Ｐ型巣結晶層３′の表面に２酸化シリ
コンからなるゲート酸化膜６を形成する。
次に、イオンインプラチージョンによシ、ボロンイオン
２１を単結晶シリコン層３′を通してＳｉｎ。
２１を単結晶シリコン層３′を通してＳｉｎ。
膜２とこの単結晶シリコン層３′の界面にピーク濃度、
すなわち、Ｒｐ（投影飛程）がくるように加速電圧を適
切に設定する。またドーズ量はピーク濃度が後工程のＡ
ｓアニールによｐ〜１０”６ｎ−’になるように決める
。
すなわち、Ｒｐ（投影飛程）がくるように加速電圧を適
切に設定する。またドーズ量はピーク濃度が後工程のＡ
ｓアニールによｐ〜１０”６ｎ−’になるように決める
。
以後の工程は、従来の製造方法の工程と同様にゲート電
極として、ゲート電極用の多結晶シリコン７を第２図伽
）に示すようにゲート酸化膜６上に成長させ、ｐＯｃｌ
！ｓ拡散後、ゲートフォトリンを行うＯ 次に、第２図（Ｃ）に示すようにソース拡散層８、ドレ
イン拡散層８′を形成する部分にＡｓ＋イオンをインプ
ラチージョンして、１０００℃、２０分程度のドライＮ
、アニールによりソース拡散層８、ドレイン拡散層８′
を形成すると同時にノくツクチャネルストッパ層２２を
形成する。
極として、ゲート電極用の多結晶シリコン７を第２図伽
）に示すようにゲート酸化膜６上に成長させ、ｐＯｃｌ
！ｓ拡散後、ゲートフォトリンを行うＯ 次に、第２図（Ｃ）に示すようにソース拡散層８、ドレ
イン拡散層８′を形成する部分にＡｓ＋イオンをインプ
ラチージョンして、１０００℃、２０分程度のドライＮ
、アニールによりソース拡散層８、ドレイン拡散層８′
を形成すると同時にノくツクチャネルストッパ層２２を
形成する。
次に、第２図（ｄ）に示すように、層間絶縁膜としてＰ
ＳＧ膜９を堆積し、ソース拡散層８、ドレイン拡散層８
′の部分において、とのＰＳＧ膜９およびゲート絶縁膜
６を通してソースコンタクト孔１０゜ドレインコンタク
ト孔１０’を開孔した後、アルミ配線１１を形成する。
ＳＧ膜９を堆積し、ソース拡散層８、ドレイン拡散層８
′の部分において、とのＰＳＧ膜９およびゲート絶縁膜
６を通してソースコンタクト孔１０゜ドレインコンタク
ト孔１０’を開孔した後、アルミ配線１１を形成する。
なお、単結晶シリコン層３′と５ｉ０２膜２の界面に打
ちこまれたボロン層の内、ソース拡散層８、ドレイン拡
散層８′のボロン層はソース拡散層８、ト。
ちこまれたボロン層の内、ソース拡散層８、ドレイン拡
散層８′のボロン層はソース拡散層８、ト。
レイン拡散層の濃度が〜１０ｔ０６ｎ−’以上と高いの
でＮ型化し、支障はない。
でＮ型化し、支障はない。
以上説明したように、第１の実施例では、バックチャネ
ル領域のアクセプタ濃度が〜１０”ｍ−３と高いので、
Ｎ型に反転することが防止され、かつソース拡散層とド
レイン拡散層間の耐圧ＢＶ８Ｄはパンチスルーしにくく
なるため、改善される利点がある。
ル領域のアクセプタ濃度が〜１０”ｍ−３と高いので、
Ｎ型に反転することが防止され、かつソース拡散層とド
レイン拡散層間の耐圧ＢＶ８Ｄはパンチスルーしにくく
なるため、改善される利点がある。
なお、第１の実施例はＮチャンネルの場合を説明したが
、Ｐチャンネルの場合もバックチャネル領域にドナーイ
オンを注入することによシ同様な効果が生じる。
、Ｐチャンネルの場合もバックチャネル領域にドナーイ
オンを注入することによシ同様な効果が生じる。
（発明の効果）
この発明は以上説明したように、バックチャネル領域の
不純物濃度を高くシ友ので、反転するのを防止できると
ともに、バックチャネルの形成防止やパンチスルー防止
に有効であシ、三次元Ｉ’Ｃの製造工程に利用するどと
ができる。また、従来の製造プロセスをほとんどそのま
ま使えるなどの利点がある。
不純物濃度を高くシ友ので、反転するのを防止できると
ともに、バックチャネルの形成防止やパンチスルー防止
に有効であシ、三次元Ｉ’Ｃの製造工程に利用するどと
ができる。また、従来の製造プロセスをほとんどそのま
ま使えるなどの利点がある。
第１図は従来の三次元ＩＣの製造工程を示す断面図、第
２図はこの発明の半導体装置の製造方法の一実施例の製
造工程を示す断面図である。 １・・・Ｓｔ基板、２・・・Ｓｉｎ、膜、３′・・・単
結晶シリコン膜、５・・・フィールド酸化膜、６・・パ
ゲート酸化膜、７・・・ゲート電極用の多結晶シリコン
膜、８・・・ソース拡散層、８′・・・ドレイン拡散層
、９・・・層間絶縁膜、１０・・・ソースコンタクト孔
、１０′・・・ドレインコンタクト孔、１１・・・ＡＩ
−Ｓｔ配線、２２・・・バックチャネルストッパ層。 第１図 第２図 手続補正書 昭和５９年６月−７日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第２３３６４２ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄 ７、 補正の自答 １）明細書の丁２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書３頁４行「Ａｓ−Ｊを「Ａ８＋」を訂正する
。 ３）同４頁５行「リーフ」を「リーク」と訂正する。 ４）同６頁７行「イン１ラテーシヨン」を「イン１ラン
チ−ジョン」と訂正する。 ２、特許請求の範囲 表面に能動層領域を有するＳｔ基板上のＳｉｏ、膜よに
多結晶シリコン膜を堆積してアニール処理を行って単結
晶シリコンを形成する工程と、この主結晶シリコンの表
面にダート酸化膜およびｆ−）絶縁膜を順次形成する工
程と、上記単結晶シリコンとＳｉＯ２膜の界面にビーク
製置がくるようにイオン注入する工程と、上記ｅ−）絶
縁膜上にダート電極を形成するとともに上記単結晶シリ
コンにソースおよびドレイン拡散層を形成してこれらに
電極配線を行う工程とよりなる半導体装置の製造方法。
２図はこの発明の半導体装置の製造方法の一実施例の製
造工程を示す断面図である。 １・・・Ｓｔ基板、２・・・Ｓｉｎ、膜、３′・・・単
結晶シリコン膜、５・・・フィールド酸化膜、６・・パ
ゲート酸化膜、７・・・ゲート電極用の多結晶シリコン
膜、８・・・ソース拡散層、８′・・・ドレイン拡散層
、９・・・層間絶縁膜、１０・・・ソースコンタクト孔
、１０′・・・ドレインコンタクト孔、１１・・・ＡＩ
−Ｓｔ配線、２２・・・バックチャネルストッパ層。 第１図 第２図 手続補正書 昭和５９年６月−７日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第２３３６４２ 号２、発明の
名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自発）６、
補正の対象 明細書の特許請求の範囲および発明の詳細な説明の欄 ７、 補正の自答 １）明細書の丁２、特許請求の範囲」を別紙の通り訂正
する。 ２）明細書３頁４行「Ａｓ−Ｊを「Ａ８＋」を訂正する
。 ３）同４頁５行「リーフ」を「リーク」と訂正する。 ４）同６頁７行「イン１ラテーシヨン」を「イン１ラン
チ−ジョン」と訂正する。 ２、特許請求の範囲 表面に能動層領域を有するＳｔ基板上のＳｉｏ、膜よに
多結晶シリコン膜を堆積してアニール処理を行って単結
晶シリコンを形成する工程と、この主結晶シリコンの表
面にダート酸化膜およびｆ−）絶縁膜を順次形成する工
程と、上記単結晶シリコンとＳｉＯ２膜の界面にビーク
製置がくるようにイオン注入する工程と、上記ｅ−）絶
縁膜上にダート電極を形成するとともに上記単結晶シリ
コンにソースおよびドレイン拡散層を形成してこれらに
電極配線を行う工程とよりなる半導体装置の製造方法。
Claims (1)
- 表面に能動層領域を有するＳｔ基板上の８１０２膜にイ
オンを注入してアニール処理を行って単結晶シリコンを
形成する工程と、この多結晶シリコンの表面にメート酸
化膜およびゲート絶縁膜を順次形成する工程と、上記単
結晶シリコンとＳｉｎ、膜の界面にピー？濃度がくるよ
うにイオン注入する工程と、上記ゲート絶縁膜上にゲー
ト電極を形成するとともに上記単結晶シリコンにソース
およびドレイン拡散層を形成してこれらに電極配線を行
う工程とよジなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23364283A JPS60126867A (ja) | 1983-12-13 | 1983-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23364283A JPS60126867A (ja) | 1983-12-13 | 1983-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126867A true JPS60126867A (ja) | 1985-07-06 |
Family
ID=16958236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23364283A Pending JPS60126867A (ja) | 1983-12-13 | 1983-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126867A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283068A (ja) * | 1987-05-14 | 1988-11-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH01307268A (ja) * | 1988-06-06 | 1989-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型トランジスタ |
| JPH0334434A (ja) * | 1989-06-30 | 1991-02-14 | Hitachi Ltd | 薄膜半導体装置及びその製造方法 |
| JPH0818065A (ja) * | 1995-07-03 | 1996-01-19 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置の作製方法 |
| WO2003032401A1 (en) * | 2001-10-02 | 2003-04-17 | Nec Corporation | Semiconductor device and its manufacturing method |
| JP2008192852A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1983
- 1983-12-13 JP JP23364283A patent/JPS60126867A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2003032401A1 (en) * | 2001-10-02 | 2003-04-17 | Nec Corporation | Semiconductor device and its manufacturing method |
| US7485923B2 (en) | 2001-10-02 | 2009-02-03 | Nec Corporation | SOI semiconductor device with improved halo region and manufacturing method of the same |
| JP2008192852A (ja) * | 2007-02-05 | 2008-08-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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