JPH0487374A - 不揮発性メモリ素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、フローティングゲートを有する不揮発性メ
モリ素子の製造方法に関するものである。

（従来の技術） 第５図（ａ＋〜第５図（１１は従来のフローティングゲ
ートを有するＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃ
ａｌｌｙＥｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ
　ＲＯＭ　）セルの製造方法を示す工程断面図であり、
まず、第５図＋ａｌに示すＰ型シリコン基板１に第５図
（ｂｌに示すように、全面にシリコン酸化膜２を熱酸化
して形成し、その上に気相成長法により、窒化シリコン
膜３を生成する。

次に、第５図ｔｃ＋に示すように、素子分離形成時 能動領域にホトレジスト４が残るようにバターニングを
行い、第５図＋ｄ＋に示すように、ホトレジスト４の除
去後に窒化シリコン膜３をマスクにしてチャネルストッ
パ用にＰ型不純物（Ｂ゛）のイオン打ち込みを行うこと
により、第５図＋１１に示すように、Ｐ型の不純物拡散
層６を形成する。

しかる後に、シリコン酸化膜２を熱酸化して、素子分離
酸化膜５を生成して、次いで第５図（ｆｌに示すように
、窒化シリコン膜３および酸化シリコン膜２を除去する
。

次に、第５図（ｇｌに示すように、ゲート酸化膜７を生
成して、その上にフローティングゲートとなるリンをド
ープしたポリシリコンゲート膜８を生成する。

次に、第５図（ｈ）に示すように、ポリシリコンゲート
膜８のバターニングを行い、素子分離酸化膜５の表面の
一部を露出させ、しかる後に、第５図＋１１に示すよう
に、全面に中間絶縁酸化膜としてのシリコン酸化膜９を
生成する。

次に、全面にコントロールゲートとなるリンをドープし
たポリシリコンゲート１１Ｊ、１１を生成する。

第６図は第５図（１１のＡ−Ａ線の断面図であり、同図
（１）に示すように、ポリシリコンゲート膜１１のバタ
ーニングを行った後に、保護酸化膜１２を生成する。

次に、一般的に知られているセルファラインによるソー
ス・ドレインとなるＮ型チャネルｌＯの形成を行い、最
終的にはフローティングゲートを有するＥＥＰＲＯＭセ
ルが形成される。

（発明が解決しようとする課題） しかしながら、上記従来のＥＥＰＲＯＭセルの製造方法
では、以下のような問題点があった。すすなわち、ＥＥ
ＰＲＯＭセルのデータ書き込み・消去時に高電圧を用い
るために、一般的な製造方法を用いた素子分離では、フ
ィールド部の素子分離酸化膜５の膜厚を１００００Å以
上に厚くしなければならない。

そのために、第７図に示すように、フィールド長Ｉ、を
短くできない。さらに、セル内の段差が厳しくなってい
る。

また、フィールド部の素子分離酸化膜５を薄くするため
には、チャネルストッパとして用いられるＰ型の不純物
拡散層６の濃度を濡＜シなければならないので、フィー
ルド部下のＮ型チャネル１０とＮ型チャネルのストッパ
としてのＰ型の不純物拡散層６との接合部での接合耐圧
が低くなる。

さらに、素子分熱酸化膜を付加的に追酸化することで、
その膜厚を厚くしようとした場合に、既に生成している
素子分離酸化膜のために熱処理時間が長くなりＰ型不純
物がフィールド部から能動領域に拡散して実効能動領域
幅が小さくなる。

この発明は、前記従来技術が持っている問題点のうち、
フィールド長が長い点と、セル内の段差が大きい点と、
素子分離酸化膜厚を薄（すれば、Ｎ型チャネルとチャネ
ルストッパとしてのＰ型不純物拡散層との接合耐圧が低
くなる点と、素子分離酸化膜を形成する場合に熱処理時
間が長くなり、実効能動領域幅が小さくなる点について
解決した不揮発性メモリ素子の製造方法を提供するもの
である。

（課題を解決するための手段） この発明は前記問題点を解決するために、不運発性メモ
リ素子の製造方法において、チャネルストッパのＰ型不
純物拡散層形成のときに、コントロールゲート下の部分
のＰ型不純物濃度をｔＱ　＜保ち、Ｎ型チャネル近傍の
濃度を薄くする工程を導入したものである。

（作　用） この発明によれば、不揮発性メモリ素子の製造方法にお
いて、以上のような工程を導入したので、不純物拡散層
の不純物濃度をチャネルの近傍で薄くしているから、チ
ャネルとの接合耐圧が高くなるとともに、コントロール
ゲートとなるポリシリコン膜によりセル素子分離部を追
酸化し、能動領域長さを素子分離形成後の能動領域長さ
との変換差が小さくなり、したがって、前記問題点が除
去できる。

（実施例） 以下、この発明の不揮発性メモリ素子の製造方法の実施
例を図面を参照して説明する。第１図伸）ないし第１図
（／ｌはその一実施例の工程断面図であり、第２図〜第
４図はそれぞれ第１図（ｋｌのＢ−Ｂ線、第１図（１）
のＣ−Ｃ線の断面図である。

まず、第１図ｔａ＋に示す半導体基板としてのＰ型シリ
コン基板３１の表面を熱酸化して、３００人程変体酸化
膜３２を第１図山）に示すように、全面に生成し、−船
釣に使われるＬＯＣＯ３法を用いて、素子分離を行う。

続いて気相成長により窒化シリコン膜３３を２０００人
生成する。

次に、第１図ｆｃｌに示すように、ウェハ全面にレジス
ト３４を塗布して、能動領域にレジスト３４を残すよう
にパターン形成する。

次に、このレジスト３４を保護膜として、素子分離領域
となる部の窒化シリコン膜３３をエツチングにより除去
する。

その後、第１図（ｄｌに示すように、レジスト３４を全
面除去し、窒化シリコン膜３３をマスクにして、チャネ
ルストッパとなるＰ型不純物拡散層３６（第１図（ｅ）
参照）を形成するためのＰ型不純物Ｂ゛をイオン打ち込
み法にて５Ｅ１２ａｏ−”程度イオン注入する。

次に、第１図（８１に示すように、シリコン酸化膜３２
を熱酸化させて素子分離酸化膜３５を２０００人程度０
膜厚に生成する。

次に、第１図（ｆｌに示すように、素子分離に用いた窒
化シリコン膜３３とシリコン酸化膜３２を除去する。

次に、第１図（ｆｆｌ　ニ示すように、ＥＥＦＲＯＭセ
ルのゲート酸化膜３７を熱酸化にてＰ型シリコン基板３
１上に１００程度の膜厚に形成し、その上にフローティ
ングゲートとなるポリシリコン３８を３０００人程度０
膜厚に形成し、しかる後に、リンドープを５Ｅ２０口弓
行う。

さらに、その上にポリシリコン酸化膜３９を熱酸化によ
り１５０人形成し、ＬＰＣＶＤ法により２００人程変体
窒化シリコン膜４０を形成する。

その後、熱酸化によって窒化シリコン酸化膜４１を２０
〜３０人生成する。

しかる後に、第１図（ｈｌに示すように、窒化シリコン
酸化膜４１、窒化シリコン膜４０、ポリシリコン酸化膜
３９　（以下この３層膜をＯＮＯ膜３９゜４０．４１と
称する）のバターニングをフォトリソグラフィにより行
う。この時、ホトレジスト４６は２００００人程度の膜
厚を用いる。

ポリシリコン３８の表面の一部を露出させた後に、その
ホトレジスト４６をマスクにして第１図（１）に示すよ
うにＢ゛を加速エネルギ１４０ＫｅＶ、　　ドーズ量Ｉ
Ｂ１４ｃｍ−”程度イオン注入し、素子分離領域下のＰ
型不純物拡散層３６の部分に濃度の濃いＰ型拡散層４２
を形成する。

この時、リンドープしたポリシリコン３８内にボロンイ
オンの注入が行われないように、レジスト４６の膜厚を
２００００人程度と膜厚している。

その後、ホトレジスト４６を除去し、第１図０１に示す
ように、素子分離のための熱酸化を行う。

この時、リンドープしたポリシリコン３８を酸化するの
で、酸化レートはシリコンを酸化する時の２倍程度であ
り、かつ既生成の酸化膜上からの追酸化ではなく、ポリ
シリコンを直接酸化するので、熱処理時間は１１５で済
む、最終的に、素子分離酸化膜４３が生成される。

この素子分離酸化膜４３はポリシリコン３８が完全に酸
化された状態であり、当初生成していた素子分離酸化膜
３５と合わせて、約７０００人の素子分離酸化膜となる
。

次に、第１図（ｋｌおよびそのＢ−Ｂ線の断面図の第２
図に示すように、このＯＮＯ膜３９，４０゜４１上にポ
リシリコン４４を３０００人生成し、５Ｂ２０ＣＩ１１
−”のリンドープを行う。

次に、ポリシリコン４４、ＯＮＯ膜３９，４０゜４１お
よびポリシリコン３８を第３図に示すように、所定の領
域を残してエツチングを行い、コントロールゲートおよ
びフローティングゲートのパターニングをする。

次に、第１図（１）およびそのＣ−Ｃ線の断面図である
第４図に示すように、保護酸化膜４５を熱酸化にて１５
０人程変体成し、イオン注入にてＡｓ”等のＮ型不純物
をＩＥ１６ｃｎ−”程度注入することにより、ソース・
ドレインとなるＮ型チャネル４７を形成する。

この後は図に示していないが、Ｐ型シリコン基板３１上
の全表面にＰＳＧなどを堆積して、その後外部引き出し
電極を一般的に知られている方法で形成することにより
、フィールド部段差の小さい新構造の不揮発性メモリが
完成する。

（発明の効果） 以上、詳細に説明したように、この発明によれば、チャ
ネルストッパの不純物拡散層の不純物濃度をチャネルの
近傍で薄クシたため、チャネルとの接合耐圧を上げるこ
とができる。

また、第１素子分離形成時に素子分離酸化膜厚を薄（シ
たので、そこで用いた窒化シリコン膜の能動領域長さと
素子分離形成後の能動領域長さとの変換差が小さくなる
。

さらに、ポリシリコン膜を使って追素子分翻酸化膜形成
を行ったので、素子分離形成における熱処理時間が短く
なり、チャネルス）７バ拡散層の能動領域方向への拡散
が抑えられる。したがって、実効能動領域幅が長くとる
ことができる。さらに、能動領域幅、フィールド長を短
くできることからセルの縮小化が期待できる。

【図面の簡単な説明】

第１図（ａｌないし第１図（１）はこの発明の不揮発性
メモリ素子の製造方法の一実施例の工程断面図、第２圓
は第１図ｆｋｌのＢ−Ｂ線の断面図、第３図は第２図を
エツチングした状態を示す断面図、第４図は第１図（Ｎ
）のＣ−Ｃ線の断面図、第５図＋８＋ないし第５図＋１
１は従来のＥＥＰＲＯＭの製造方法の工程断面図、第６
図は第５図＋１１のＡ−Ａ線の断面図、第７図は従来の
ＥＥＦＲＯＭの素子分離酸化膜下のフィールド長を示す
断面図である。 ３１・・・Ｐ型シリコン基板、３２・・・酸化膜、３３
・・・窒化シリコン膜、３５．４３・・・素子分離酸化
膜、３６・・・Ｐ型不純物拡散層、３７・・・ゲート酸
化膜、３８・・・ポリシリコン、３９・・・ポリシリコ
ン酸化１１’２．４０・・・窒化シリコン膜、４１・・
・窒化シリコン酸化膜、４２・・・Ｐ型拡散層。 第１図 不発明の工背助面圧 第１図 Ｃ 参全Ｂ８ａ工櫂折面団 第１ 図 第２図 第３ 図 第４ 図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板上に形成した素子分離酸化膜の下に、
   この半導体基板と同一導電型の濃度の薄い不純物拡散層
   を形成する工程と、 （ｂ）ＬＯＣＯＳ法を用いた素子分離形成時に素子分離
   酸化膜を用いる工程と、 （ｃ）上記半導体基板上に、ゲート酸化膜を介してフロ
   ーティングゲートとなるポリシリコン、およびポリシリ
   コン酸化膜、またはポリシリコン酸化膜と窒化シリコン
   膜の複合膜よりなる中間絶縁膜を形成するとともに、上
   記ポリシリコンの一部が露出するように、この中間絶縁
   膜をエッチングする工程と、 （ｄ）上記中間絶縁膜が、エッチングされた部分に上記
   半導体基板に対して同導電型の濃度の濃い不純物拡散層
   を、上記素子分離酸化膜下に形成する工程と、 （ｅ）上記中間絶縁膜が、エッチングされた部分の下の
   ポリシリコンを酸化する工程と、 よりなる不揮発性メモリ素子の製造方法。