JPH0334434A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH0334434A JPH0334434A JP1166673A JP16667389A JPH0334434A JP H0334434 A JPH0334434 A JP H0334434A JP 1166673 A JP1166673 A JP 1166673A JP 16667389 A JP16667389 A JP 16667389A JP H0334434 A JPH0334434 A JP H0334434A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜半導体装置及びその製造方法に係り、特に
、液晶表示装置に用いられる：１り膜１ヘランジスタ及
びその製造方性に関する。
、液晶表示装置に用いられる：１り膜１ヘランジスタ及
びその製造方性に関する。
アクティブマトリクス方式の液晶デイスプレィは、近年
、周辺回路を内蔵しながら大画面化と高画質化の方向に
急速に進んでいる。各画素に形成される薄膜トランジス
タ（Ｔｈｉｎ Ｆｉｌｒ６Ｔｒａｍｓｉｓｔｏｒｓ：１
ｌ１８してＴＦＴ）は、大きなキャリア移動度と小さな
リーク電流が要求され、このためにＴＰＴ材料としては
多結晶シリコン（Ｐｏｌｙｓｉｌｉｃｏｎ ：略してＰ
ｏ１ｙ −Ｓ ｉ ）が用いられることが多い。絶縁基
板であるガラス基板の歪温度は１通常、約６００℃であ
るために、ＴＰＴの製造プロセス温度も約６００℃以下
であることが要求される。ＴＰＴ構造としてはチャネル
部分に不純物をドープする構造とドープしない構造の２
つがあるが、リーク電流を低減するためには前者が有効
である（ＩＥＥＥＴｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖ、 Ｅ Ｄ −３２、２５８（１９８５））。
、周辺回路を内蔵しながら大画面化と高画質化の方向に
急速に進んでいる。各画素に形成される薄膜トランジス
タ（Ｔｈｉｎ Ｆｉｌｒ６Ｔｒａｍｓｉｓｔｏｒｓ：１
ｌ１８してＴＦＴ）は、大きなキャリア移動度と小さな
リーク電流が要求され、このためにＴＰＴ材料としては
多結晶シリコン（Ｐｏｌｙｓｉｌｉｃｏｎ ：略してＰ
ｏ１ｙ −Ｓ ｉ ）が用いられることが多い。絶縁基
板であるガラス基板の歪温度は１通常、約６００℃であ
るために、ＴＰＴの製造プロセス温度も約６００℃以下
であることが要求される。ＴＰＴ構造としてはチャネル
部分に不純物をドープする構造とドープしない構造の２
つがあるが、リーク電流を低減するためには前者が有効
である（ＩＥＥＥＴｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖ、 Ｅ Ｄ −３２、２５８（１９８５））。
不純物の活性化プロセスは、一般に、６００℃以下の温
度では十分でないことが多いため、レーザ活性化技術が
用いられている（特開■ｒ４６０−２０２９３１）。
度では十分でないことが多いため、レーザ活性化技術が
用いられている（特開■ｒ４６０−２０２９３１）。
すなわち、不純物をＰｏ１ｙ−８ｉ中に導入した後。
エキシマレーザなどを照射して、ガラス基板を高温に加
熱することな（、Ｐｏ１ｙ −Ｓ ｉ膜のみを加熱して
不純物を活性化するものである。具体的には、Ｐｏ１ｙ
−Ｓ ｉ膜を堆積させるときにボロン（Ｂ）をドープ
してｐ型のＰｏ１ｙ −Ｓ ｉを形成し、その後レーザ
照射して膜の結晶化と不純物の活性化を行う。
熱することな（、Ｐｏ１ｙ −Ｓ ｉ膜のみを加熱して
不純物を活性化するものである。具体的には、Ｐｏ１ｙ
−Ｓ ｉ膜を堆積させるときにボロン（Ｂ）をドープ
してｐ型のＰｏ１ｙ −Ｓ ｉを形成し、その後レーザ
照射して膜の結晶化と不純物の活性化を行う。
次に、ゲート電極をバターニングした後、自己整合方式
でイオン打込み法によりｎ型不純物を導入してソース、
ドレインを形成する。次に、もう−度レーザを照射して
、ゲー］・、ソース、ドレイン領域の不純物を活性化す
るものである。
でイオン打込み法によりｎ型不純物を導入してソース、
ドレインを形成する。次に、もう−度レーザを照射して
、ゲー］・、ソース、ドレイン領域の不純物を活性化す
るものである。
上記従来技術は、自己整合方式を基本としているため、
チャネル部とゲート、ソース、ドレイン領域の不純物活
性化を行うのにレーザを二度魚射しなければならない。
チャネル部とゲート、ソース、ドレイン領域の不純物活
性化を行うのにレーザを二度魚射しなければならない。
特に、ソースとドレイン領域は二回のレーザ照射と１回
のイオン打込みを受けるため、Ｐｏ１ｙ −Ｓ ｉ Ｉ
ＦＪと基板間ではく離という問題が生じる。このため、
ＴＰＴがデイスプレィ上全面に形成されず、画像に欠陥
が生しるという問題があった。
のイオン打込みを受けるため、Ｐｏ１ｙ −Ｓ ｉ Ｉ
ＦＪと基板間ではく離という問題が生じる。このため、
ＴＰＴがデイスプレィ上全面に形成されず、画像に欠陥
が生しるという問題があった。
本発明の目的は、Ｐｏ１ｙ−８ｉ膜のはがれを起こさず
に不純物を活性化し、リーク電流の小さいＴＰＴを形成
して最終的にデイスプレィの欠陥を大幅に低減する方法
を提供することである。
に不純物を活性化し、リーク電流の小さいＴＰＴを形成
して最終的にデイスプレィの欠陥を大幅に低減する方法
を提供することである。
上記目的は以下の手段によって達成される。すなわち、
最初導入した低濃度の不純物を約６００°Ｃの熱処理で
活性化し、次に導入した高濃度の不純物をレーザ（上記
熱処理も高温短時間）で活性化するというものである。
最初導入した低濃度の不純物を約６００°Ｃの熱処理で
活性化し、次に導入した高濃度の不純物をレーザ（上記
熱処理も高温短時間）で活性化するというものである。
この結果、ＴＰＴ構造としては、接合を形成している高
濃度側不純物領域（ソース、ドレイン）の多結晶が低濃
度側不純物領域（チャネル領域）の多結晶と比較して、
粒径の点で大きく、キャリアのトラップ密度の点で低く
したものである。
濃度側不純物領域（ソース、ドレイン）の多結晶が低濃
度側不純物領域（チャネル領域）の多結晶と比較して、
粒径の点で大きく、キャリアのトラップ密度の点で低く
したものである。
上記本発明の特徴点およびその他の特徴点については、
以下の記載より明らかとされる。
以下の記載より明らかとされる。
上記手段は以下のように作用する。すなわち、最初導入
する不純物はｐ型であり、ドーピング濃度は約１０”ｃ
ｌｌ−３である。Ｐｏ１ｙ −Ｓ ｉ中に不純物を導入
する場合、 Ｐｏ１ｙ −Ｓ ｉの結晶粒界に存在する
トラップのために、一般に、キャリア濃度はドーピング
濃度よりも小さくなる。しかし、チャネル領域では活性
化後のキャリア濃度は約１０ ” ｃｍ−３で十分であ
る。このレベルのキャリア濃度は約６００℃の温度の熱
活性化で達成できる。次に、ゲート電極をパターニング
後、イオン打込み法によりゲーｉ−，ソース、ドレイン
領域にｎ型不純物を約ＩＱ２００′″３導入する。この
領域は活性化後のキャリア濃度として約１０”ｃｍ−３
の高い値が要求される。従って、レーザ照射で不純物を
活性化することが必要である。ゲート、ソース、ドレイ
ン領域はレーザ照射とイオン照射をそれぞれ１回受ける
にすぎないため、Ｐｏ１ｙ −Ｓ ｉ膜と基板とのはが
れの問題は生じない。比較として、膜堆ｆＡ ｆ’Ａ、
直ちにレーザ照射してｐ型不純物の活性化と膜の再結晶
化を行い１次に、イオン打込みによるｎ型不純物を約６
００℃で熱活性化する方法について述べる。この方法で
もＰｏ１ｙ −Ｓ ｉ膜のはがれは生じないが、ｎ型不
純物の活性化が不十分であり。
する不純物はｐ型であり、ドーピング濃度は約１０”ｃ
ｌｌ−３である。Ｐｏ１ｙ −Ｓ ｉ中に不純物を導入
する場合、 Ｐｏ１ｙ −Ｓ ｉの結晶粒界に存在する
トラップのために、一般に、キャリア濃度はドーピング
濃度よりも小さくなる。しかし、チャネル領域では活性
化後のキャリア濃度は約１０ ” ｃｍ−３で十分であ
る。このレベルのキャリア濃度は約６００℃の温度の熱
活性化で達成できる。次に、ゲート電極をパターニング
後、イオン打込み法によりゲーｉ−，ソース、ドレイン
領域にｎ型不純物を約ＩＱ２００′″３導入する。この
領域は活性化後のキャリア濃度として約１０”ｃｍ−３
の高い値が要求される。従って、レーザ照射で不純物を
活性化することが必要である。ゲート、ソース、ドレイ
ン領域はレーザ照射とイオン照射をそれぞれ１回受ける
にすぎないため、Ｐｏ１ｙ −Ｓ ｉ膜と基板とのはが
れの問題は生じない。比較として、膜堆ｆＡ ｆ’Ａ、
直ちにレーザ照射してｐ型不純物の活性化と膜の再結晶
化を行い１次に、イオン打込みによるｎ型不純物を約６
００℃で熱活性化する方法について述べる。この方法で
もＰｏ１ｙ −Ｓ ｉ膜のはがれは生じないが、ｎ型不
純物の活性化が不十分であり。
ＴＰＴ特性も不十分である。また、２回の不純物活性化
を共に熱で行う方法も考えられるが、高１農度のｎ型不
純物の活性化、ひいてはＴＰＴ特性が共に不十分である
ことは明白である。なお、 Ｐｏ１ｙ−３ｉの膜厚が１
５００λ以上になると、膜厚方向に、レーザ照射の効果
が減衰して、不純物の活性化率が変化してくる。このた
め本方法は膜厚１５００Å以下で特に有効である。
を共に熱で行う方法も考えられるが、高１農度のｎ型不
純物の活性化、ひいてはＴＰＴ特性が共に不十分である
ことは明白である。なお、 Ｐｏ１ｙ−３ｉの膜厚が１
５００λ以上になると、膜厚方向に、レーザ照射の効果
が減衰して、不純物の活性化率が変化してくる。このた
め本方法は膜厚１５００Å以下で特に有効である。
次に、ＴＦＴ構造とＴＦＴ特性との関係について述べる
。多結晶シリコンＴ Ｐ Ｔのリーク電流はチャネル、
ドレイン接合領域から発生している。
。多結晶シリコンＴ Ｐ Ｔのリーク電流はチャネル、
ドレイン接合領域から発生している。
すなわち、大きな電界強度が印加される多結晶シリコン
においては、バンドギャップ中のトラップ準位を通して
電子−正孔対が生成し、電界により、それぞれのキャリ
アが逆方向に流れてリーク電流となる。接合付近では、
高濃度側（ドレイン）領域の空乏層幅が低濃度側（チャ
ネル）領域の空乏層幅より小さいため、電界がより集中
する。従って、高濃度側（ドレイン）領域の多結晶シリ
コンの粒径を大きく、トラップ密度を低くすることによ
って、リーク電流を低減できる。多結晶シリコンの粒径
の増大とトラップ密度の低減はレーザによる不純物の活
性化の際に実現できる。一方、チャネル領域で、特に空
乏層の外側の中性領域に着目すると、この領域はキャリ
アが流れる際に抵抗成分として働くため、多結晶の粒径
が小さく、トラップ密度が高いと抵抗値が上り、リーク
電流の低減に寄与する。上で述べた６００℃における不
純物の熱活性化を行うと、レーザで不純物を活性化する
場合に比べ、多結晶シリコンの粒径は小さく、トラップ
密度は大となる。
においては、バンドギャップ中のトラップ準位を通して
電子−正孔対が生成し、電界により、それぞれのキャリ
アが逆方向に流れてリーク電流となる。接合付近では、
高濃度側（ドレイン）領域の空乏層幅が低濃度側（チャ
ネル）領域の空乏層幅より小さいため、電界がより集中
する。従って、高濃度側（ドレイン）領域の多結晶シリ
コンの粒径を大きく、トラップ密度を低くすることによ
って、リーク電流を低減できる。多結晶シリコンの粒径
の増大とトラップ密度の低減はレーザによる不純物の活
性化の際に実現できる。一方、チャネル領域で、特に空
乏層の外側の中性領域に着目すると、この領域はキャリ
アが流れる際に抵抗成分として働くため、多結晶の粒径
が小さく、トラップ密度が高いと抵抗値が上り、リーク
電流の低減に寄与する。上で述べた６００℃における不
純物の熱活性化を行うと、レーザで不純物を活性化する
場合に比べ、多結晶シリコンの粒径は小さく、トラップ
密度は大となる。
（実施例１）
以下、本発明の一実施例を第２図により説明する。第２
図に示される構造は１次のようにして製造される。歪温
度約６４０℃のガラス基板ｌ上に下地ＳｉＯ２膜２を常
圧ＣＶＤ法により４０００人堆積する。次に、減圧ＣＶ
Ｄ法によりｐ型Ｐｏ１ｙ−５ｉ膜３〜５を１５００λ堆
積させる。このとき、１００％５ｉＨａガス３００ｍＱ
／＋＋＋ｉｎ 。
図に示される構造は１次のようにして製造される。歪温
度約６４０℃のガラス基板ｌ上に下地ＳｉＯ２膜２を常
圧ＣＶＤ法により４０００人堆積する。次に、減圧ＣＶ
Ｄ法によりｐ型Ｐｏ１ｙ−５ｉ膜３〜５を１５００λ堆
積させる。このとき、１００％５ｉＨａガス３００ｍＱ
／＋＋＋ｉｎ 。
１００ｐｐ１００ｐｐガス１５ ｍ Ｑ ／１ＩＩｉｎ
とする。
とする。
次に、６００℃、５時間の熱処理でＰｏ１ｙ −Ｓ ｉ
膜３〜５の再結晶化と膜中の不純物の活性化を行う。
膜３〜５の再結晶化と膜中の不純物の活性化を行う。
チャネル領域になる多結晶シリコンの平均粒径とキャリ
アのトラップ密度は、それぞれ２００人。
アのトラップ密度は、それぞれ２００人。
５ Ｘ １０１９ｃｍ−８である０次に、ゲート絶縁膜
６を常圧ＣＶＤ法により１０００人堆積させ、続いて減
圧ＣＶＤ法によりゲート電極７用の１層Ｐｏ１ｙ −８
ｉ膜を１０００入堆積させる。ホト・エッチ工程により
ゲート電極をパターニングした後、イオン打込み法によ
りＰ（リン）を３０ｋｅＶで５×１０”Ｑｌ−”導入す
る。次に、常圧ＣＶＤ法によりＳｉＯ２膜８を４０００
Å堆積させる。続いて、波長３０８ｎｍのＸｅＣＱレー
ザを用いて２５０ｍＪ／−のエネルギ密度でｎ型不純物
（Ｐ）の活性化を行う。ソース、トレイン領域になる多
結晶シリコンの平均粒径とキャリアのトラップ密度は。
６を常圧ＣＶＤ法により１０００人堆積させ、続いて減
圧ＣＶＤ法によりゲート電極７用の１層Ｐｏ１ｙ −８
ｉ膜を１０００入堆積させる。ホト・エッチ工程により
ゲート電極をパターニングした後、イオン打込み法によ
りＰ（リン）を３０ｋｅＶで５×１０”Ｑｌ−”導入す
る。次に、常圧ＣＶＤ法によりＳｉＯ２膜８を４０００
Å堆積させる。続いて、波長３０８ｎｍのＸｅＣＱレー
ザを用いて２５０ｍＪ／−のエネルギ密度でｎ型不純物
（Ｐ）の活性化を行う。ソース、トレイン領域になる多
結晶シリコンの平均粒径とキャリアのトラップ密度は。
それぞれ、６００Ａ、 ２ Ｘ １０Ｌ８ｃ＋ａ−”で
ある。次に、コンタクト用ホト・エッチ工程後、アルミ
ニウム９を６０００人スパッタさせる。ホト・エッチ工
程後、透明電流（Ｉ’ＴＯ）をスパッタさせる。
ある。次に、コンタクト用ホト・エッチ工程後、アルミ
ニウム９を６０００人スパッタさせる。ホト・エッチ工
程後、透明電流（Ｉ’ＴＯ）をスパッタさせる。
ホト・エッチ工程後、偏光板とカラーフィルタを備えた
他のもう一枚のガラス基板との間に液晶を封入してデイ
スプレィが完成する。なお、低濃度不純物（Ｂ）の熱活
性化は高濃度不純物（Ｐ）のレーザ活性化後に行っても
よい。
他のもう一枚のガラス基板との間に液晶を封入してデイ
スプレィが完成する。なお、低濃度不純物（Ｂ）の熱活
性化は高濃度不純物（Ｐ）のレーザ活性化後に行っても
よい。
（実施例２）
次に、本発明の他の実施例を第３図を用いて説明する。
第３図（ａ）に示すように、絶縁性基板となる歪温度約
６４０℃のガラス基板１上に、下地ＳｉＯ２膜２を常圧
ＣＶＤ法にて膜厚４０００大となるように堆積する。つ
いで、減圧ＣＶ Ｄ ？ＡによりＰｏ１ｙ −Ｓ ｉ膜
３３を１５００人の厚さに堆積させる。こののち、低濃
度不純物であるＢ（ボロン）イオンを打ち込むことによ
り、Ｐｏ１ｙ −Ｓ ｉ １１９３３をＰ型の導電型と
している。そして、６００℃、５時間の熱処理により、
低温度不純物（Ｂ）を熱活性化する。
６４０℃のガラス基板１上に、下地ＳｉＯ２膜２を常圧
ＣＶＤ法にて膜厚４０００大となるように堆積する。つ
いで、減圧ＣＶ Ｄ ？ＡによりＰｏ１ｙ −Ｓ ｉ膜
３３を１５００人の厚さに堆積させる。こののち、低濃
度不純物であるＢ（ボロン）イオンを打ち込むことによ
り、Ｐｏ１ｙ −Ｓ ｉ １１９３３をＰ型の導電型と
している。そして、６００℃、５時間の熱処理により、
低温度不純物（Ｂ）を熱活性化する。
次に、第３図（ｂ）に示すように、Ｐｏ１ｙ −Ｓ ｉ
膜３３をホトエツチングにより、島切りし、島状Ｐｏ１
ｙ −Ｓ ｉ膜３４とする。次に常圧ＣＶＤによって、
ゲート絶縁膜６となるＳｉＯ２膜３６を１０００大の厚
さに堆積させる。続いて、減圧ＣＶＤ法により、ゲート
電極７用のｉ型Ｐｏ１ｙ −Ｓ ｉ膜３７を１０００人
の厚さに堆積させる。
膜３３をホトエツチングにより、島切りし、島状Ｐｏ１
ｙ −Ｓ ｉ膜３４とする。次に常圧ＣＶＤによって、
ゲート絶縁膜６となるＳｉＯ２膜３６を１０００大の厚
さに堆積させる。続いて、減圧ＣＶＤ法により、ゲート
電極７用のｉ型Ｐｏ１ｙ −Ｓ ｉ膜３７を１０００人
の厚さに堆積させる。
次に、第３図（ｃ）に示すように、ホトエツチング工程
により、ゲート電極７及びゲート絶縁膜６をパターニン
グした後、イオン打込み法によりＰ（リン）を３０ｋｅ
Ｖのエネルギでドーズ量５ＸＩＯＩＩＩ■−２導入する
。
により、ゲート電極７及びゲート絶縁膜６をパターニン
グした後、イオン打込み法によりＰ（リン）を３０ｋｅ
Ｖのエネルギでドーズ量５ＸＩＯＩＩＩ■−２導入する
。
ついで、第３図（ｄ）に示すように、波長３０８ｎｍの
Ｘ ｅ ＣＱレーザを用いて２５０ ｍ Ｊ ／ ａｌ
のエネルギ密度でｎ型不純物（Ｐ）の活性化を行う。
Ｘ ｅ ＣＱレーザを用いて２５０ ｍ Ｊ ／ ａｌ
のエネルギ密度でｎ型不純物（Ｐ）の活性化を行う。
実施例１では、ＳｉＯ２膜を形成したのちレーザ照射し
たが１本実施例のようにＳｉＯ２膜はなくてもよい。
たが１本実施例のようにＳｉＯ２膜はなくてもよい。
この後は、実施例１と同様の工程によって、最終的に第
２図に示すような構造が得られる。
２図に示すような構造が得られる。
本発明によれば、Ｐｏ１ｙ −Ｓ ｉ膜のはがれを起こ
さずに不純物を活性化でき、リーク電流の小さいＴＰＴ
を形成して最終的にデイスプレィの欠陥を大幅に低減で
きる。
さずに不純物を活性化でき、リーク電流の小さいＴＰＴ
を形成して最終的にデイスプレィの欠陥を大幅に低減で
きる。
第１図は本発明の一実施例の手順を示す図、第２図は本
発明の一実施例のＴＴＦ断面構造図である。第３図は本
発明の他の実施例を示す工程図である。 １・・ガラス基板、２・・・下地Ｓ ｉ ０２ＩＩｉ＆
、 ３・・・チャネル（Ｐ型不純物）領域、４・・・ソ
ース（ｎ型下：〉ｕ物）領域、５・・・ドレイン（ｎ型
不純物）領域、６・・・ゲート絶縁膜、７・・・ゲート
電極、８・・・パシベー第 １ 図 第 図 第３図 ↓１１１↓↓Ｉ↓↓（
発明の一実施例のＴＴＦ断面構造図である。第３図は本
発明の他の実施例を示す工程図である。 １・・ガラス基板、２・・・下地Ｓ ｉ ０２ＩＩｉ＆
、 ３・・・チャネル（Ｐ型不純物）領域、４・・・ソ
ース（ｎ型下：〉ｕ物）領域、５・・・ドレイン（ｎ型
不純物）領域、６・・・ゲート絶縁膜、７・・・ゲート
電極、８・・・パシベー第 １ 図 第 図 第３図 ↓１１１↓↓Ｉ↓↓（
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板と該基板上に形成された半導体層とを有
する薄膜半導体装置の製造方法において、上記半導体層
に第１の不純物を導入して熱処理した後、上記半導体層
の所定領域に上記第１の不純物より高濃度の第２の不純
物を導入して、エネルギビームを照射することを特徴と
する薄膜半導体装置の製造方法。 ２、絶縁性基板と該基板上に形成された半導体層とを有
する薄膜半導体装置において、上記半導体層は、多結晶
層であり、上記多結晶層中の第１の不純物領域の粒径が
上記多結晶層中の上記第１の不純物領域よりも高濃度の
第２の不純物領域の粒径より小さいことを特徴とした薄
膜半導体装置。 ３、絶縁性基板と該基板上に形成された半導体層とを有
する薄膜半導体装置において、上記半導体層中の第１の
不純物領域のキャリアトラップ密度が上記半導体層中で
、上記第１の不純物層よりも高濃度の第２の不純物領域
のキャリアトラップ密度より高い薄膜半導体装置。 ４、請求項１において、上記半導体層が多結晶シリコン
であることを特徴とする薄膜半導体装置の製造方法。 ５、請求項２において、上記半導体層が多結晶シリコン
であることを特徴とする薄膜半導体装置。 ６、請求項３において、上記半導体層が多結晶シリコン
であることを特徴とする薄膜半導体装置。 ７、請求項１において、上記エネルギビーム照射工程以
外のプロセスの最高温度が６００℃以下であることを特
徴とする薄膜半導体装置の製造方法。 ８、請求項１において、上記絶縁基板としてガラスを用
いることを特徴とする薄膜半導体装置の製造方法。 ９、請求項４において、上記半導体層の膜厚が１５００
Å以下であることを特徴とする薄膜半導体装置の製造方
法。 １０、請求項９において、上記薄膜半導体装置はゲート
絶縁膜を備えたＭＯＳ構造であることを特徴とする薄膜
半導体装置の製造方法。 １１、請求項５において、上記薄膜半導体装置はゲート
絶縁膜を備えたＭＯＳ構造を有することを特徴とする薄
膜半導体装置。 １２、請求項６において、上記薄膜半導体装置はゲート
絶縁膜を備えたＭＯＳ構造を有することを特徴とする薄
膜半導体装置。 １３、請求項２において、上記絶縁基板と上記半導体層
との間にＳｉＯ＿２膜を有することを特徴とする薄膜半
導体装置。 １４、請求項１１において、上記ＭＯＳ構造は、コープ
レーナ型のＭＯＳ構造であることを特徴とする薄膜半導
体装置。 １５、請求項１において、上記エネルギビームがレーザ
であることを特徴とする薄膜半導体装置の製造方法。 １６、絶縁性基板と該基板上に形成された半導体層とを
有する薄膜半導体装置の製造方法において、上記半導体
層に第１の不純物を導入して第１の熱処理した後、上記
半導体層の所定領域に上記第１の不純物より高濃度の第
２の不純物を導入して上記第１の熱処理よりも高温短時
間である第２の熱処理を行うことを特徴とする薄膜半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166673A JPH0334434A (ja) | 1989-06-30 | 1989-06-30 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1166673A JPH0334434A (ja) | 1989-06-30 | 1989-06-30 | 薄膜半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334434A true JPH0334434A (ja) | 1991-02-14 |
Family
ID=15835603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1166673A Pending JPH0334434A (ja) | 1989-06-30 | 1989-06-30 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334434A (ja) |
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