JPS6346776A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS6346776A JPS6346776A JP18952286A JP18952286A JPS6346776A JP S6346776 A JPS6346776 A JP S6346776A JP 18952286 A JP18952286 A JP 18952286A JP 18952286 A JP18952286 A JP 18952286A JP S6346776 A JPS6346776 A JP S6346776A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- layer
- silicon layer
- channel region
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 239000010410 layer Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000002344 surface layer Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000005224 laser annealing Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 abstract description 11
- 238000000137 annealing Methods 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 8
- 239000010453 quartz Substances 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 239000000843 powder Substances 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000013078 crystal Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多結晶シリコンからなる薄膜トランジスタの
製造方法に関する。
製造方法に関する。
近年、デイスプレィ装置は、情報化社会においてますま
す重要な位置を占めてきている。同時にデイスプレィ装
置の小型化への要求も高まってきている。
す重要な位置を占めてきている。同時にデイスプレィ装
置の小型化への要求も高まってきている。
そこで種々のＴ Ｆ Ｔ （Ｔｈｉｎ ｆｉｌｍ Ｔｒ
ａｎｓｉｓｔｏｒ）構造が研究されており、その中でも
非晶質ソリコン及び多結晶シリコンを用いる方法が主流
となってきている。特に安価な透明絶縁基板を用いて高
性能の薄型デイスプレィを実現するアクティブマトリッ
クス等への応用が期待されている。
ａｎｓｉｓｔｏｒ）構造が研究されており、その中でも
非晶質ソリコン及び多結晶シリコンを用いる方法が主流
となってきている。特に安価な透明絶縁基板を用いて高
性能の薄型デイスプレィを実現するアクティブマトリッ
クス等への応用が期待されている。
ここで、非晶質シリコンを用いた場合には、低温で大面
債化が容易にでき、低コストで製造できるという長所を
持っている。しかし電子の移動度（モビリティ−）が低
く、高速動作を必要とするデイスプレィの周辺回路、例
えばシフトレジスタ等に用いることは不可能である。
債化が容易にでき、低コストで製造できるという長所を
持っている。しかし電子の移動度（モビリティ−）が低
く、高速動作を必要とするデイスプレィの周辺回路、例
えばシフトレジスタ等に用いることは不可能である。
また、多結晶シリコンを用いた場合においても、非晶質
シリコンに比べ高い移動度を示すが、通常の単結晶シリ
コンに比べると遥かに小さい。しかも、多結晶シリコン
トランジスタの場合、下地基板との界面付近部において
、ダングリングボンドの存在により、リーク電流が大き
くなる欠点がある。
シリコンに比べ高い移動度を示すが、通常の単結晶シリ
コンに比べると遥かに小さい。しかも、多結晶シリコン
トランジスタの場合、下地基板との界面付近部において
、ダングリングボンドの存在により、リーク電流が大き
くなる欠点がある。
そこで、このリーク電流を抑える為に第２図に示されて
いるように、ソース、ドレイン領域をチャネル領域の上
側に形成することが考えられる。
いるように、ソース、ドレイン領域をチャネル領域の上
側に形成することが考えられる。
なお第２図は、多結晶シリコントランジスタの一例を示
す断面構造図であり、１は石英基板等の透明基板、２は
多結晶シリコン層、３はチャネル領域、４はソース領域
、５はドレイン領域、６はゲート電極、７はゲート絶縁
膜、８はソース電極、９はドレイン電極、１１はバンシ
ベーション膜である。この場合には、深さ方向に対して
みかけ上のソース、ドレイン抵抗が増大する。この為、
ソース、ドレイン領域４，５はチャネル領域３の深部で
の電気伝導には、あまり寄与しなくなる。このような構
造の多結晶シリコントランジスタを製造する方法として
、例えばチャネル領域となる多結晶シリコン眉の上にソ
ース、ドレイン領域となる高不純物濃度多結晶シリコン
層を積層して形成することが考えられる。しかし、この
場合には、チャネル領域の表面を露出する為のエツチン
グ時に表面領域がイオン照射により損イｇを受けたり欠
陥が発生したりするので、良好なトランジスタ特性が得
られなかった。
す断面構造図であり、１は石英基板等の透明基板、２は
多結晶シリコン層、３はチャネル領域、４はソース領域
、５はドレイン領域、６はゲート電極、７はゲート絶縁
膜、８はソース電極、９はドレイン電極、１１はバンシ
ベーション膜である。この場合には、深さ方向に対して
みかけ上のソース、ドレイン抵抗が増大する。この為、
ソース、ドレイン領域４，５はチャネル領域３の深部で
の電気伝導には、あまり寄与しなくなる。このような構
造の多結晶シリコントランジスタを製造する方法として
、例えばチャネル領域となる多結晶シリコン眉の上にソ
ース、ドレイン領域となる高不純物濃度多結晶シリコン
層を積層して形成することが考えられる。しかし、この
場合には、チャネル領域の表面を露出する為のエツチン
グ時に表面領域がイオン照射により損イｇを受けたり欠
陥が発生したりするので、良好なトランジスタ特性が得
られなかった。
また、高不純物濃度領域層をイオン注入して形成するこ
とも考えられるが、高濃度のイオン注入は、やはり、結
晶内に欠陥を形成したりするので、結晶の回復の為には
高温アニールを必要とする。
とも考えられるが、高濃度のイオン注入は、やはり、結
晶内に欠陥を形成したりするので、結晶の回復の為には
高温アニールを必要とする。
この為、低温プロセスでソース、ドレイン領域をチャネ
ル領域の上側に形成したトランジスタを実現することは
困難であった。
ル領域の上側に形成したトランジスタを実現することは
困難であった。
本発明の目的は、この問題点を解決した多結晶シリコン
トランジスタの製造方法を提供することにある。
トランジスタの製造方法を提供することにある。
本発明の薄膜トランジスタの製造方法は、基板上に多結
晶シリコン層を形成し、この多結晶シリコン層上に高不
純物濃度多結晶シリコン層を形成し、ソース及びドレイ
ン領域となる前記高不純物濃度多結晶シリコン層以外の
前記高不純物濃度多結晶シリコン層をエツチングし、チ
ャネル領域となる下層の前記多結晶シリコン層の表面層
を露出させ、短波長のレーザーを用いて前記多結晶シリ
コン層の表面層をレーザーアニールすることを特徴とし
ている。
晶シリコン層を形成し、この多結晶シリコン層上に高不
純物濃度多結晶シリコン層を形成し、ソース及びドレイ
ン領域となる前記高不純物濃度多結晶シリコン層以外の
前記高不純物濃度多結晶シリコン層をエツチングし、チ
ャネル領域となる下層の前記多結晶シリコン層の表面層
を露出させ、短波長のレーザーを用いて前記多結晶シリ
コン層の表面層をレーザーアニールすることを特徴とし
ている。
多結晶シリコントランジスタのリーク電流を抑える方法
として、チャネル領域となる多結晶シリコン層の上側に
ソース及びドレイン領域を形成することが考えられる。
として、チャネル領域となる多結晶シリコン層の上側に
ソース及びドレイン領域を形成することが考えられる。
この場合、チャネル領域として動作する領域は、多結晶
シリコン層の表面層に限られる。
シリコン層の表面層に限られる。
このようにソース、ドレイン領域をチャネル領域の上部
に形成した場合、深さ方向に対しては、みかけ上のソー
ス、ドレイン抵抗が増大する。この為、ソース、ドレイ
ンはチャネル領域の深部での電気伝導にはあまり寄与し
なくなる。従って、チャネル領域の深部でのリーク電流
、つまり透明基板側の界面付近のダングリングボンドの
存在により生じるリーク電流を低減できる。
に形成した場合、深さ方向に対しては、みかけ上のソー
ス、ドレイン抵抗が増大する。この為、ソース、ドレイ
ンはチャネル領域の深部での電気伝導にはあまり寄与し
なくなる。従って、チャネル領域の深部でのリーク電流
、つまり透明基板側の界面付近のダングリングボンドの
存在により生じるリーク電流を低減できる。
このような構造を実現する為の製造方法として、本発明
ではモビリティ−を向上させる為に、ソース、ドレイン
の高不純物濃度多結晶シリコン層をエツチングした後に
、チャネル領域の表面の結晶性を改善した。
ではモビリティ−を向上させる為に、ソース、ドレイン
の高不純物濃度多結晶シリコン層をエツチングした後に
、チャネル領域の表面の結晶性を改善した。
つまり、チャネル領域となる多結晶シリコン層を形成し
、その上に高濃度に不純物がドーピングされた多結晶シ
リコン層を形成する。次にソース。
、その上に高濃度に不純物がドーピングされた多結晶シ
リコン層を形成する。次にソース。
ドレイン領域以外の高不純物濃度多結晶シリコン層を例
えばドライエツチング法を用いてエツチングする。この
時にチャネル領域となる多結晶シリコン表面には、イオ
ン照射によって格子欠陥が多く発生する。この格子欠陥
を除去する為に、例えば大面積にわたって表面層のアニ
ール処理が可能な短波長のレーザーによるアニール、例
えばエキシマレーザ−アニール法を用いてアニールを行
う。
えばドライエツチング法を用いてエツチングする。この
時にチャネル領域となる多結晶シリコン表面には、イオ
ン照射によって格子欠陥が多く発生する。この格子欠陥
を除去する為に、例えば大面積にわたって表面層のアニ
ール処理が可能な短波長のレーザーによるアニール、例
えばエキシマレーザ−アニール法を用いてアニールを行
う。
このアニール処理により、表面層は一旦熔融し、格子欠
陥がなくなるとともに、再結晶化されるので粒径の大き
い結晶が形成される。
陥がなくなるとともに、再結晶化されるので粒径の大き
い結晶が形成される。
その為、モビリティ−の大きい、そしてリーク電流の小
さいトランジスタが得られる、二とになる。
さいトランジスタが得られる、二とになる。
また、高濃度のイオン注入法を用いずに形成できるので
高温アニールを必要としない。
高温アニールを必要としない。
以下に本発明の実施例について図面を参照して詳細に説
明する。
明する。
第１図は、本発明の一実施例である薄膜トランジスタの
製造方法を説明するための各製造工程における薄膜トラ
ンジスタの模式的断面図である。
製造方法を説明するための各製造工程における薄膜トラ
ンジスタの模式的断面図である。
まず、第１図（ａ）に示すように透明基板、例えば石英
基板１上に多結晶シリコン層２を例えば５０００人形成
する。この上に高濃度に不純物のドーピングされた多結
晶シリコン層１０を例えば５０００人形成する。
基板１上に多結晶シリコン層２を例えば５０００人形成
する。この上に高濃度に不純物のドーピングされた多結
晶シリコン層１０を例えば５０００人形成する。
次に第１図（ｂ）に示すようにソース、ドレイン領域以
外の高不純物濃度多結晶シリコン層１０をエツチングす
る。これにより、チャネル領域３となる下層の多結晶シ
リコン屓２の表面層を露出させる。
外の高不純物濃度多結晶シリコン層１０をエツチングす
る。これにより、チャネル領域３となる下層の多結晶シ
リコン屓２の表面層を露出させる。
この後に第１図（Ｃ）に示すようにエキシマレーザ−ア
ニール等のアニール法を用い、多結晶シリコン屓２の表
面アニールを行う。ここではエキシマレーザ−アニール
法を用いてアニールヲ行ったが、他のアニール法で表面
層のみアニールしても良い。このアニールによりエツチ
ング等でｔｆｉ （ｊＡを受けたチャネル領域３となる
表面層の結晶の回復、そして粒径の大きい結晶を形成す
る。
ニール等のアニール法を用い、多結晶シリコン屓２の表
面アニールを行う。ここではエキシマレーザ−アニール
法を用いてアニールヲ行ったが、他のアニール法で表面
層のみアニールしても良い。このアニールによりエツチ
ング等でｔｆｉ （ｊＡを受けたチャネル領域３となる
表面層の結晶の回復、そして粒径の大きい結晶を形成す
る。
次に第１図（ｄ）に示すようにＣＶＤ法によりゲート絶
縁膜７を形成し、この上にゲート電極となる高不純物濃
度多結晶シリコン層６′を形成する。
縁膜７を形成し、この上にゲート電極となる高不純物濃
度多結晶シリコン層６′を形成する。
さらにその上に平坦化できるような物質、例えば５ｉ０
２の粉末が混入された液状の物質をコートし、ベーキン
グして固化しＳｉ○２膜１２全１２する。ここで、多結
晶シリコンとＳｉＣ２膜のエツチング比が１：１となる
ような混合ガスを用いドライエツチング法により、平坦
になるようにエツチングする。さらに島状に残された領
域以外の部分のレジスト及び多結晶シリコン層を除去す
る。
２の粉末が混入された液状の物質をコートし、ベーキン
グして固化しＳｉ○２膜１２全１２する。ここで、多結
晶シリコンとＳｉＣ２膜のエツチング比が１：１となる
ような混合ガスを用いドライエツチング法により、平坦
になるようにエツチングする。さらに島状に残された領
域以外の部分のレジスト及び多結晶シリコン層を除去す
る。
第１図（ｅ）の工程図に示されているように、ゲート電
極６は、ソース領域４とドレイン領域５に挟まれた溝に
形成されることになる。従って次にパッシベーション膜
１１と形成した際にもゲート電、極部でのパッシベーシ
ョン膜のカバレジが悪くなることはない。その結果、第
１図（［）に示すように形成されたソース電極８．ドレ
イン電極９とゲート電極６とがショートする、あるいは
耐圧不良になるということはない。
極６は、ソース領域４とドレイン領域５に挟まれた溝に
形成されることになる。従って次にパッシベーション膜
１１と形成した際にもゲート電、極部でのパッシベーシ
ョン膜のカバレジが悪くなることはない。その結果、第
１図（［）に示すように形成されたソース電極８．ドレ
イン電極９とゲート電極６とがショートする、あるいは
耐圧不良になるということはない。
以上のように本実施例によれば、モビリティ−が大きく
、リーク電流の小さい多結晶シリコントランジスタが高
歩留りで製造できる。
、リーク電流の小さい多結晶シリコントランジスタが高
歩留りで製造できる。
本発明によれば、リーク電流の小さい、そして、オン電
流の大きい多結晶シリコン層よりなる薄膜トランジスタ
の製造方法が得られる。
流の大きい多結晶シリコン層よりなる薄膜トランジスタ
の製造方法が得られる。
さらに、本発明によれば高濃度のイオン注入法を用いず
にソース、ドレイン電極を形成でき、高温アニール工程
を必要としない。その為安価な軟化点の低いガラス基板
を用いたトランジスタを形成するのに極めて効果的であ
る。
にソース、ドレイン電極を形成でき、高温アニール工程
を必要としない。その為安価な軟化点の低いガラス基板
を用いたトランジスタを形成するのに極めて効果的であ
る。
第１図は本発明の一実施例である薄膜トランジスタの製
造方法を説明するための各製造工程での断面構造図、 第２図は多結晶シリコントランジスタの一例を示す断面
構造図である。 １・・・・・石英基板等の透明基板 ２・・・・・多結晶シリコン層 ３・・・・・チャネル領域 ４・・・・・ソース領域 ５・・・・ ・ドレイン領域 ６ ・ ・ ・ ・ ・ゲート電十函 ７ ・ ・ ・ ・ ・ゲート絶縁膜 ８・・・・・ソース電極 ９・・・・・ドレイン電極
造方法を説明するための各製造工程での断面構造図、 第２図は多結晶シリコントランジスタの一例を示す断面
構造図である。 １・・・・・石英基板等の透明基板 ２・・・・・多結晶シリコン層 ３・・・・・チャネル領域 ４・・・・・ソース領域 ５・・・・ ・ドレイン領域 ６ ・ ・ ・ ・ ・ゲート電十函 ７ ・ ・ ・ ・ ・ゲート絶縁膜 ８・・・・・ソース電極 ９・・・・・ドレイン電極
Claims (1)
- （１）基板上に多結晶シリコン層を形成し、この多結晶
シリコン層上に高不純物濃度多結晶シリコン層を形成し
、ソース及びドレイン領域となる前記高不純物濃度多結
晶シリコン層以外の前記高不純物濃度多結晶シリコン層
をエッチングし、チャネル領域となる下層の前記多結晶
シリコン層の表面層を露出させ、短波長のレーザーを用
いて前記多結晶シリコン層の表面層をレーザーアニール
することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18952286A JPS6346776A (ja) | 1986-08-14 | 1986-08-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18952286A JPS6346776A (ja) | 1986-08-14 | 1986-08-14 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346776A true JPS6346776A (ja) | 1988-02-27 |
Family
ID=16242696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18952286A Pending JPS6346776A (ja) | 1986-08-14 | 1986-08-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346776A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176234A (ja) * | 1982-04-09 | 1983-10-15 | Showa Denko Kk | 感温性材料 |
| US5432122A (en) * | 1992-11-03 | 1995-07-11 | Gold Star Co., Ltd. | Method of making a thin film transistor by overlapping annealing using lasers |
| US6166399A (en) * | 1991-06-19 | 2000-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix device including thin film transistors |
| US6562672B2 (en) | 1991-03-18 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
-
1986
- 1986-08-14 JP JP18952286A patent/JPS6346776A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176234A (ja) * | 1982-04-09 | 1983-10-15 | Showa Denko Kk | 感温性材料 |
| US6562672B2 (en) | 1991-03-18 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor material and method for forming the same and thin film transistor |
| US6166399A (en) * | 1991-06-19 | 2000-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix device including thin film transistors |
| US6335213B1 (en) | 1991-06-19 | 2002-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and thin film transistor and method for forming the same |
| US6756258B2 (en) | 1991-06-19 | 2004-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6797548B2 (en) | 1991-06-19 | 2004-09-28 | Semiconductor Energy Laboratory Co., Inc. | Electro-optical device and thin film transistor and method for forming the same |
| US6847064B2 (en) | 1991-06-19 | 2005-01-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a thin film transistor |
| US5432122A (en) * | 1992-11-03 | 1995-07-11 | Gold Star Co., Ltd. | Method of making a thin film transistor by overlapping annealing using lasers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5864150A (en) | Hybrid polysilicon/amorphous silicon TFT and method of fabrication | |
| EP0494628B1 (en) | Manufacturing method for a multigate thin film transistor | |
| JP2873660B2 (ja) | 半導体集積回路の作製方法 | |
| KR100191091B1 (ko) | 박막 반도체 장치와 그 제조방법 | |
| JPH0519830B2 (ja) | ||
| JPH07153961A (ja) | 順スタガ型薄膜トランジスタ及びその製造方法 | |
| JPH04279064A (ja) | 表示装置の製造方法 | |
| JP2805590B2 (ja) | 半導体装置の作製方法 | |
| JPS6346776A (ja) | 薄膜トランジスタの製造方法 | |
| JP2004055838A (ja) | 薄膜トランジスタの製造方法 | |
| JP3347340B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3774278B2 (ja) | 液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JPH04340725A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH0541519A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPS6380570A (ja) | 薄膜トランジスタの製造方法 | |
| JPS63226070A (ja) | Ｍｉｓトランジスタ | |
| KR100214069B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| JP3413710B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS61278164A (ja) | 双方向型薄膜半導体装置 | |
| JPH0352265A (ja) | 薄膜トランジスタ | |
| JP2000150907A (ja) | 半導体装置の作製方法 | |
| JPH0786604A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100265824B1 (ko) | 엘디디 구조의 트랜지스터 제조방법 | |
| JPH0645607A (ja) | 液晶表示装置及びその製造方法 |