JPH06349856A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH06349856A JPH06349856A JP6071269A JP7126994A JPH06349856A JP H06349856 A JPH06349856 A JP H06349856A JP 6071269 A JP6071269 A JP 6071269A JP 7126994 A JP7126994 A JP 7126994A JP H06349856 A JPH06349856 A JP H06349856A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【目的】 オン／オフ電流比を増加させて素子特性を改
善させた薄膜トランジスタ及びその製造方法を提供する
こと。 【構成】 基板に絶縁層を形成し、その上に半導体層を
形成するとともに上面と下面とが異なる幅を有するゲー
ト電極を半導体層に形成させた。
善させた薄膜トランジスタ及びその製造方法を提供する
こと。 【構成】 基板に絶縁層を形成し、その上に半導体層を
形成するとともに上面と下面とが異なる幅を有するゲー
ト電極を半導体層に形成させた。
Description
【０００１】
【産業上の利用分野】本発明は、高集積素子（４Ｍ Ｓ
ＲＡＭ以上）またはＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａ
ｌ Ｄｉｓｐｌｙ）に用いる薄膜トランジスタ及びその
製造方法に関し、特に、オフ電流を減少させることがで
きる斜め型ゲートを有する薄膜トランジスタ及びその製
造方法に関するものである。
ＲＡＭ以上）またはＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａ
ｌ Ｄｉｓｐｌｙ）に用いる薄膜トランジスタ及びその
製造方法に関し、特に、オフ電流を減少させることがで
きる斜め型ゲートを有する薄膜トランジスタ及びその製
造方法に関するものである。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下ＴＦＴと
いう）は４Ｍビット以上の記憶容量を有するＳＲＡＭの
高集積素子において負荷抵抗として用いられ、また、Ｌ
ＣＤのスイッチング素子として用いられる。このような
ＴＦＴは、オフ電流は低く、オン電流は高く、オン／オ
フ電流比が高いほどよい。
いう）は４Ｍビット以上の記憶容量を有するＳＲＡＭの
高集積素子において負荷抵抗として用いられ、また、Ｌ
ＣＤのスイッチング素子として用いられる。このような
ＴＦＴは、オフ電流は低く、オン電流は高く、オン／オ
フ電流比が高いほどよい。
【０００３】図１は、トップゲート（Ｔｏｐ ｇａｔ
ｅ）型オフセットＴＦＴの断面図を示すものである。図
１のオフセットＴＦＴは、ドレイン領域１５がゲート１
７と一定の間隔をおいて離れて形成され、ソース領域１
４は、ゲート１７とオーバーラップされて形成された構
造を有する。そのため、チャネル領域１３の長さが長く
なる。
ｅ）型オフセットＴＦＴの断面図を示すものである。図
１のオフセットＴＦＴは、ドレイン領域１５がゲート１
７と一定の間隔をおいて離れて形成され、ソース領域１
４は、ゲート１７とオーバーラップされて形成された構
造を有する。そのため、チャネル領域１３の長さが長く
なる。
【０００４】オフセットＴＦＴは、ゲート１７とドレイ
ン領域１５とがオーバーラップされないので、一般的な
ＴＦＴよりはオフ電流を低減させることができる。しか
し、チャネル長さが増大することによって、オン電流も
減少してオン／オフ特性は向上されない。
ン領域１５とがオーバーラップされないので、一般的な
ＴＦＴよりはオフ電流を低減させることができる。しか
し、チャネル長さが増大することによって、オン電流も
減少してオン／オフ特性は向上されない。
【０００５】図２ａ〜図２ｄは、オン電流を増加させる
ためのトップゲート型ＬＤＤオフセットＴＦＴの製造工
程の断面図を示すものである。
ためのトップゲート型ＬＤＤオフセットＴＦＴの製造工
程の断面図を示すものである。
【０００６】図２において、ｎ型基板２１上に絶縁膜と
して酸化膜２２を蒸着し、酸化膜２２上にボディポリシ
リコン膜（Ｂｏｄｙ Ｐｏｌｙｓｉｌｉｃｏｎ）２３を
蒸着する。ボディシリコン膜２３の特性を改善させるた
めに、その表面にＳｉイオンを打ち込む。この際、ボデ
ィシリコン膜２３の代わり、非晶質シリコン膜を用いる
こともある。
して酸化膜２２を蒸着し、酸化膜２２上にボディポリシ
リコン膜（Ｂｏｄｙ Ｐｏｌｙｓｉｌｉｃｏｎ）２３を
蒸着する。ボディシリコン膜２３の特性を改善させるた
めに、その表面にＳｉイオンを打ち込む。この際、ボデ
ィシリコン膜２３の代わり、非晶質シリコン膜を用いる
こともある。
【０００７】ボディシリコン膜２３は、Ｓｉイオン打ち
込みによって、非晶質シリコン膜となる。この非晶質シ
リコンを６００℃±５０℃の温度範囲において５時間以
上アニーリング、またはレーザアニーリングしてポリシ
リコン膜を形成する。
込みによって、非晶質シリコン膜となる。この非晶質シ
リコンを６００℃±５０℃の温度範囲において５時間以
上アニーリング、またはレーザアニーリングしてポリシ
リコン膜を形成する。
【０００８】続いて、しきい値電圧を調節するためのイ
オン打ち込み工程を施す。その後、ゲート酸化膜２４に
高温酸化膜（ＨＴＯ；Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒ
ｅＯｘｉｄｅ）または高温低圧酸化膜（ＨＬＯ；Ｈｉｇ
ｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ Ｏｘｉｄｅ）を蒸着し、その上にゲート用ポリシリ
コン膜２５を順次に蒸着する。
オン打ち込み工程を施す。その後、ゲート酸化膜２４に
高温酸化膜（ＨＴＯ；Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒ
ｅＯｘｉｄｅ）または高温低圧酸化膜（ＨＬＯ；Ｈｉｇ
ｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｌｏｗ Ｐｒｅｓｓｕｒ
ｅ Ｏｘｉｄｅ）を蒸着し、その上にゲート用ポリシリ
コン膜２５を順次に蒸着する。
【０００９】次いで、ゲートをパターニングするため
に、ポリシリコン膜２５上にフォトレジスト２６を塗布
した後、フォトリソグラフィーエッチング技術を用いて
ゲートが形成させるべき部分にフォトレジスト２６のパ
ターンを形成する。
に、ポリシリコン膜２５上にフォトレジスト２６を塗布
した後、フォトリソグラフィーエッチング技術を用いて
ゲートが形成させるべき部分にフォトレジスト２６のパ
ターンを形成する。
【００１０】このフォトレジスト２６のパターンをマス
クとして露出された酸化膜２４及びゲート用ポリシリコ
ン２５を除去することにより、ゲート酸化膜とゲートと
を形成する（図２ａ）。そして、上記フォトレジスト２
６のパターンを除去した後、基板全面にわたってフォト
レジスト２７を再び塗布する。
クとして露出された酸化膜２４及びゲート用ポリシリコ
ン２５を除去することにより、ゲート酸化膜とゲートと
を形成する（図２ａ）。そして、上記フォトレジスト２
６のパターンを除去した後、基板全面にわたってフォト
レジスト２７を再び塗布する。
【００１１】なお、フォトリソグラフィーエッチング技
術を用いてゲート２５の一側のみにフォトレジスト２７
のパターンを形成し、フォトレジスト２７のパターンと
ゲート２５とをマスクとして低濃度ｐ型不純物をポリシ
リコン膜２３にイオン打ち込むことにより、上記ゲート
２５とオーバーラップされるように、ｐ- ドレイン２８
を形成する（図２ｂ）。
術を用いてゲート２５の一側のみにフォトレジスト２７
のパターンを形成し、フォトレジスト２７のパターンと
ゲート２５とをマスクとして低濃度ｐ型不純物をポリシ
リコン膜２３にイオン打ち込むことにより、上記ゲート
２５とオーバーラップされるように、ｐ- ドレイン２８
を形成する（図２ｂ）。
【００１２】次に、上記フォトレジスト２７を除去した
後、再びフォトレジスト２９を塗布する。そして、フォ
トリソグラフィーエッチング技術を用いてゲート２５の
中央から上記ｐ- ドレイン２８上の一部のみにフォトレ
ジスト２９を形成し、このフォトレジスト２９とゲート
２５とをマスクとしてポリシリコン膜２３に高濃度ｐ型
不純物をイオン打ち込むことにより、ｐ+ ソース領域３
０とドレイン領域３１とを形成する（図２ｃ）。
後、再びフォトレジスト２９を塗布する。そして、フォ
トリソグラフィーエッチング技術を用いてゲート２５の
中央から上記ｐ- ドレイン２８上の一部のみにフォトレ
ジスト２９を形成し、このフォトレジスト２９とゲート
２５とをマスクとしてポリシリコン膜２３に高濃度ｐ型
不純物をイオン打ち込むことにより、ｐ+ ソース領域３
０とドレイン領域３１とを形成する（図２ｃ）。
【００１３】ｐ+ ソース領域３０は、ゲート２５とオー
バーラップされて形成され、ｐ+ ドレイン領域３１は、
ゲート２５と一定の間隔をおいて形成される。
バーラップされて形成され、ｐ+ ドレイン領域３１は、
ゲート２５と一定の間隔をおいて形成される。
【００１４】フォトレジスト２９を除去した後、ソース
及びドレイン領域３０、３１が形成されたボディポリシ
リコン膜２３をパターニングするために、基板全面にフ
ォトレジスト３２を塗布してパターニングし、フォトレ
ジスト３２をマスクとしてポリシリコン膜２３をパター
ニングしてＴＦＴを製造する。
及びドレイン領域３０、３１が形成されたボディポリシ
リコン膜２３をパターニングするために、基板全面にフ
ォトレジスト３２を塗布してパターニングし、フォトレ
ジスト３２をマスクとしてポリシリコン膜２３をパター
ニングしてＴＦＴを製造する。
【００１５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の技術においては、次のような問題点がある。
第１に、オン電流は、図１のオフセットＴＦＴに比べて
増加させることができるが、オフ電流がオフセットＴＦ
Ｔに比べて大きいので、ＬＤＤオフセットＴＦＴもオン
／オフ電流比が小さくなり、素子特性が低下する。第２
に、高集積化になるに伴って、ステッパ装備では、ゲー
トラインの最小線幅の実現に限界が生じ、素子の高集積
化が困難になる。
うな従来の技術においては、次のような問題点がある。
第１に、オン電流は、図１のオフセットＴＦＴに比べて
増加させることができるが、オフ電流がオフセットＴＦ
Ｔに比べて大きいので、ＬＤＤオフセットＴＦＴもオン
／オフ電流比が小さくなり、素子特性が低下する。第２
に、高集積化になるに伴って、ステッパ装備では、ゲー
トラインの最小線幅の実現に限界が生じ、素子の高集積
化が困難になる。
【００１６】本発明の目的は、従来の問題点を解決する
ためになされたもので、オン／オフ電流比を増加させる
ことによって、素子特性を改善させることができる４Ｍ
ビット以上の記憶容量をもつＳＲＡＭ及びＬＣＤ用素子
に適する薄膜トランジスタ及びその製造方法を提供する
ことにある。
ためになされたもので、オン／オフ電流比を増加させる
ことによって、素子特性を改善させることができる４Ｍ
ビット以上の記憶容量をもつＳＲＡＭ及びＬＣＤ用素子
に適する薄膜トランジスタ及びその製造方法を提供する
ことにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、ゲート電極の形状を上面と下面と
でその幅が異なるようにしたことを特徴とするものであ
る。またゲート絶縁層をゲート電極のエッジ部分におけ
る厚さがゲート電極の中心部分における厚さよりも厚く
することが望ましい。また本発明方法は、基板上に半導
体層を形成するステップと、前記半導体層上にゲート絶
縁層とゲート電極用ポリシリコン膜とを形成するステッ
プと、前記ゲート電極領域を限定するステップと、前記
ポリシリコン膜を等方性エッチングして斜めゲート電極
を形成するステップと、露出されたゲート電極を酸化す
るステップと、前記ゲート電極の両側の半導体層内に不
純物領域を形成するステップとを含むことを特徴とす
る。
に、本発明によれば、ゲート電極の形状を上面と下面と
でその幅が異なるようにしたことを特徴とするものであ
る。またゲート絶縁層をゲート電極のエッジ部分におけ
る厚さがゲート電極の中心部分における厚さよりも厚く
することが望ましい。また本発明方法は、基板上に半導
体層を形成するステップと、前記半導体層上にゲート絶
縁層とゲート電極用ポリシリコン膜とを形成するステッ
プと、前記ゲート電極領域を限定するステップと、前記
ポリシリコン膜を等方性エッチングして斜めゲート電極
を形成するステップと、露出されたゲート電極を酸化す
るステップと、前記ゲート電極の両側の半導体層内に不
純物領域を形成するステップとを含むことを特徴とす
る。
【００１８】
【実施例】以下、上記のような目的を達成するための本
発明の実施例を添付図面に基づいて詳細に説明すると、
次の通りである。
発明の実施例を添付図面に基づいて詳細に説明すると、
次の通りである。
【００１９】図３ａ〜図３ｄは、本発明のＴＦＴの工程
断面図を示すものである。ｎ型基板４１上に絶縁膜とし
て酸化膜４２及びボディポリシリコン膜４３を順次に蒸
着し、しきい値電圧調節用イオン打ち込み工程を施す。
断面図を示すものである。ｎ型基板４１上に絶縁膜とし
て酸化膜４２及びボディポリシリコン膜４３を順次に蒸
着し、しきい値電圧調節用イオン打ち込み工程を施す。
【００２０】続いて、ポリシリコン膜４３にＳｉイオン
を打ち込む。Ｓｉイオン打ち込み工程は、ボディポリシ
リコン膜４３の特性を改善させるためのものであり、ポ
リシリコン４３はＳｉイオン打ち込みによって、非晶質
シリコン膜となる。
を打ち込む。Ｓｉイオン打ち込み工程は、ボディポリシ
リコン膜４３の特性を改善させるためのものであり、ポ
リシリコン４３はＳｉイオン打ち込みによって、非晶質
シリコン膜となる。
【００２１】次に、非晶質シリコン膜を６００℃±５０
℃の温度範囲において５時間以上アニーリング、または
レーザアニーリングして上記非晶質シリコンをポリシリ
コン膜とする。
℃の温度範囲において５時間以上アニーリング、または
レーザアニーリングして上記非晶質シリコンをポリシリ
コン膜とする。
【００２２】その後、ＨＴＯまたはＨＬＯ等の酸化膜の
ようなゲート酸化膜４４及びゲート用ポリシリコン４５
を順次に蒸着する。続いて、フォトレジスト４６を塗布
した後、フォトリソグラフィーエッチング技術を用いて
ゲートが形成されるべき領域のみにフォトレジスト４６
を残す。
ようなゲート酸化膜４４及びゲート用ポリシリコン４５
を順次に蒸着する。続いて、フォトレジスト４６を塗布
した後、フォトリソグラフィーエッチング技術を用いて
ゲートが形成されるべき領域のみにフォトレジスト４６
を残す。
【００２３】このフォトレジスト４６をマスクとして斜
めエッチングしてフォトレジスト４６領域を除くゲート
酸化膜４４を除去すると共に、勾配を有するゲート４５
を形成する（図３ａ）。そして、上記フォトレジスト４
６を除去した後、露出された全表面を酸化して第２の酸
化膜４７を形成する（第３ｂ）。
めエッチングしてフォトレジスト４６領域を除くゲート
酸化膜４４を除去すると共に、勾配を有するゲート４５
を形成する（図３ａ）。そして、上記フォトレジスト４
６を除去した後、露出された全表面を酸化して第２の酸
化膜４７を形成する（第３ｂ）。
【００２４】この際、酸化工程は、純粋なポリシリコン
膜４３よりは酸化膜４４の表面での酸化が速く進行され
るので、ゲート下部のエッジ部分が他の部分よりも速く
酸化され、他の部分の酸化膜４７よりもゲート下部のエ
ッジ部分の酸化膜４４がより厚く形成される。
膜４３よりは酸化膜４４の表面での酸化が速く進行され
るので、ゲート下部のエッジ部分が他の部分よりも速く
酸化され、他の部分の酸化膜４７よりもゲート下部のエ
ッジ部分の酸化膜４４がより厚く形成される。
【００２５】フォトレジスト４９を塗布し、フォトリソ
グラフィーエッチング技術を用いてゲート４５の一側の
みにフォトレジスト４９を残す。このフォトレジスト４
９とゲート４５とをマスクとして低濃度ｐ型不純物をボ
ディポリシリコン膜４３にイオン打ち込むことにより、
ゲートとオーバーラップされるように、ｐ- ドレイン５
０を形成する（図３ｃ）。
グラフィーエッチング技術を用いてゲート４５の一側の
みにフォトレジスト４９を残す。このフォトレジスト４
９とゲート４５とをマスクとして低濃度ｐ型不純物をボ
ディポリシリコン膜４３にイオン打ち込むことにより、
ゲートとオーバーラップされるように、ｐ- ドレイン５
０を形成する（図３ｃ）。
【００２６】次に、上記フォトレジスト４９を除去した
後、再びフォトレジスト５１を塗布し、フォトリソグラ
フィーエッチングしてゲート中央からｐ- ドレイン領域
５０の一部のみにフォトレジスト５１を残す。
後、再びフォトレジスト５１を塗布し、フォトリソグラ
フィーエッチングしてゲート中央からｐ- ドレイン領域
５０の一部のみにフォトレジスト５１を残す。
【００２７】このフォトレジスト５１とゲート４５とを
マスクとして高濃度ｐ型不純物をポリシリコン膜４３に
イオン打ち込むことにより、ｐ+ ソース領域５２とドレ
イン５３とを形成する（図３ｄ）。ソース領域５２は、
ゲート４５とオーバーラップされて形成され、ドレイン
領域５３は一定の間隔だけ離れて形成される。
マスクとして高濃度ｐ型不純物をポリシリコン膜４３に
イオン打ち込むことにより、ｐ+ ソース領域５２とドレ
イン５３とを形成する（図３ｄ）。ソース領域５２は、
ゲート４５とオーバーラップされて形成され、ドレイン
領域５３は一定の間隔だけ離れて形成される。
【００２８】次いで、上記フォトレジスト５１を除去
し、フォトレジスト５４を塗布した後、フォトリソグラ
フィーエッチング技術によりゲート酸化膜４８の両側を
除く表面にフォトレジスト５４を残す。
し、フォトレジスト５４を塗布した後、フォトリソグラ
フィーエッチング技術によりゲート酸化膜４８の両側を
除く表面にフォトレジスト５４を残す。
【００２９】フォトレジスト５４をマスクとしてゲート
酸化膜４８及びソース領域５２とドレイン領域５３が形
成されたボディポリシリコン膜４３をパターニングして
ＴＦＴを完成する（図３ｅ）。
酸化膜４８及びソース領域５２とドレイン領域５３が形
成されたボディポリシリコン膜４３をパターニングして
ＴＦＴを完成する（図３ｅ）。
【００３０】図４は、本発明のＴＦＴと従来のＴＦＴの
電流特性を示す図面である。幅／長さの比（Ｗ／Ｌ）が
０．６μｍ／１．２μｍであり、低濃度ドレインを形成
するためのイオン打ち込み条件は、ＢＦ2 +イオン、５×
１０2 ions／cm2 のドーズ量及び２５ＫｅＶの打ち込み
エネルギーであり、高濃度ソース／ドレイン領域を形成
するためのイオン打ち込み条件は、ＢＦ2 +イオン、３×
１０14ions／cm2 のドーズ量及び２５ＫｅＶの打ち込み
エネルギーである。
電流特性を示す図面である。幅／長さの比（Ｗ／Ｌ）が
０．６μｍ／１．２μｍであり、低濃度ドレインを形成
するためのイオン打ち込み条件は、ＢＦ2 +イオン、５×
１０2 ions／cm2 のドーズ量及び２５ＫｅＶの打ち込み
エネルギーであり、高濃度ソース／ドレイン領域を形成
するためのイオン打ち込み条件は、ＢＦ2 +イオン、３×
１０14ions／cm2 のドーズ量及び２５ＫｅＶの打ち込み
エネルギーである。
【００３１】図４において、従来のＴＦＴの場合には、
オフ電流が５ｆＡであり、オン電流が１０３ｎＡであ
り、オン／オフ電流比は２×１０5 である。本発明のＴ
ＦＴの場合には、オフ電流が８９ｆＡであり、オン電流
が１０２ｎＡであり、オン／オフ電流比が１．１×１０
6 である。そのため、従来よりもオン／オフ電流比を５
倍以上増加させることができる。
オフ電流が５ｆＡであり、オン電流が１０３ｎＡであ
り、オン／オフ電流比は２×１０5 である。本発明のＴ
ＦＴの場合には、オフ電流が８９ｆＡであり、オン電流
が１０２ｎＡであり、オン／オフ電流比が１．１×１０
6 である。そのため、従来よりもオン／オフ電流比を５
倍以上増加させることができる。
【００３２】７５ポイントに対する平均値から見ると、
従来にはオフ電流が５１８ｆＡ、オン電流が１０１ｎＡ
であり、オン／オフ電流比が１．９×１０5 であること
に対し、本発明はオフ電流が９７ｆＡ、オン電流が９９
ｎＡであり、オン／オフ電流比が１．０×１０6 であ
る。ここで、測定値とほとんど一致することがわかる。
従来にはオフ電流が５１８ｆＡ、オン電流が１０１ｎＡ
であり、オン／オフ電流比が１．９×１０5 であること
に対し、本発明はオフ電流が９７ｆＡ、オン電流が９９
ｎＡであり、オン／オフ電流比が１．０×１０6 であ
る。ここで、測定値とほとんど一致することがわかる。
【００３３】
【発明の効果】以上から明らかなように、本発明は次の
ような効果がある。即ち、ゲート下部の両側、即ち、ゲ
ートとｐ+ ソース領域の隣接部分及びゲートとｐ- ドレ
インに隣接する部分のゲート酸化膜が他の部分よりも厚
く形成されるので、低濃度不純物のイオン打ち込みによ
り形成されたドレイン領域の濃度分布が斜め型接合を有
する。これにより、ゲートとドレイン領域との間の高い
電圧差によるリーク電流を減少することができるので、
従来のオフセットＴＦＴよりもオフ電流を減少させるこ
とができる。なお、オン電流は従来のＬＤＤオフセット
ＴＦＴと同じく増加させることができる。そのため、オ
ン／オフ電流比を増加させて素子の特性を向上させるこ
とができる。しかも、ゲート用ポリシリコン膜を酸化し
てゲート酸化膜を形成することにより、ゲート線幅を減
らすことができるため、素子の高集積化に伴う装備の限
界を克服することができるという効果が得られる。
ような効果がある。即ち、ゲート下部の両側、即ち、ゲ
ートとｐ+ ソース領域の隣接部分及びゲートとｐ- ドレ
インに隣接する部分のゲート酸化膜が他の部分よりも厚
く形成されるので、低濃度不純物のイオン打ち込みによ
り形成されたドレイン領域の濃度分布が斜め型接合を有
する。これにより、ゲートとドレイン領域との間の高い
電圧差によるリーク電流を減少することができるので、
従来のオフセットＴＦＴよりもオフ電流を減少させるこ
とができる。なお、オン電流は従来のＬＤＤオフセット
ＴＦＴと同じく増加させることができる。そのため、オ
ン／オフ電流比を増加させて素子の特性を向上させるこ
とができる。しかも、ゲート用ポリシリコン膜を酸化し
てゲート酸化膜を形成することにより、ゲート線幅を減
らすことができるため、素子の高集積化に伴う装備の限
界を克服することができるという効果が得られる。
【図１】 従来のオフセットＴＦＴの断面図である。
【図２】 ａ〜ｄは、従来のＬＤＤオフセットＴＦＴの
製造工程の断面図である。
製造工程の断面図である。
【図３】 ａ〜ｅは、本発明のトップゲート型薄膜トラ
ンジスタの製造工程の断面図である。
ンジスタの製造工程の断面図である。
【図４】 従来と本発明とのＴＦＴの電流特性を比較し
た結果を示す図面である。
た結果を示す図面である。
４１…基板、４２，４７…酸化膜、４３…ボディポリシ
リコン膜、４５…ゲート、４６，４９，５１，５４…フ
ォトレジスト、４８…ゲート絶縁膜、５０…低濃度ドレ
イン領域、５２…高濃度ソース領域、５３…高濃度ドレ
イン領域。
リコン膜、４５…ゲート、４６，４９，５１，５４…フ
ォトレジスト、４８…ゲート絶縁膜、５０…低濃度ドレ
イン領域、５２…高濃度ソース領域、５３…高濃度ドレ
イン領域。
Claims (20)
- 【請求項１】 基板と、 前記基板上に形成された半導体層と、 その上面と下面とが異なる幅を有し、前記半導体層上に
形成されたゲート電極と、 前記ゲート電極の両側の半導体層内に形成された不純物
領域とを含むことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記半導体層としては、ポリシリコンが
用いられることを特徴とする請求項１に記載の薄膜トラ
ンジスタ。 - 【請求項３】 前記ゲート電極としては、ポリシリコン
膜が用いられることを特徴とする請求項１に記載の薄膜
トランジスタ。 - 【請求項４】 前記ゲート電極は、下面の幅が上面の幅
よりも大きいことを特徴とする請求項１に記載の薄膜ト
ランジスタ。 - 【請求項５】 前記ゲート電極は、上面から下面に行く
ことにつれてその幅が漸次に増加することを特徴とする
請求項４に記載の薄膜トランジスタ。 - 【請求項６】 前記不純物領域は、前記半導体層とは反
対導電型を有することを特徴とする請求項１に記載の薄
膜トランジスタ。 - 【請求項７】 上部表面に絶縁層を有する基板と、 前記絶縁層上に形成された半導体層と、 その上面と下面とが異なる幅を有し、前記半導体層上に
形成されたゲート電極と、 前記ゲート電極のエッジ部分における厚さが前記ゲート
電極の中心部分における厚さよりも厚く、前記半導体層
と前記ゲート電極との間に形成されたゲート絶縁層と、 前記ゲート電極の両側の半導体層内に形成された不純物
領域とを含むことを特徴とする薄膜トランジスタ。 - 【請求項８】 前記ゲート絶縁層としては、酸化膜が用
いられることを特徴とする請求項７に記載の薄膜トラン
ジスタ。 - 【請求項９】 上部表面に絶縁層を有する基板と、 前記絶縁層上に形成された半導体層と、 その上面と下面とが異なる幅を有し、前記半導体層上に
形成されたゲート電極と、 前記ゲート電極のエッジ部分における厚さが前記ゲート
電極の中心部分における厚さよりも厚く、前記半導体層
と前記ゲート電極との間に形成されたゲート絶縁層と、 前記ゲート電極の一側の半導体層内に形成された第１不
純物領域と、 前記第１不純物領域と前記ゲート電極とを除く前記半導
体層に形成された第２不純物領域とを含むことを特徴と
する薄膜トランジスタ。 - 【請求項１０】 前記第１不純物領域の不純物濃度は、
前記第２不純物領域の濃度よりも低いことを特徴とする
請求項９に記載の薄膜トランジスタ。 - 【請求項１１】 基板上に半導体層を形成するステップ
と、 前記半導体層上にゲート絶縁層とゲート電極用ポリシリ
コン膜とを形成するステップと、 前記ゲート電極領域を限定するステップと、 前記ポリシリコン膜を等方性エッチングして斜めゲート
電極を形成するステップと、 露出されたゲート電極を酸化するステップと、 前記ゲート電極の両側の半導体層内に不純物領域を形成
するステップとを含むことを特徴とする薄膜トランジス
タの製造方法。 - 【請求項１２】 前記半導体層は、ポリシリコン膜で形
成することを特徴とする請求項１１に記載の薄膜トラン
ジスタの製造方法。 - 【請求項１３】 前記ゲート絶縁層は、酸化膜で形成す
ることを特徴とする請求項１１に記載の薄膜トランジス
タの製造方法。 - 【請求項１４】 前記露出されたゲート電極の酸化の際
に、ゲート電極のエッジ部分がゲート電極の中心部分に
おいて速く酸化されることにより、前記ゲート絶縁層が
エッジ部分において厚く形成されることを特徴とする請
求項１１に記載の薄膜トランジスタの製造方法。 - 【請求項１５】 前記不純物領域は、ｐ型導電型を有す
ることを特徴とする請求項１１に記載の薄膜トランジス
タの製造方法。 - 【請求項１６】 絶縁層を有する基板上に半導体層を形
成するステップと、 前記半導体層にシリコンイオンを打ち込み、熱処理する
ステップと、 前記半導体層上にゲート絶縁層とゲート電極用ポリシリ
コン膜とを蒸着するステップと、 前記ゲート電極領域を限定するステップと、 前記ポリシリコン膜を等方性エッチングして斜めゲート
電極を形成するステップと、 露出されたゲート電極を酸化するステップと、 前記ゲート電極の一側の半導体層に第１不純物領域を形
成するステップと、 前記第１不純物領域と前記ゲート電極とを除く半導体層
に第２不純物領域を形成するステップとを含むことを特
徴とする薄膜トランジスタの製造方法。 - 【請求項１７】 前記半導体層を形成した後、しきい値
電圧調節用不純物をイオン打ち込むステップを更に含む
ことを特徴とする請求項１６に記載の薄膜トランジスタ
の製造方法。 - 【請求項１８】 前記露出されたゲート電極の酸化の際
に、前記ゲート電極のエッジ部分が前記ゲート電極の中
心部分よりも速く酸化されることにより、前記ゲート絶
縁層がエッジ部分において厚く形成されることを特徴と
する請求項１６に記載の薄膜トランジスタの製造方法。 - 【請求項１９】 前記第１不純物領域の濃度が前記第２
不純物領域の濃度よりも低いことを特徴とする請求項１
６に記載の薄膜トランジスタの製造方法。 - 【請求項２０】 基板上に絶縁層及び半導体層を順次に
蒸着するステップと、 しきい値電圧調節用イオンを半導体層に打ち込むステッ
プと、 前記半導体層の表面にシリコンイオンを打ち込み、熱処
理するステップと、 前記半導体層上に第１酸化膜及びゲート電極用ポリシリ
コンを順次に蒸着するステップと、 ゲートが形成されるべき半導体層の表面のみに第１フォ
トレジスト膜を形成するステップと、 前記第１フォトレジスト膜をマスクとして斜めにエッチ
ングして斜めゲート電極を形成すると共に、前記ゲート
電極の下部を除く前記第１酸化膜を全部除去するステッ
プと、 前記第１フォトレジスト膜を除去して前記基板の全表面
を露出させるステップと、 前記基板の全表面上に第２酸化膜を形成するステップ
と、 前記ゲート電極の一側の前記第２酸化膜上に第２フォト
レジスト膜を形成するステップと、 前記第２フォトレジスト膜と前記ゲート電極とをマスク
として不純物を前記半導体層にイオン打ち込むことによ
り、前記ゲート電極の他方のエッジとオーバーラップさ
れるように、低濃度の第１不純物領域を形成するステッ
プと、 前記第２フォトレジスト膜を除去するステップと、 前記ゲート電極の他方の第２酸化膜上のみに第３フォト
レジスト膜の一部分を形成するステップと、 前記第３フォトレジスト膜と前記ゲート電極とをマスク
として不純物を前記半導体層にイオン打ち込むことによ
り、前記ゲート電極の一側のエッジとオーバーラップさ
れた第２不純物領域を形成し、前記第１不純物領域に隣
接した第３不純物領域を形成するステップと、 前記第３フォトレジスト膜を除去するステップと、 前記第２酸化膜の両側を除く表面に第４フォトレジスト
膜を形成するステップと、 前記第４フォトレジスト膜をマスクとしてボディポリシ
リコン膜をパターニングするステップとを含むことを特
徴とする薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR4169/1993 | 1993-03-18 | ||
| KR1019930004169A KR100267755B1 (ko) | 1993-03-18 | 1993-03-18 | 박막트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349856A true JPH06349856A (ja) | 1994-12-22 |
Family
ID=19352373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6071269A Pending JPH06349856A (ja) | 1993-03-18 | 1994-03-17 | 薄膜トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH06349856A (ja) |
| KR (1) | KR100267755B1 (ja) |
| DE (1) | DE4409202C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031589A (ja) * | 2001-04-19 | 2003-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US7297579B2 (en) | 2001-04-19 | 2007-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7449717B2 (en) | 2003-04-10 | 2008-11-11 | Au Optronics Corp. | Asymmetry thin-film transistor |
| JP2009152615A (ja) * | 1999-04-30 | 2009-07-09 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2010245484A (ja) * | 2009-03-17 | 2010-10-28 | Ricoh Co Ltd | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052023A (ko) * | 1995-12-30 | 1997-07-29 | 김주용 | 에스 오 아이 소자 및 그의 제조방법 |
| TW480554B (en) * | 1999-07-22 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
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-
1993
- 1993-03-18 KR KR1019930004169A patent/KR100267755B1/ko not_active IP Right Cessation
-
1994
- 1994-03-17 JP JP6071269A patent/JPH06349856A/ja active Pending
- 1994-03-17 DE DE4409202A patent/DE4409202C2/de not_active Expired - Fee Related
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Also Published As
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|---|---|
| DE4409202A1 (de) | 1994-09-22 |
| KR940022874A (ko) | 1994-10-21 |
| KR100267755B1 (ko) | 2000-10-16 |
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