KR100267755B1 - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 오프 전류를 작게 조절하므로써 소자 특성을 개선하기에 적당하도록 한 박막트랜지스터 제조방법에 관한 것으로, 종래에는 오프 전류가 크기 때문에 온 전류/오프 전류율이 작아지므로 소자 특성이 저하하며 게이트 라인의 최소 선폭이 어려워 소자의 고집적화가 불가능 하였으나, 본 발명에서는 게이트 폴리실리콘(20)을 경사식각 한 후 표면에 게이트 산화막(22)을 형성하므로써 게이트 양측, 즉 게이트와 소오스/드레인(26) 사이의 게이트 산화막(4,22)이 두꺼워져 이후, 표면에 N형 저농도 이온 주입시 오프 전류가 감소하므로 온/오프 전류율이 증가하여 소자 특성이 개선되며 게이트 산화막(22) 형성시 게이트 선폭을 줄일 수 있기 때문에 소자의 고집적화를 실현할 수 있으므로 상기 결점을 개선시킬 수 있는 것이다.

Description

박막트랜지스터 제조방법
제1도는 종래 박막트랜지스터의 제조를 나타낸 공정 단면도.
제2도는 본 발명 박막트랜지스터의 제조를 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 산화막
3 : 폴리실리콘 4, 22 : 게이트폴리실리콘
21, 23, 25, 27 : 감광막 24 : N-드레인
26 : 소오스/드레인
본 발명은 LCD(Liquid Crystal Display)에 사용하는 박막트랜지스터(Thin Film Transistor)제조에 관한것으로, 특히 오프전류(Off Current)를 작게 조절하므로써 소자 특성을 개선하기에 적당하도록 한 박막트랜지스터 제조방법에 관한 것이다.
종래 기술을 제1도(a)와 같이 기판(Substrate)(1)위에 산화막(Isolation Oxide)(2) 및 폴리실리콘(Polysilicon)(또는 비결정질 실리콘(Amorphous Silicon)(3)을 차례로 증착하고, 표면에 Si이온(Ion)을 주입하여 폴리실리콘(3)의 특성을 개선한다.
이때, 폴리실리콘(3)은 Si이온 주입에 의하여 비결정질 실리콘으로 결정상태가 바뀐다.
다음, 그 비결정질 실리콘을 600℃ ± 50℃의 범위온도로 5시간 이상 열처리하여 상기 비결정질 실리콘이 폴리실리콘으로 되도록 한 후 표면에 게이트 산화막(Gate Oxide)(HTO(High Temperature Oxide) 또는 HLD(High Temperature Low Pressure Oxide))(4) 및 게이트 폴리실리콘(5)을 차례로 증착한다.
이어서, 게이트를 형성 할 영역의 표면에 감광막(Photo Resist)(6)을 형성한 후 감광막(6) 영역을 제외한 게이트 산화막(4) 및 게이트 폴리실리콘(5)을 제거하므로써 게이트를 형성한다.
그리고,(b)와 같이 상기 감광막(6)을 제거한 후 게이트 중앙좌측전 영역에 감광막(7)을 형성하고, 표면에 N형 저농도 이온을 주입하여 폴리실리콘(3) 일측에 N-드레인(Drain)(8)을 형성한다.
다음, (c)와 같이 상기 감광막(7)을 제거한 후 게이트 중앙부터 상기 N-드레인(8) 좌측 영역까지 감광막(9)을 형성하고, 표면에 N형 고농도 이온을 주입하여 양측에 소오스/드레인(Source/Drain)(10)을 형성한다.
이어서, (D)와 같이 소오스/드레인(10) 양측을 제외한 표면에 감광막(11)을 형성한 후 감광막(11) 영역을 제외한 소오스/드레인(10)을 제거한다.
그러나, 이와같은 종래의 기술에 있어서는 다음과 같은 결점이 있다.
첫째, 오프전류가 크기 때문에 온 전류/오프 전류 율(On/Off Current Ratio)이 작아지므로 소자 특성이 저하한다.
둘째, 스테퍼(Stepper) 장비로는 게이트라인의 최소 선폭 실현에 한계가 크기 때문에 소자의 고집적화가 어렵다.
본 발명은 이와같은 종래의 결점을 감안하여 안출한 것으로, 게이트를 경사지게 형성하여 오프전류를 작게 조절하므로써 소자 특성을 개선하므로 4M급 이상 SRAM(Static Random Access Memory) 및 LCD용 소자를 실현할 수 있는 박막트랜지스터 제조방법을 제공하는데 그 목적이 있다.
이하에서 이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 공정 단면도로, 제2도(a)와 같이 기판(1)위에 산화막(2) 및 폴리실리콘(3)을 차례로 증착한 후 표면에 Si이온을 주입하여 폴리실리콘(3)의 특성을 개선한다.
이때, 폴리실리콘(3)은 Si이온 주입에 의하여 비결정질 실리콘으로 결정사태가 바뀐다.
다음, 그 비결정질 실리콘을 600℃ ± 50℃의 범위온도로 5시간 이상 열처리하여 상기 비결정질 실리콘이 폴리실리콘으로 되도록 한 후 표면에 게이트 산화막(4) 및 게이트 폴리실리콘920)을 차례로 증착한다.
이어서, 게이트를 형성할 영역의 표면에 감광막(21)을 형성한 후 경상식각(Sloped Etch)하여 감광막(21) 영역을 제외한 게이트 산화막(4)을 제거하는 동시에 게이트 폴리실리콘(20)을 경사식각 하므로써 게이트를 형성한다.
그리고, (b)와 같이 상기 감광막(21)을 제거한 후 드러난 전 표면에 게이트 산화막(22)을 형성하고, 게이트 중앙좌측 전 표면에 감광막(23)을 형성하고, 표면에 N형 저농도 이온을 주입하여 게이트 우측 폴리실리콘(3)에 N-드레인(24)을 형성한다.
다음 (c)와 같이 상기 감광막(23)을 제거한 후 게이트 중앙부터 N-드레인(24) 좌측 영역까지 감광막(25)을 형성하고, 표면에 N형 고농도 이온을 주입하여 폴리실리콘(3) 양측에 소오스/드레인(26)을 형성한다.
이어서, (d)와 같이 상기 감광막(25)을 제거하고, 게이트 산화막(22) 양측을 제외한 표면에 감광막(27)을 형성한 후 식각하여 감광막(27) 영역을 제외한 게이트 산화막(22) 및 소오스/드레인(26)을 제거한다.
이상에서 설명한 바와같이 본 발명은 다음과 같은 효과가 있다.
첫째, 게이트폴리실리콘(20)을 경사식각 한 후 표면에 게이트 산화막(22)을 형성하므로써 게이트 양측, 즉 게이트와 소오스/드레인(26) 사이의 게이트 산화막(4,22)이 두꺼워져 이후, 표면에 N형 저농도 이온주입시 오프전류가 감소하므로 온/오프 전류율이 증가하여 소자 특성이 개선된다.
둘째, 게이트 산화막(22) 형성시 게이트 선폭을 줄일 수 있기 때문에 소자의 고집적화를 실현할 수 있다.

Claims (1)

  1. 기판(1)위에 산화막(2) 및 폴리실리콘(3)을 차례로 증착한 후 표면에 이온을 주입하고 열처리하는 단계와,
    상기 표면에 게이트 산화막(4) 및 게이트 폴리실리콘(20)을 차례로 증착하고, 게이트를 형성할 영역의 표면에 감광막(21)을 형성한 후 경사 식각하여 감광막(21)영역을 제외한 게이트 산화막(4)을 제거하는 동시에 게이트 폴리실리콘(20)을 경사식각하므로써 게이트를 형성하는 단계와,
    상기 감광막(21)을 제거하고 드러난 표면에 게이트 산화막(22)을 형성한 후 게이트 중앙좌측 전표면에 감광막(23)을 형성하고, 표면에 N형 저농도 이온을 주입하여 게이트 우측 폴리실리콘(3)에 N-드레인(24)을 형성하는 단계와,
    상기 감광막(23)을 제거하고, 게이트 중앙부터 N-드레인(24) 좌측 영역까지 감광막(25)을 형성하고, 표면에 N형 고농도 이온을 주입하여 폴리실리콘(3) 양측에 소오스/드레인(26)을 형성하는 단계와,
    상기 감광막(25)을 제거하고 게이트 산화막(22) 양측을 제외한 표면에 감광막(27)을 형성한 후 식각하여 감광막(27) 영역을 제외한 게이트 산화막(22) 및 소오스/드레인(26)을 제거하는 단계를 포함하여 이루어지는 박막트랜지스터 제조방법.
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