JP4044360B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、結晶構造を有する半導体膜を用いた半導体装置およびその作製方法に関し、より具体的には結晶構造を有する半導体膜をチャネル形成領域、ソース領域およびドレイン領域を含めた活性層を含む薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）を有する半導体装置およびその作製方法に関する。
【０００２】
【従来技術】
低消費電力、省スペースという特徴を生かして市場を広げてきた液晶表示装置だが、いよいよ一般家庭で日常的に用いられるテレビジョンとしてＣＲＴに取って代わろうとしている。このような状況のなかで、液晶表示装置に求められるのは、ＣＲＴに匹敵するまたはそれ以上の高精細で明るい表示であり、さらにＣＲＴに匹敵する価格である。
【０００３】
ところで、ディスプレイ（表示装置）として一般的に用いられるようになった液晶表示装置の画素部に設けられるＴＦＴに要求されるのは主に低いオフ電流（ＴＦＴのオフ動作時に流れる電流）である。ＴＦＴのオフ動作時に洩れるオフ電流は、わずかでもコントラストや画質の低下を招くためであるが、近年電界効果移動度の高さなどから積極的に用いられるようになってきた結晶構造を有する活性層を含むＴＦＴでは、オフ電流が大きくなってしまうという問題があった。
【０００４】
オフ電流を抑える技術として、ＬＤＤ（Lightly Doped Drain）構造が知られている。特許第３０７２６５５号（図２（Ａ）に示した構造）では、第１のトランジスタおよび第２のトランジスタが低濃度不純物領域を挟んで直列に接続された（ダブルゲート構造でチャネル形成領域に挟まれた低濃度不純物領域を有している）構造が開示されている。
【０００５】
【発明が解決しようとする課題】
液晶表示装置に対する高精細化に対する要求には画素数を増やすことで、また、高輝度化に対しては開口率を上げることで、その要求に応えている。画面サイズは規格が決められているため、その限られた画素面積の中で画素数を増やさなければならず、それは画素サイズの縮小を意味しており、画素サイズを低下させつつさらに開口率を向上させる技術を実現しなければならない。配線幅を狭くすることで開口率の向上には配線抵抗の上昇等の問題を考えると限界があり、あとは、
画素におけるスイッチングＴＦＴのサイズを小さくすることが考えられる。
【０００６】
また、画素のスイッチングＴＦＴのオフ電流を低く抑えることができれば、保持容量のサイズを小さくすることができるため、さらなる開口率の向上のためには、オフ電流の低いＴＦＴを作ることが重要である。
【０００７】
しかし、同一基板上に用いられる回路によって要求される特性が異なるため、回路によってＴＦＴ構造の作りわけをしなければならないが、ＴＦＴは半導体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて所定の形状にエッチング加工しながら積層することにより作製するため、画素部や各駆動回路における要求に合わせてＴＦＴの構造を最適化しようとすると、単純にフォトマスクの数を増やすことになり製造工程が複雑となり工程数が必然的に増加してしまう。また画素部においては開口率を向上させるためにサイズの小さなＴＦＴを作製してもオフ電流の十分低いＴＦＴを作製することができなかったり、逆に信頼性が低下したりしてしまって、求められる表示装置（半導体装置）を実現することは簡単なことではなかった。
【０００８】
そこで、本発明はこのような問題点を解決することを目的とし、画素サイズ小（ＴＦＴサイズ小）で、オフ電流の低いＴＦＴを提供すること、画素部や駆動回路の駆動条件に最適なＴＦＴの構造を、少ないフォトマスクの数で実現する技術を提供することを課題とする。
【０００９】
また、画素部や駆動回路の駆動条件に最適なＴＦＴの構造をオフ電流の小さなＴＦＴを製造工程数、製造コストを増加させることなく作りわける技術を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本発明は、半導体層、前記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上のゲート電極を含み、前記半導体層は、チャネル形成領域、第１の濃度の不純物元素を含む領域、第２の濃度の不純物元素を含む領域および第３の濃度の不純物元素を含む領域を含み、前記ゲート電極は電極（Ａ）および電極（Ｂ）が積層されており、前記電極（Ａ）の端部の一方は前記第２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を介して重なり、前記電極（Ａ）の端部の他方は前記チャネル形成領域と前記ゲート絶縁膜を介して重なっていることを特徴とする。
【００１１】
また本発明は、半導体層、前記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上の第１のゲート電極および第２のゲート電極を含み、前記半導体層は、チャネル形成領域、第１の濃度の不純物元素を含む領域、第２の濃度の不純物元素を含む領域および第３の濃度の不純物元素を含む領域を含み、前記第１のゲート電極および前記第２のゲート電極は電極（Ａ）および電極（Ｂ）が積層されており、前記第１のゲート電極及び前記第２のゲート電極の電極（Ａ）の端部の一方は前記第２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を介して重なり、前記第１のゲート電極及び前記第２のゲート電極の電極（Ａ）の端部の他方は前記チャネル形成領域と前記ゲート絶縁膜を介して重なっており、前記第１のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域および前記第２のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域との間に、前記第３の濃度の不純物元素を含む領域を有していることを特徴とする。
【００１２】
また本発明は、半導体層、前記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上の第１のゲート電極および第２のゲート電極を含み、前記半導体層は、チャネル形成領域、第１の濃度の不純物元素を含む領域、第２の濃度の不純物元素を含む領域および第３の濃度の不純物元素を含む領域を含み、前記第１のゲート電極および前記第２のゲート電極は電極（Ａ）および電極（Ｂ）が積層されており、前記電極（Ａ）の端部の一方は前記第２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を介して重なり、前記電極（Ａ）の端部の他方は前記チャネル形成領域と前記ゲート絶縁膜を介して重なり、前記チャネル形成領域は、第１の濃度のｎ型不純物元素を含むｎ型不純物領域および第２の濃度のｎ型不純物元素を含むｎ型不純物領域に挟まれており、前記第１の濃度の不純物元素を含むｎ型不純物領域に隣接する前記第３の濃度のｎ型不純物元素を含むｎ型不純物領域および前記第２の濃度のｎ型不純物元素を含むｎ型不純物領域に隣接した前記第３の濃度のｎ型不純物元素を含むｎ型不純物領域を有し、前記第１のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域および前記第２のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域との間に、前記第３の濃度の不純物元素を含む領域を有し、前記第１の濃度のｎ型不純物元素を含むｎ型不純物領域に隣接する前記第３の濃度の不純物元素を含むｎ型不純物領域は、ソース領域またはドレイン領域として機能することを特徴とする。
【００１３】
また上記発明において、前記第１の濃度の不純物元素を含む領域は、ｎ型不純物元素を１×１０15〜１×１０17／ｃｍ3の濃度で含み、前記第２の濃度の不純物元素を含む領域は、ｎ型不純物元素を１×１０17〜１×１０19／ｃｍ3の濃度で含み、前記第３の濃度の不純物元素を含む領域は、ｎ型不純物元素を１×１０20〜１×１０21／ｃｍ3の濃度で含むことを特徴とする。
【００１４】
また上記発明において、前記電極（Ａ）は、Ｗ、Ｍｏ、Ｔａ、Ｔｉから選ばれた元素からなる導電膜、前記元素を主成分とする化合物からなる導電膜、もしくは前記元素を主成分とする合金からなる導電膜であることを特徴とする。
【００１５】
本発明で示す半導体装置は、ゲート電極とゲート絶縁膜を介して重なる第２の濃度の不純物元素を含む領域と、ゲート電極とは重ならない第１の濃度の不純物元素を含む不純物領域と、を有している。前記第２の濃度の不純物元素を含む不純物領域は、ゲート電極と重ならない第１の濃度の不純物元素を含む不純物領域（Ｌoff領域）を有しており、このＬoff領域を有していることで、半導体層中に形成されたＰＮ接合のエネルギー障壁の幅が広くなり、ＰＮ接合部に加えられる電界強度が弱められ、オフ電流を低減することができる。また、ゲート電極とゲート絶縁膜を介して重なる第２の濃度の不純物を含む不純物領域（Ｌov領域）を有しており、オン電流の劣化を防ぐ構造となっているため、信頼性の高い半導体装置を得ることができる。
【００１６】
上記した半導体装置（ＴＦＴ）の作製方法の特徴は、絶縁表面に第１の半導体層、第２の半導体層、第３の半導体層および第４の半導体層を形成し、前記第１乃至４の半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の導電膜および第２の導電膜を形成し、前記第１の導電膜および前記第２の導電膜をエッチングして、前記第１乃至４の半導体層上に第１の電極および第２の電極からなる第１の形状のゲート電極を形成し、前記第１の電極および前記第２の電極をエッチングして、第３の電極および第４の電極からなる第２の形状のゲート電極を形成し、前記第２の形状のゲート電極をマスクにして自己整合的に前記第１乃至４の半導体層にｎ型不純物元素を添加して第１の濃度のｎ型不純物元素を含むｎ型不純物領域を形成し、前記第２の半導体層および第４の半導体層の全体を覆う第１のマスクと前記第３の半導体層の一部を覆う第２のマスクを形成し、前記第１の半導体層上の前記第４の電極をマスクとし、前記第３の電極を通して前記第１の半導体層に第２の濃度の不純物領域および第３の濃度のｎ型不純物元素を含むｎ型不純物領域を形成し、前記第４の電極および第２のマスクをマスクとし、前記第３の電極を介して第３の半導体層に第２の濃度のｎ型不純物元素を含むｎ型不純物領域および第３の濃度のｎ型不純物元素を含むｎ型不純物領域を形成することである。
【００１７】
これにより、製造工程数、製造コストを増加させることなく要求に応じたＴＦＴを同一基板上に作りわけることができ、オフ電流が低く信頼性の高い半導体装置を作製することができる。
【００１８】
【発明の実施の形態】
（実施形態１）
本発明のＴＦＴの構造を図１（Ａ）に、本発明のＴＦＴの電気特性を測定した結果を図１（Ｂ）に示す。
【００１９】
絶縁表面上に半導体層、前記半導体層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極を有しており、前記半導体層はチャネル形成領域１３、第１の濃度のｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を含むｎ型不純物領域領域１４、第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２および第３の濃度のｎ型不純物元素を含むｎ型不純物領域１１、１５を含み、前記ゲート電極は第１のゲート電極１６および第２のゲート電極１７を有し、前記第１のゲート電極および前記第２のゲート電極は、電極（Ａ）１６ａ、１７ａおよび電極（Ｂ）１６ｂ、１７ｂからなり、前記電極（Ａ）１６ａ、１７ａは、端部の一方が前記第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２と前記ゲート絶縁膜を介して重なり、端部の他方は、前記チャネル形成領域と前記ゲート絶縁膜を介して重なっている。
また、第１のゲート電極の電極（Ａ）１６ａと重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２および第２のゲート電極の電極（Ａ）１７ａと重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域との間には、前記第３の濃度のｎ型不純物元素を含むｎ型不純物領域１１がある。
【００２０】
なお、第１の濃度のｎ型不純物元素を含むｎ型不純物領域１４には、ｎ型不純物元素が１×１０15〜１×１０17／ｃｍ3の濃度で含まれている。また、第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２には、ｎ型不純物元素が１×１０17〜１×１０19／ｃｍ3の濃度で含まれている。第３の濃度のｎ型不純物元素を含むｎ型不純物領域１１、１５には、ｎ型不純物元素が１×１０20〜１×１０21／ｃｍ3の濃度で含まれている。
【００２１】
また、本明細書において、第１の濃度のｎ型不純物元素を含むｎ型不純物領域１４は、低濃度にｎ型不純物元素を含むＬＤＤ（Lightly Doped Drain）領域であり、ゲート電極と重なる領域がないため、Ｌoff領域（offはoffsetの意味で付す）とも称する。第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２は、ゲート絶縁膜を介して電極（Ａ）と重なっていることから、Ｌov領域（ovはoverlappedの意味で付す）とも称する。
【００２２】
なお、本発明のＴＦＴの電気特性と比較するために本発明者は、特許第３０７２６５５号で開示されているような、ダブルゲート構造（第１のゲート電極２５、第２のゲート電極２６）で半導体層に第１のチャネル形成領域および第２のチャネル形成領域、第２の濃度のｎ型不純物元素を含むｎ型不純物領域２１、２３、および第３の濃度のｎ型不純物元素を含むｎ型不純物領域２４を含み、第１のチャネル形成領域と第２のチャネル形成領域との間に第２の濃度のｎ型不純物元素を含むｎ型不純物領域（Ｌ内）２１が形成されたＴＦＴを作製した。そのＴＦＴの構造概略図を図２（Ａ）に、電気特性の測定結果を図２（Ｂ）に示す。
【００２３】
本発明のＴＦＴと上記の特許で開示されたＴＦＴとでオフ領域での挙動を比較すると、両者の挙動はほぼ同じような挙動を示している（ゲート電圧がマイナス側にシフトするに従って、オフ電流が若干増加する）。しかし、オン電流に関しては、例えば、ＶG＝１０（Ｖ）、２０（Ｖ）の時のオン電流を調べたところ、本発明のＴＦＴは、１×１０-4（Ａ）、６×１０-3（Ａ）であった。上記の特許で開示されたＴＦＴ構造では、ＶG＝１０（Ｖ）、２０（Ｖ）の時、３×１０-4（Ａ）、８×１０-3（Ａ）であった。オン領域での挙動を比較しても、本発明のＴＦＴのほうが高いオン電流を得られていることがわかる。
【００２４】
図２に示すように従来技術のＴＦＴは、本発明で開示するＴＦＴの半導体層のサイズより３μｍ大きくなければ、オフ領域の挙動が同程度のＴＦＴが得られなかった。また、信頼性評価をしやすいパラメータであるオン電流が本発明で開示するＴＦＴの方が、上記の特許で開示されたＴＦＴ構造より大きいものが得られた。これは、本発明で開示するＴＦＴには、Ｌoff領域およびＬov領域が設けられているためと考えられる。以上のように、半導体層のサイズが小さくてもオフ電流の小さいＴＦＴを得ることができる。
【００２５】
このように本発明は、高画質のために画素数が増え、それに伴い画素サイズを小さくしなければならず、さらに高輝度化のために高い開口率をも実現しなければならないという問題を同時に解決することができる。
【００２６】
（実施形態２）
本実施例では、本発明で開示するＴＦＴ構造（図１（Ａ）参照）および従来技術においてすでに開示された構造（図２（Ａ）参照）のマルチゲート構造のＴＦＴにおいて、複数（本実施形態では２つ）のゲート電極間のサイズを２μｍに揃えて作製したＴＦＴの電気特性を比較している。
【００２７】
測定は、ゲート電圧ＶG＝−２０〜２０Ｖ、ソース電圧Ｖs＝０Ｖとして、▲１▼ドレイン電圧ＶD＝１Ｖ、ＶG＝１０Ｖ▲２▼ＶD＝１４Ｖ、ＶG＝１０Ｖの２ポイントにおける電流（オン電流）、▲３▼ＶD＝１Ｖ、ＶG＝−１７．５Ｖ▲４▼ＶD＝１４Ｖ、ＶG＝−４．５Ｖの２ポイントにおける電流（オフ電流）の測定結果を図１４に示す。
【００２８】
測定ポイント▲１▼および▲２▼でのオン電流に関して、本発明の構造の方が従来構造と比較して高くなっている。これは、本発明の構造には、ゲート電極が低濃度不純物領域（ＬＤＤ領域）がゲート絶縁膜を介して重なっている領域があるため、オン電流を高くすることができたと考えられる。
【００２９】
測定ポイント▲３▼および▲４▼でのオフ電流に関して、本発明の構造の方が従来構造と比較して低くなっている。したがって、よりオフ電流の低いＴＦＴを画素のスイッチング素子として用いれば、リーク電流が低い分保持容量素子が占める面積を狭くすることができるため、画素部における開口率を向上させることができる。
【００３０】
以上のように、サイズを揃えた構造の異なる２つのＴＦＴの電気特性を比較したとき、本発明で開示した構造のＴＦＴの方がより良い電気特性（オン電流およびオフ電流）を得ることができることがわかった。
【００３１】
【実施例】
（実施例１）
本発明の一実施例を、以下に図３〜５を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３２】
図３（Ａ）において、基板１００はアルミノホウケイ酸ガラスを用いる。この基板１００上に第１の絶縁膜を形成する。本実施例では、ＳｉＨ4、ＮＨ3及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜１０１ａを５０ｎｍ、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜１０１ｂを１００ｎｍの厚さに積層形成する。
【００３３】
半導体層１０３〜１０６（本実施例では、便宜上、第１の半導体層１０３、第２の半導体層１０４、第３の半導体層１０５および第４の半導体層１０６とする）は結晶構造を有する半導体膜１０２から形成する。これは、第１の絶縁膜上に非晶質半導体膜を形成した後、公知の結晶化法を用いて形成する。本実施例では、非晶質シリコン膜を５０ｎｍの厚さに堆積した後、エキシマレーザー光を光学系で線状に集光し、それを照射することにより結晶化させる。当該レーザー光のパワー密度は３００ｍＪ／ｃｍ2とし、太さ５００μｍの線状レーザー光を９０〜９８％割合で重畳させながら非晶質シリコン膜の全面に渡って照射する。
【００３４】
結晶化後、ＴＦＴのしきい値電圧を制御するために、アクセプタ型の不純物としてボロンをイオンドープ法により半導体膜に添加する。添加する濃度は実施者は適宣決定すれば良い。
【００３５】
こうして形成された多結晶シリコン膜をエッチング処理により島状に分割して、半導体膜１０３〜１０６を形成する。その上に、ゲート絶縁膜１０７として、ＳｉＨ4、Ｎ2Ｏを用いプラズマＣＶＤ法により作製される酸化窒化シリコン膜を１１０ｎｍの厚さに形成する（図３（Ｂ））。
【００３６】
さらに、ゲート絶縁膜１０７上に第１の導電膜１０８として窒化タンタル膜をスパッタ法で３０ｎｍの厚さに形成し、さらに第２の導電膜１０９としてタングステンを３００ｎｍの厚さに形成する（図３（Ｃ））。
【００３７】
次に、図４（Ａ）に示すように光感光性のレジスト材料を用い、マスク１１０〜１１３を形成する。そして、第１の導電膜１０８及び第２の導電膜１０９に対する第１のエッチング処理を行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスに限定はないがＷ膜や窒化タンタル膜のエッチングにはＣＦ4とＣｌ2とＯ2とを用いる。それぞれのガス流量を２５／２５／１０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してエッチングを行う。この場合、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件により主にＷ膜を所定の形状にエッチングする。
【００３８】
この後、エッチング用ガスをＣＦ4とＣｌ2に変更し、それぞれのガス流量比を３０／３０とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2との混合ガスは窒化タンタル膜とＷ膜とを同程度の速度でエッチングする。こうして、端部にテーパーを有する第１の電極１１４ａ〜１１７ａおよび第２の電極１１４ｂ〜１１７ｂからなる第１の形状のゲート電極１１４〜１１７を形成する。テーパーは４５〜７５°で形成する。尚、第２の絶縁膜上に残渣を残すことなくエッチングするためには１０〜２０％程度の割合でエッチング時間を増加させると良い。なお、ゲート絶縁膜１０７の第１の形状のゲート電極１１４〜１１７で覆われない領域の表面は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００３９】
次に、マスク１１０〜１１３を除去せずに図４（Ｂ）に示すように第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件により第２の導電膜として用いたＷ膜をエッチングする。こうして第３の電極１１８ａ〜１２１ａと第４の電極１１８ｂ〜１２１ｂからなる第２の形状のゲート電極１１８〜１２１を形成する。ゲート絶縁膜１０７の第２の形状のゲート電極１１８〜１２１で覆われない領域表面は２０〜５０ｎｍ程度エッチングされ薄くなる。なお、本明細書では、第３の電極、第４の電極を便宜上電極（Ａ）、電極（Ｂ）とも称することとする。
【００４０】
続いてｎ型を付与する不純物元素（ｎ型不純物元素）を半導体層に添加する第１のドーピング処理を行う。第１のドーピング処理は、質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状のゲート電極１１４〜１１７をマスクとして用い、水素希釈のフォスフィン（ＰＨ3）ガスまたは希ガスで希釈したフォスフィンガスを用い、半導体膜１０３〜１０６に第１の濃度のｎ型不純物元素を含むｎ型不純物領域１２２〜１２５を形成する。このドーピングにより形成する第１の濃度のｎ型不純物元素を含むｎ型不純物領域のリン濃度は１×１０16〜１×１０17／ｃｍ3)となるようにする。
【００４１】
その後、第２の半導体層１０４、第４の半導体層１０６の全体を覆う第１のマスク１２６、１２８と第３の半導体層１０５の一部および第３の半導体層１０５上の第２の形状のゲート電極１２０の一部を覆う第２のマスク１２７を形成し、第２のドーピング処理を行う。第２のドーピング処理では、第３の電極（電極（Ａ））１１８ａ、１２０ａを通して第１の半導体層１０３および第３の半導体層１０５に第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２９、１３０を形成する。このドーピングにより形成する第２の濃度のｎ型不純物元素を含むｎ型不純物領域のリン濃度は１×１０17〜１×１０19／ｃｍ3となるようにする。
【００４２】
続いて、マスク１２６〜１２８をそのままに第３のドーピング処理を行う。第１の半導体層１０３、第３の半導体層１０５にゲート絶縁膜１０７を通してｎ型不純物元素を添加を行い、第３の濃度のｎ型不純物元素を含むｎ型不純物領域１３１、１３２を形成する。このドーピングにより形成する第３の濃度のｎ型不純物元素を含むｎ型不純物領域のリン濃度は１×１０20〜１×１０21／ｃｍ3となるようにする。
【００４３】
なお、本実施例では、以上のように２回にわけて不純物元素を添加しているが、ゲート絶縁膜およびゲート電極を形成する第３の電極の膜厚を制御したり、ドーピングの際の加速電圧を調整したりすることにより、１回のドーピング工程で、第２の濃度のｎ型不純物元素を含むｎ型不純物領域および第３の濃度のｎ型不純物元素を含むｎ型不純物領域を形成することもできる。
【００４４】
次いで、図５（Ａ）で示すように第１の半導体層１０３および第３の半導体層１０５を覆うマスク１３３、１３４を形成し第４のドーピング処理を行う。ドーピングは水素希釈のジボラン（Ｂ2Ｈ6）ガスまたは希ガスで希釈したジボランガスを用い、第２の半導体層１０４に第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３６及び第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３５を形成する。また、画素部において保持容量を形成する第４の半導体層１０７には、第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３８及び第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３７が形成される。第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３６、１３８は電極（Ａ）１１９ａ、１２１ａと重なる領域に形成されるものであり、１×１０18〜１×１０20／ｃｍ3の濃度範囲でボロンを添加し、第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３５、１３７には２×１０20〜３×１０21／ｃｍ3の濃度範囲でボロンが添加されるようにする。
【００４５】
以上までの工程でそれぞれの半導体膜にリン又はボロンが添加された領域が形成される。第２の形状のゲート電極１１８〜１２０はゲート電極となる。また、第２の形状の電極１２１は画素部において保持容量を形成する一方の容量電極となる。
【００４６】
次いで、図５（Ｂ）に示すように、それぞれの半導体膜に添加された不純物元素を活性化処理するために、ＹＡＧレーザの第２高調波（５３２ｎｍ）の光を半導体膜に照射する。
【００４７】
なお、半導体層に添加された不純物元素を活性化する方法として、本実施例で開示するＹＡＧレーザの第２高調波の光を照射する方法以外に、炉を用いて５５０℃で４時間加熱処理を行う方法、もしくはＲＴＡによる加熱処理方法（ガスまたは光を熱源として用いるＲＴＡ法も含む）でもよい。炉を用いた加熱処理を行う場合には、ゲート電極を形成する導電膜の酸化を防ぐために加熱処理前にゲート電極およびゲート絶縁膜を覆う絶縁膜を形成したり、加熱処理の際の雰囲気を減圧窒素雰囲気にしたりすればよい。以上のように、半導体層に添加された不純物元素の活性化する方法はいくつかあるため、その方法は実施者が適宜決定すればよい。
【００４８】
その後、図５（Ｂ）に示すように、プラズマＣＶＤ法で窒化シリコン膜または窒化酸化シリコン膜から成る第１の層間絶縁膜１３９を５０ｎｍの厚さに形成し、クリーンオーブンを用いて４１０℃の加熱処理を行い、窒化シリコン膜または窒化酸化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００４９】
次いで、第１の層間絶縁膜１３９上に第２の層間絶縁膜１４０をアクリルで形成する。そしてコンタクトホールを形成する。このエッチング処理においては外部入力端子部（図示はしない）が形成されている領域の第１の層間絶縁膜及び第２の層間絶縁膜も除去する。そして、チタン膜とアルミニウム膜を積層して形成される配線１４２〜１４９を形成する。
【００５０】
以上のようにして、同一基板上にｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２を有する駆動回路２０５と、画素ＴＦＴ２０３と保持容量２０４を有する画素部２０６を形成することができる。保持容量２０４は半導体１０６、ゲート絶縁膜１０７、容量配線１２１で形成されている。
【００５１】
ここまでの工程で形成された画素部の上面図を図１６に示す。図１６ではほぼ一画素分の上面図を示し、付与する符号は図５と共通なものとしている。また、Ａ−Ａ'及びＢ−Ｂ'線の断面構造が図５に対応している。図１６の画素構造において、本発明を適用することにより、ＴＦＴサイズを小さくすることができるため、画素部の開口率を向上することができる。また、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体層を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。また、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造となっている。
【００５２】
駆動回路２０５のｎチャネル型ＴＦＴ２０１はチャネル形成領域１５０、ゲート電極を形成する電極（Ａ）１１８ａと重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２９（Ｌov領域）と、ソース領域またはドレイン領域として機能する第３の濃度のｎ型不純物元素を含むｎ型不純物領域１３１を有している。Ｌov領域のチャネル長方向の長さは０．５〜２．５μｍ、好ましくは１．５μｍで形成する。このようなＬov領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ２０１の構造が適している。
【００５３】
駆動回路２０５のｐチャネル型ＴＦＴ２０２にはチャネル形成領域１５１、ゲート電極を形成する電極（Ａ）１１９ａの外側に第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３５（ソース領域またはドレイン領域として機能する領域）と、電極（Ａ）１１９ａと重なる第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３６を有している。
【００５４】
画素部２０６のＴＦＴ（画素ＴＦＴ）２０３にはチャネル形成領域１５２、の外側に形成される第１の濃度のｎ型不純物元素を含むｎ型不純物領域１２４と、ゲート電極を形成する電極（Ａ）１２０ａとゲート絶縁膜を介して重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域１３０と、ソース領域またはドレイン領域として機能する第３の濃度のｎ型不純物元素を含むｎ型不純物領域１３２を有している。また、保持容量２０４の一方の電極として機能する半導体層１０６にはｐ型不純物領域１３７、１３８が形成されている。
【００５５】
以上のように、本発明は駆動回路部と画素部というように動作条件の異なる回路に対応して適宣配置を決めることができる。
【００５６】
図１０はアクティブマトリクス基板の回路構成の一例を示す回路ブロックである。ＴＦＴを組み込まれて形成される画素部６０１、データ信号線駆動回路６０２、走査信号線駆動回路６０６が形成されている。
【００５７】
データ信号線駆動回路６０２は、シフトレジスタ６０３、ラッチ６０４、６０５、その他バッファ回路などから構成される。シフトレジスタ６０３にはクロック信号、スタート信号が入力し、ラッチにはデジタルデータ信号やラッチ信号が入力する。また、走査信号線駆動回路６０６もシフトレジスタ、バッファ回路などから構成されている。画素部６０１の画素数は任意なものとするが、ＸＧＡならば１０２４×７６８個の画素が設けられる。
【００５８】
このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。こうして反射型の表示装置に対応したアクティブマトリクス基板を作製することができる。
【００５９】
（実施例２）
本実施例では、半導体装置の作製方法の他の実施例について図６を用いて説明する。なお、実施例１と図４（Ａ）に示した第１のエッチング工程までは同一工程である。図４（Ａ）に示した第１のエッチング工程まで済んだ素子が形成途中の基板の様子を図６（Ａ）に示している。
【００６０】
図６（Ａ）において、基板１００、下地絶縁膜１０１（酸化窒化シリコン膜からなる下地絶縁膜１０１ａ、窒化酸化シリコン膜からなる下地絶縁膜１０１ｂ）、第１乃至４の半導体層１０３〜１０６、ゲート絶縁膜１０７、第１の形状のゲート電極１１４〜１１７である。
【００６１】
ここで、第１のドーピング工程を行う。第１乃至４の半導体層１０３〜１０６にｎ型不純物元素を添加して、ｎ型不純物元素を１×１０15〜１×１０17／ｃｍ3の低濃度に含む第１の濃度のｎ型不純物元素を含むｎ型不純物領域３０１〜３０４を形成する。
【００６２】
次いで、第２のエッチング工程を行う。第１の形状のゲート電極１１４〜１１７（第１の電極１１４ａ〜１１７ａおよび第２の電極１１４ｂ〜１１７ｂからなる）をエッチングして、第２の形状のゲート電極３０５〜３０８（電極（Ａ）３０５ａ〜３０８ａおよび電極（Ｂ）３０５ｂ〜３０８ｂからなる）を形成する。
【００６３】
ここまでの工程が終了した後は、実施例１の図４（Ｃ）で示した第２のドーピング工程から同様に作製工程を進め、図５（Ｃ）に示したようなアクティブマトリクス基板を作製することができる。
【００６４】
（実施例３）
実施例１または２で活性層に用いる半導体膜の作製方法の一実施例を図７を用いて説明する。図７において、非晶質構造を有する半導体膜の全面に触媒作用のある金属元素を全面に添加して結晶化した後、ゲッタリングを行う方法である。
本実施例で示す方法で得られた良好な結晶性を有する半導体膜を活性層に用いることで高い電界効果移動度を得ることができ、信頼性の高いＴＦＴを作製することができる。
【００６５】
図７（Ａ）において、基板７０１はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。基板７０１の表面には、下地絶縁膜としてプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜７０２を５０ｎｍの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化シリコン膜７０３を１００ｎｍの厚さに形成したものを適用する。下地絶縁膜はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【００６６】
下地絶縁膜の上に形成する非晶質構造を有する半導体膜７０４は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００ｎｍの厚さに形成する。良質な結晶を得るためには、非晶質構造を有する半導体膜７０４に含まれる酸素、窒素などの不純物濃度を５×１０18／ｃｍ3以下に低減させておくと良い。これらの不純物は非晶質半導体の結晶化を妨害する要因となり、また結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【００６７】
その後、非晶質構造を有する半導体膜７０４の表面に、結晶化を促進する触媒作用のある金属元素を添加する。半導体膜の結晶化を促進する触媒作用のある金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであり、これらから選ばれた一種または複数種を用いることができる。代表的にはニッケルを用い、重量換算で１〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層７０５を形成する。この場合、当該溶液の馴染みをよくするために、非晶質構造を有する半導体膜７０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンなど半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【００６８】
勿論、触媒含有層７０５はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。また、触媒含有層７０５は非晶質構造を有する半導体膜７０４を形成する前、即ち下地絶縁膜上に形成しておいても良い。
【００６９】
非晶質構造を有する半導体膜７０４と触媒含有層７０５とを接触した状態を保持したまま結晶化のための加熱処理を行う。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール（Rapid Thermal Annealing）法（以下、ＲＴＡ法と記す）を採用する。生産性を考慮すると、ＲＴＡ法を採用することが好ましいと考えられる。
【００７０】
ＲＴＡ法で行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板１００はそれ自身が歪んで変形することはない。こうして、非晶質構造を有する半導体膜を結晶化させ、図７（Ｂ）に示す結晶構造を有する半導体膜７０６を得ることができるが、このような処理で結晶化できるのは触媒含有層を設けることによりはじめて達成できるものである。
【００７１】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質構造を有する半導体膜７０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い結晶化を行う。こうして、図７（Ｂ）に示す結晶構造を有する半導体膜７０６を形成する。
【００７２】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには、結晶構造を有する半導体膜７０６に対してレーザ光を照射することも有効である。レーザには波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザ光を用い、当該レーザ光を光学系にて１００〜４００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもって結晶構造を有する半導体膜７０６に対するレーザ処理を行っても良い。
【００７３】
このようにして得られる結晶構造を有する半導体膜７０６には、触媒元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19／ｃｍ3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法でゲッタリングにより当該元素を除去する。
【００７４】
まず、図７（Ｃ）に示すように結晶構造を有する半導体膜７０６の表面に薄いバリア層７０７を形成する。バリア層７０７の厚さは特に限定されないが、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドで代用しても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。また、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５ｎｍ程度の酸化膜を堆積してバリア層としても良い。
【００７５】
その上にプラズマＣＶＤ法やスパッタ法で半導体膜７０８を２５〜２５０ｎｍの厚さで形成する。代表的にはアルゴンを用いたスパッタ法でアルゴンを０．０１〜２０原子％含む非晶質シリコン膜で形成する。この半導体膜７０８は後に除去するので、結晶構造を有する半導体膜７０６とエッチングの選択比を高くするため、密度の低い膜としておくことが望ましい。非晶質シリコン膜中に希ガス元素を添加させて、膜中に希ガス元素を同時に取り込ませると、それによりゲッタリングサイトを形成することができる。
【００７６】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用い、イオンドープ法或いはイオン注入法で半導体膜に注入することに特徴を有している。これら希ガス元素のイオンを注入する意味は二つある。一つは注入によりダングリングボンドを形成し半導体膜に歪みを与えることであり、他の一つは半導体膜の格子間に当該イオンを注入することで歪みを与えることである。不活性気体のイオンを注入はこの両者を同時に満たすことができるが、特に後者はアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。
【００７７】
ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。加熱処理はファーネスアニール法やＲＴＡ法で行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【００７８】
ゲッタリングは、被ゲッタリング領域（捕獲サイト）にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。図７（Ｅ）において矢印で示すように、触媒元素が移動する方向は半導体膜の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。
【００７９】
尚、この加熱処理によっても１×１０20／ｃｍ3以上の濃度で希ガス元素を含む半導体膜７０８は結晶化することはない。これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体膜の結晶化を阻害するためであると考えられる。
【００８０】
その後、非晶質半導体７０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層７０７はエッチングストッパーとして機能する。また、バリア層７０７はその後フッ酸により除去すれば良い。
【００８１】
こうして図７（Ｅ）に示すように触媒元素の濃度が１×１０17／ｃｍ3以下にまで減じられた結晶構造を有する半導体膜７１０を得ることができる。こうして形成された結晶構造を有する半導体膜７１０は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１または２で示す半導体膜に適用することができる。
【００８２】
（実施例４）
実施例３で得られた結晶構造を有する半導体膜７０６に残存する触媒元素をゲッタリングする他の方法を図８に示す。結晶構造を有する半導体膜７０６上にマスク用の酸化シリコン膜を１５０ｎｍ形成し、レジストのマスク７１２を形成した後、当該酸化シリコン膜をエッチングすることによりマスク絶縁膜７１１を得る。その後、希ガス元素、または希ガス元素とリン、またはリンのみをイオンドープ法で結晶構造を有する半導体膜７０６に注入し、ゲッタリングサイト７１３を形成する。
【００８３】
その後、図８（Ｂ）で示すようにファーネスアニール法でにより、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。この加熱処理により、結晶構造を有する半導体膜７０６に残存する触媒元素はゲッタリングサイト７１３に移動し濃集させることができる。
【００８４】
その後、マスク絶縁膜７１１及びゲッタリングサイトをエッチングして除去することにより結晶構造を有する半導体膜７１０を得ることができる。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１または２で示す半導体膜に適用することができる。
【００８５】
（実施例５）
実施例３において基板７０１上に形成する下地絶縁膜として、１〜１０ｎｍの窒化シリコン膜を用いることもできる。図９はそのような下地絶縁膜７２０を用い、実施例３と同様にして作製した結晶構造を有する半導体膜７０６、バリア層７０７、半導体膜７０８、希ガス元素を添加した半導体膜７０９が形成され、加熱処理によりゲッタリングを行っている状態を示している。ニッケルなどの触媒元素は酸素又は酸素の近傍に捕獲される性質があるため、下地絶縁膜を窒化シリコン膜で形成することにより、結晶構造を有する半導体膜７０６から触媒元素を半導体膜７０８又は希ガス元素を添加した半導体膜７０９に移動させることが容易となる。実施例１または２で示す半導体膜に適用することができる。
【００８６】
（実施例６）
本実施例では、チャネル形成領域、ソース領域およびドレイン領域を含む半導体層に、高温で加熱処理して得られた半導体（代表的にはシリコン）膜（以下、高温ポリシリコン膜という）を用いる場合について説明する。
【００８７】
耐熱性の高い石英基板基板上にＰＥＣＶＤ法で非晶質半導体膜を形成する。次いで、炉を用いて６００℃で２４時間の加熱処理を行い、結晶質半導体膜を形成する。なお、この結晶化処理において半導体膜表面に酸化シリコン膜が形成されるが、エッチング等で除去できるごく薄い膜であるため問題はない。
【００８８】
次いで、結晶質半導体膜の表面に形成された酸化膜を除去した後、ゲート絶縁膜を形成するための加熱処理を行う。結晶質半導体膜を９００〜１０５０℃にて加熱処理し、結晶質半導体膜の表面に酸化膜を形成する。この酸化シリコン膜をゲート絶縁膜に用いる。最終的に結晶質半導体膜の膜厚が３０〜５０ｎｍになるように結晶質半導体膜を加熱処理することによりその表面に酸化シリコン膜を形成すればよい。
【００８９】
このようにして高温加熱処理により得られた結晶性の高い高い電界効果移動度が得られる半導体膜をチャネル形成領域、ソース領域およびドレイン領域を含む半導体層に用いることにより、優れた特性をもつＴＦＴを実現でき、さらにこのＴＦＴを回路に用いることで高い信頼性を有する半導体装置を実現することができる。本実施例は、実施例１、２と組み合わせて用いることが可能である。
【００９０】
（実施例７）
本実施例では、発光装置の作製工程の一例について図１５を用いて説明する。
【００９１】
図１５はアクティブマトリクス駆動方式の発光装置の構造を示す一例である。
ここで示す駆動回路部６５０のｎチャネル型ＴＦＴ６５２、ｐチャネル型ＴＦＴ６５３、及び画素部６５１のスイッチング用ＴＦＴ６５４、電流制御用ＴＦＴ６５５は、本発明を用いて、実施例１と同様にして作製されるものである。
【００９２】
ゲート電極６０８〜６１１の上層には、窒化シリコン、酸化窒化シリコンからなる第１の層間絶縁膜６１８が形成され、保護膜として用いている。さらに平坦化膜として、ポリイミドまたはアクリルなど有機樹脂材料から成る第２の層間絶縁膜６１９を形成している。
【００９３】
駆動回路部６５０の回路構成は、ゲート信号側駆動回路とデータ信号側駆動回路とで異なるがここでは省略する。ｎチャネル型ＴＦＴ６５２及びｐチャネル型ＴＦＴ６５３には配線６１２、６１３が接続し、これらのＴＦＴを用いてシフトレジスタやラッチ回路、バッファ回路などを形成している。
【００９４】
画素部６５１では、データ配線６１４がスイッチング用ＴＦＴ６５４のソース側に接続し、ドレイン側の配線６１５は電流制御用ＴＦＴ６５５のゲート電極６１１と接続している。また、電流制御用ＴＦＴ６５５のソース側は電源供給配線６１７と接続し、ドレイン側の電極６１６が発光素子の陽極と接続している。
【００９５】
その後、第１の層間絶縁膜６１８を形成し、続いて第２の層間絶縁膜６１９を形成する。第２の層間絶縁膜６１９としては、無機絶縁物材料を１．０〜２．０μｍの平均膜厚で形成すればよい。無機樹脂材料としては、酸化シリコン膜または酸化窒化シリコン膜を公知のスパッタ法またはプラズマＣＶＤ法を用いて形成すればよい。さらに窒化酸化シリコン膜を用いる場合は、プラズマＣＶＤ装置によって、原料ガスにＳｉＨ4とＮ2Ｏを用いて、成膜条件は、圧力０．３ｔｏｒｒ、基板温度４００℃、ＲＦ出力１００Ｗ、原料ガス流量はＳｉＨ4は４ｓｃｃｍ、Ｎ2Ｏは４００ｓｃｃｍで形成すればよい。また、第２の層間絶縁膜６１９としてＳＯＧ膜を用いてもよい。さらに、第２の層間絶縁膜６１９は、アクリル等の有機絶縁膜を用いて作製してもよい。
【００９６】
なお、第２の層間絶縁膜６１９を無機絶縁膜を用いて作製した場合は、第２の層間絶縁膜６１９の表面をＣＭＰ（Chemical Mechanical Polish：化学機械研磨）法と呼ばれる技術で層間絶縁膜を研磨し平坦化するのが好ましい。ＣＭＰ法は、被加工物の表面を基準にし、それにならって表面を化学的または機械的に平坦化する手法である。一般的に定盤（Platen or Polishing Plate）の上に研磨布または研磨パッド（本明細書では、以下総称してパッド（Pad）と呼ぶ）を貼り付け、被加工物とパッドとの間にスラリーを供給しながら定盤と被加工物とを各々回転または揺動させて被研磨物の表面を化学・機械の複合作用により被加工物の表面を研磨する方法である。なお、ＣＭＰ法による平坦化処理工程が終了した後に、第２の層間絶縁膜６１９の平均膜厚が１．０〜２．０μｍ程度になるようにする。
【００９７】
続いて、第３絶縁膜６２０、第４絶縁膜６２１を形成する。窒化シリコンまたは酸化窒化シリコンから成る第４絶縁膜６２１は、有機化合物層６２４に含まれるアルカリ金属や有機物の汚染からＴＦＴの主要構成要素である半導体膜を保護する役割および、酸素や水分によって劣化する有機化合物層６２４を保護する役割を果たしている。
【００９８】
次いで、第４絶縁膜６２１上に透明性導電膜を８０〜１２０ｎｍの厚さで形成し、エッチングすることによって陽極６２２を形成する。なお、本実施形態では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【００９９】
続いて、陽極６２２の端部を被覆する隔壁層６２３を形成するために、レジスト、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等の膜を形成する。隔壁層は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。なお、感光性アクリルを用いて隔壁層を形成する場合は、感光性アクリル膜をエッチングしてから１８０〜３５０℃で加熱処理を行うのが好ましい。また、非感光性アクリル膜を用いて形成する場合には、１８０〜３５０℃で加熱処理を行った後、エッチングして隔壁層６２３を形成するのが好ましい。また、酸化珪素膜を用いる場合には、ＣＶＤ法などによって成膜すればよい。
【０１００】
次いで、陽極６２２および隔壁層６２３上に有機化合物層６２４、陰極６２５を蒸着法により形成する。なお、本実施形態では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。なお、有機化合物層６２４は、発光層の他に正孔注入層、正孔輸送層、電子輸送層、電子注入層及びバッファ層といった複数の層を公知の材料を用いて、組み合わせて積層することにより形成されている。なお、有機化合物層６２４の詳細な構造は任意なものとする。なお、その他に、発光層としては、Ａｌｑ3、ＰＶＣ、Ｉｒ（ｐｐｙ）3等の材料、正孔注入層として銅フタロシアニン、正孔輸送層としてＭＴＤＡＴＡ(４,４',４''-tris(３-methylphenylphenylamino)triphenylamine)、α−ＮＰＤ等、電子注入層としてＢＣＰ、電子輸送層として１,３,４−オキサジアゾール誘導体、１,２,４−トリアゾール誘導体（ＴＡＺ）、シリコンを含む有機系材料であるＳＡｌｑ（Ａｌｑ3の３つの配位子の１つをトリフェニルシラノール構造で置換したもの）といった材料を用いることも可能である。
【０１０１】
このようにして陽極６２２、有機化合物層６２４および陰極６２５からなる有機発光素子６２６が形成される。
【０１０２】
続いて、第５絶縁膜６２７をＤＬＣ膜等の絶縁膜を形成する。このようにして、図１５に示すような、隔壁層がテーパー形状の発光装置を作製することができる。
【０１０３】
以上のように、ＴＦＴサイズを縮小して、低いリーク電流と高いオン電流とを両立できる本発明の半導体装置は、１画素のなかにスイッチング用ＴＦＴと電流制御用ＴＦＴと少なくとも２個以上のＴＦＴが形成され、開口率低下（輝度の低下、発光効率の低下）が問題になっている発光装置に適用することで、特に有効に用いることができる。
【０１０４】
（実施例８）
本発明を実施して形成されたアクティブマトリクス型液晶ディスプレイ（液晶表示装置）は、様々な電気器具の表示部に用いることができる。
【０１０５】
表示部に液晶表示装置を用いる電気器具の一例として、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの具体例を図１１、図１２及び図１３に示す。
【０１０６】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１０７】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１０８】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１０９】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１１０】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１１１】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１１２】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１１３】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１１４】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１５】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１６】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【０１１７】
図１３（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【０１１８】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【０１１９】
図１３（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜５を組み合わせて作製されたアクティブマトリクス基板を用いて作製された液晶表示装置で実現することができる。
【０１２１】
【発明の効果】
本発明により、活性層のサイズを大きくすることなく電気特性の良好なＴＦＴを作製することができる。特に、高画質のために画素数を増やし画素サイズがどんどん小さくなるなかで、高い開口率を求められる近年の液晶表示装置を作製する場合に本発明は有効である。
【０１２２】
また、本発明を用いれば作製工程数を増加させることなく各回路に要求される性能に応じたＴＦＴを工程数を増やすことなく作りわけることができ、アクティブマトリクス基板の動作特性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置とその電気特性を示す図。
【図２】 従来の半導体装置（一例）の構造とその電気特性を示す図。
【図３】 本発明の半導体装置の作製工程を示す図。
【図４】 本発明の半導体装置の作製工程を示す図。
【図５】 本発明の半導体装置の作製工程を示す図。
【図６】 本発明の実施の一例を示す図。
【図７】 本発明の実施の一例を示す図。
【図８】 本発明の実施の一例を示す図。
【図９】 本発明の実施の一例を示す図。
【図１０】 本発明の実施の一例を示す図。
【図１１】 電気器具の一例を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 電気器具の一例を示す図。
【図１４】 本発明の半導体装置と従来の半導体装置（一例）との電気特性を比較した結果を示す図。
【図１５】 本発明を適用して作製された発光素子の一例を示す図。
【図１６】 本発明の半導体装置の上面図。
【発明の属する技術分野】
本発明は、結晶構造を有する半導体膜を用いた半導体装置およびその作製方法に関し、より具体的には結晶構造を有する半導体膜をチャネル形成領域、ソース領域およびドレイン領域を含めた活性層を含む薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）を有する半導体装置およびその作製方法に関する。
【０００２】
【従来技術】
低消費電力、省スペースという特徴を生かして市場を広げてきた液晶表示装置だが、いよいよ一般家庭で日常的に用いられるテレビジョンとしてＣＲＴに取って代わろうとしている。このような状況のなかで、液晶表示装置に求められるのは、ＣＲＴに匹敵するまたはそれ以上の高精細で明るい表示であり、さらにＣＲＴに匹敵する価格である。
【０００３】
ところで、ディスプレイ（表示装置）として一般的に用いられるようになった液晶表示装置の画素部に設けられるＴＦＴに要求されるのは主に低いオフ電流（ＴＦＴのオフ動作時に流れる電流）である。ＴＦＴのオフ動作時に洩れるオフ電流は、わずかでもコントラストや画質の低下を招くためであるが、近年電界効果移動度の高さなどから積極的に用いられるようになってきた結晶構造を有する活性層を含むＴＦＴでは、オフ電流が大きくなってしまうという問題があった。
【０００４】
オフ電流を抑える技術として、ＬＤＤ（Lightly Doped Drain）構造が知られている。特許第３０７２６５５号（図２（Ａ）に示した構造）では、第１のトランジスタおよび第２のトランジスタが低濃度不純物領域を挟んで直列に接続された（ダブルゲート構造でチャネル形成領域に挟まれた低濃度不純物領域を有している）構造が開示されている。
【０００５】
【発明が解決しようとする課題】
液晶表示装置に対する高精細化に対する要求には画素数を増やすことで、また、高輝度化に対しては開口率を上げることで、その要求に応えている。画面サイズは規格が決められているため、その限られた画素面積の中で画素数を増やさなければならず、それは画素サイズの縮小を意味しており、画素サイズを低下させつつさらに開口率を向上させる技術を実現しなければならない。配線幅を狭くすることで開口率の向上には配線抵抗の上昇等の問題を考えると限界があり、あとは、
画素におけるスイッチングＴＦＴのサイズを小さくすることが考えられる。
【０００６】
また、画素のスイッチングＴＦＴのオフ電流を低く抑えることができれば、保持容量のサイズを小さくすることができるため、さらなる開口率の向上のためには、オフ電流の低いＴＦＴを作ることが重要である。
【０００７】
しかし、同一基板上に用いられる回路によって要求される特性が異なるため、回路によってＴＦＴ構造の作りわけをしなければならないが、ＴＦＴは半導体膜や絶縁膜、或いは導電膜を、フォトマスクを用いて所定の形状にエッチング加工しながら積層することにより作製するため、画素部や各駆動回路における要求に合わせてＴＦＴの構造を最適化しようとすると、単純にフォトマスクの数を増やすことになり製造工程が複雑となり工程数が必然的に増加してしまう。また画素部においては開口率を向上させるためにサイズの小さなＴＦＴを作製してもオフ電流の十分低いＴＦＴを作製することができなかったり、逆に信頼性が低下したりしてしまって、求められる表示装置（半導体装置）を実現することは簡単なことではなかった。
【０００８】
そこで、本発明はこのような問題点を解決することを目的とし、画素サイズ小（ＴＦＴサイズ小）で、オフ電流の低いＴＦＴを提供すること、画素部や駆動回路の駆動条件に最適なＴＦＴの構造を、少ないフォトマスクの数で実現する技術を提供することを課題とする。
【０００９】
また、画素部や駆動回路の駆動条件に最適なＴＦＴの構造をオフ電流の小さなＴＦＴを製造工程数、製造コストを増加させることなく作りわける技術を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本発明は、半導体層、前記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上のゲート電極を含み、前記半導体層は、チャネル形成領域、第１の濃度の不純物元素を含む領域、第２の濃度の不純物元素を含む領域および第３の濃度の不純物元素を含む領域を含み、前記ゲート電極は電極（Ａ）および電極（Ｂ）が積層されており、前記電極（Ａ）の端部の一方は前記第２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を介して重なり、前記電極（Ａ）の端部の他方は前記チャネル形成領域と前記ゲート絶縁膜を介して重なっていることを特徴とする。
【００１１】
また本発明は、半導体層、前記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上の第１のゲート電極および第２のゲート電極を含み、前記半導体層は、チャネル形成領域、第１の濃度の不純物元素を含む領域、第２の濃度の不純物元素を含む領域および第３の濃度の不純物元素を含む領域を含み、前記第１のゲート電極および前記第２のゲート電極は電極（Ａ）および電極（Ｂ）が積層されており、前記第１のゲート電極及び前記第２のゲート電極の電極（Ａ）の端部の一方は前記第２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を介して重なり、前記第１のゲート電極及び前記第２のゲート電極の電極（Ａ）の端部の他方は前記チャネル形成領域と前記ゲート絶縁膜を介して重なっており、前記第１のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域および前記第２のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域との間に、前記第３の濃度の不純物元素を含む領域を有していることを特徴とする。
【００１２】
また本発明は、半導体層、前記半導体層上のゲート絶縁膜、前記ゲート絶縁膜上の第１のゲート電極および第２のゲート電極を含み、前記半導体層は、チャネル形成領域、第１の濃度の不純物元素を含む領域、第２の濃度の不純物元素を含む領域および第３の濃度の不純物元素を含む領域を含み、前記第１のゲート電極および前記第２のゲート電極は電極（Ａ）および電極（Ｂ）が積層されており、前記電極（Ａ）の端部の一方は前記第２の濃度の不純物元素を含む領域と前記ゲート絶縁膜を介して重なり、前記電極（Ａ）の端部の他方は前記チャネル形成領域と前記ゲート絶縁膜を介して重なり、前記チャネル形成領域は、第１の濃度のｎ型不純物元素を含むｎ型不純物領域および第２の濃度のｎ型不純物元素を含むｎ型不純物領域に挟まれており、前記第１の濃度の不純物元素を含むｎ型不純物領域に隣接する前記第３の濃度のｎ型不純物元素を含むｎ型不純物領域および前記第２の濃度のｎ型不純物元素を含むｎ型不純物領域に隣接した前記第３の濃度のｎ型不純物元素を含むｎ型不純物領域を有し、前記第１のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域および前記第２のゲート電極の電極（Ａ）と重なる第２の濃度の不純物領域との間に、前記第３の濃度の不純物元素を含む領域を有し、前記第１の濃度のｎ型不純物元素を含むｎ型不純物領域に隣接する前記第３の濃度の不純物元素を含むｎ型不純物領域は、ソース領域またはドレイン領域として機能することを特徴とする。
【００１３】
また上記発明において、前記第１の濃度の不純物元素を含む領域は、ｎ型不純物元素を１×１０15〜１×１０17／ｃｍ3の濃度で含み、前記第２の濃度の不純物元素を含む領域は、ｎ型不純物元素を１×１０17〜１×１０19／ｃｍ3の濃度で含み、前記第３の濃度の不純物元素を含む領域は、ｎ型不純物元素を１×１０20〜１×１０21／ｃｍ3の濃度で含むことを特徴とする。
【００１４】
また上記発明において、前記電極（Ａ）は、Ｗ、Ｍｏ、Ｔａ、Ｔｉから選ばれた元素からなる導電膜、前記元素を主成分とする化合物からなる導電膜、もしくは前記元素を主成分とする合金からなる導電膜であることを特徴とする。
【００１５】
本発明で示す半導体装置は、ゲート電極とゲート絶縁膜を介して重なる第２の濃度の不純物元素を含む領域と、ゲート電極とは重ならない第１の濃度の不純物元素を含む不純物領域と、を有している。前記第２の濃度の不純物元素を含む不純物領域は、ゲート電極と重ならない第１の濃度の不純物元素を含む不純物領域（Ｌoff領域）を有しており、このＬoff領域を有していることで、半導体層中に形成されたＰＮ接合のエネルギー障壁の幅が広くなり、ＰＮ接合部に加えられる電界強度が弱められ、オフ電流を低減することができる。また、ゲート電極とゲート絶縁膜を介して重なる第２の濃度の不純物を含む不純物領域（Ｌov領域）を有しており、オン電流の劣化を防ぐ構造となっているため、信頼性の高い半導体装置を得ることができる。
【００１６】
上記した半導体装置（ＴＦＴ）の作製方法の特徴は、絶縁表面に第１の半導体層、第２の半導体層、第３の半導体層および第４の半導体層を形成し、前記第１乃至４の半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の導電膜および第２の導電膜を形成し、前記第１の導電膜および前記第２の導電膜をエッチングして、前記第１乃至４の半導体層上に第１の電極および第２の電極からなる第１の形状のゲート電極を形成し、前記第１の電極および前記第２の電極をエッチングして、第３の電極および第４の電極からなる第２の形状のゲート電極を形成し、前記第２の形状のゲート電極をマスクにして自己整合的に前記第１乃至４の半導体層にｎ型不純物元素を添加して第１の濃度のｎ型不純物元素を含むｎ型不純物領域を形成し、前記第２の半導体層および第４の半導体層の全体を覆う第１のマスクと前記第３の半導体層の一部を覆う第２のマスクを形成し、前記第１の半導体層上の前記第４の電極をマスクとし、前記第３の電極を通して前記第１の半導体層に第２の濃度の不純物領域および第３の濃度のｎ型不純物元素を含むｎ型不純物領域を形成し、前記第４の電極および第２のマスクをマスクとし、前記第３の電極を介して第３の半導体層に第２の濃度のｎ型不純物元素を含むｎ型不純物領域および第３の濃度のｎ型不純物元素を含むｎ型不純物領域を形成することである。
【００１７】
これにより、製造工程数、製造コストを増加させることなく要求に応じたＴＦＴを同一基板上に作りわけることができ、オフ電流が低く信頼性の高い半導体装置を作製することができる。
【００１８】
【発明の実施の形態】
（実施形態１）
本発明のＴＦＴの構造を図１（Ａ）に、本発明のＴＦＴの電気特性を測定した結果を図１（Ｂ）に示す。
【００１９】
絶縁表面上に半導体層、前記半導体層上にゲート絶縁膜、前記ゲート絶縁膜上にゲート電極を有しており、前記半導体層はチャネル形成領域１３、第１の濃度のｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を含むｎ型不純物領域領域１４、第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２および第３の濃度のｎ型不純物元素を含むｎ型不純物領域１１、１５を含み、前記ゲート電極は第１のゲート電極１６および第２のゲート電極１７を有し、前記第１のゲート電極および前記第２のゲート電極は、電極（Ａ）１６ａ、１７ａおよび電極（Ｂ）１６ｂ、１７ｂからなり、前記電極（Ａ）１６ａ、１７ａは、端部の一方が前記第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２と前記ゲート絶縁膜を介して重なり、端部の他方は、前記チャネル形成領域と前記ゲート絶縁膜を介して重なっている。
また、第１のゲート電極の電極（Ａ）１６ａと重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２および第２のゲート電極の電極（Ａ）１７ａと重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域との間には、前記第３の濃度のｎ型不純物元素を含むｎ型不純物領域１１がある。
【００２０】
なお、第１の濃度のｎ型不純物元素を含むｎ型不純物領域１４には、ｎ型不純物元素が１×１０15〜１×１０17／ｃｍ3の濃度で含まれている。また、第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２には、ｎ型不純物元素が１×１０17〜１×１０19／ｃｍ3の濃度で含まれている。第３の濃度のｎ型不純物元素を含むｎ型不純物領域１１、１５には、ｎ型不純物元素が１×１０20〜１×１０21／ｃｍ3の濃度で含まれている。
【００２１】
また、本明細書において、第１の濃度のｎ型不純物元素を含むｎ型不純物領域１４は、低濃度にｎ型不純物元素を含むＬＤＤ（Lightly Doped Drain）領域であり、ゲート電極と重なる領域がないため、Ｌoff領域（offはoffsetの意味で付す）とも称する。第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２は、ゲート絶縁膜を介して電極（Ａ）と重なっていることから、Ｌov領域（ovはoverlappedの意味で付す）とも称する。
【００２２】
なお、本発明のＴＦＴの電気特性と比較するために本発明者は、特許第３０７２６５５号で開示されているような、ダブルゲート構造（第１のゲート電極２５、第２のゲート電極２６）で半導体層に第１のチャネル形成領域および第２のチャネル形成領域、第２の濃度のｎ型不純物元素を含むｎ型不純物領域２１、２３、および第３の濃度のｎ型不純物元素を含むｎ型不純物領域２４を含み、第１のチャネル形成領域と第２のチャネル形成領域との間に第２の濃度のｎ型不純物元素を含むｎ型不純物領域（Ｌ内）２１が形成されたＴＦＴを作製した。そのＴＦＴの構造概略図を図２（Ａ）に、電気特性の測定結果を図２（Ｂ）に示す。
【００２３】
本発明のＴＦＴと上記の特許で開示されたＴＦＴとでオフ領域での挙動を比較すると、両者の挙動はほぼ同じような挙動を示している（ゲート電圧がマイナス側にシフトするに従って、オフ電流が若干増加する）。しかし、オン電流に関しては、例えば、ＶG＝１０（Ｖ）、２０（Ｖ）の時のオン電流を調べたところ、本発明のＴＦＴは、１×１０-4（Ａ）、６×１０-3（Ａ）であった。上記の特許で開示されたＴＦＴ構造では、ＶG＝１０（Ｖ）、２０（Ｖ）の時、３×１０-4（Ａ）、８×１０-3（Ａ）であった。オン領域での挙動を比較しても、本発明のＴＦＴのほうが高いオン電流を得られていることがわかる。
【００２４】
図２に示すように従来技術のＴＦＴは、本発明で開示するＴＦＴの半導体層のサイズより３μｍ大きくなければ、オフ領域の挙動が同程度のＴＦＴが得られなかった。また、信頼性評価をしやすいパラメータであるオン電流が本発明で開示するＴＦＴの方が、上記の特許で開示されたＴＦＴ構造より大きいものが得られた。これは、本発明で開示するＴＦＴには、Ｌoff領域およびＬov領域が設けられているためと考えられる。以上のように、半導体層のサイズが小さくてもオフ電流の小さいＴＦＴを得ることができる。
【００２５】
このように本発明は、高画質のために画素数が増え、それに伴い画素サイズを小さくしなければならず、さらに高輝度化のために高い開口率をも実現しなければならないという問題を同時に解決することができる。
【００２６】
（実施形態２）
本実施例では、本発明で開示するＴＦＴ構造（図１（Ａ）参照）および従来技術においてすでに開示された構造（図２（Ａ）参照）のマルチゲート構造のＴＦＴにおいて、複数（本実施形態では２つ）のゲート電極間のサイズを２μｍに揃えて作製したＴＦＴの電気特性を比較している。
【００２７】
測定は、ゲート電圧ＶG＝−２０〜２０Ｖ、ソース電圧Ｖs＝０Ｖとして、▲１▼ドレイン電圧ＶD＝１Ｖ、ＶG＝１０Ｖ▲２▼ＶD＝１４Ｖ、ＶG＝１０Ｖの２ポイントにおける電流（オン電流）、▲３▼ＶD＝１Ｖ、ＶG＝−１７．５Ｖ▲４▼ＶD＝１４Ｖ、ＶG＝−４．５Ｖの２ポイントにおける電流（オフ電流）の測定結果を図１４に示す。
【００２８】
測定ポイント▲１▼および▲２▼でのオン電流に関して、本発明の構造の方が従来構造と比較して高くなっている。これは、本発明の構造には、ゲート電極が低濃度不純物領域（ＬＤＤ領域）がゲート絶縁膜を介して重なっている領域があるため、オン電流を高くすることができたと考えられる。
【００２９】
測定ポイント▲３▼および▲４▼でのオフ電流に関して、本発明の構造の方が従来構造と比較して低くなっている。したがって、よりオフ電流の低いＴＦＴを画素のスイッチング素子として用いれば、リーク電流が低い分保持容量素子が占める面積を狭くすることができるため、画素部における開口率を向上させることができる。
【００３０】
以上のように、サイズを揃えた構造の異なる２つのＴＦＴの電気特性を比較したとき、本発明で開示した構造のＴＦＴの方がより良い電気特性（オン電流およびオフ電流）を得ることができることがわかった。
【００３１】
【実施例】
（実施例１）
本発明の一実施例を、以下に図３〜５を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３２】
図３（Ａ）において、基板１００はアルミノホウケイ酸ガラスを用いる。この基板１００上に第１の絶縁膜を形成する。本実施例では、ＳｉＨ4、ＮＨ3及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜１０１ａを５０ｎｍ、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜１０１ｂを１００ｎｍの厚さに積層形成する。
【００３３】
半導体層１０３〜１０６（本実施例では、便宜上、第１の半導体層１０３、第２の半導体層１０４、第３の半導体層１０５および第４の半導体層１０６とする）は結晶構造を有する半導体膜１０２から形成する。これは、第１の絶縁膜上に非晶質半導体膜を形成した後、公知の結晶化法を用いて形成する。本実施例では、非晶質シリコン膜を５０ｎｍの厚さに堆積した後、エキシマレーザー光を光学系で線状に集光し、それを照射することにより結晶化させる。当該レーザー光のパワー密度は３００ｍＪ／ｃｍ2とし、太さ５００μｍの線状レーザー光を９０〜９８％割合で重畳させながら非晶質シリコン膜の全面に渡って照射する。
【００３４】
結晶化後、ＴＦＴのしきい値電圧を制御するために、アクセプタ型の不純物としてボロンをイオンドープ法により半導体膜に添加する。添加する濃度は実施者は適宣決定すれば良い。
【００３５】
こうして形成された多結晶シリコン膜をエッチング処理により島状に分割して、半導体膜１０３〜１０６を形成する。その上に、ゲート絶縁膜１０７として、ＳｉＨ4、Ｎ2Ｏを用いプラズマＣＶＤ法により作製される酸化窒化シリコン膜を１１０ｎｍの厚さに形成する（図３（Ｂ））。
【００３６】
さらに、ゲート絶縁膜１０７上に第１の導電膜１０８として窒化タンタル膜をスパッタ法で３０ｎｍの厚さに形成し、さらに第２の導電膜１０９としてタングステンを３００ｎｍの厚さに形成する（図３（Ｃ））。
【００３７】
次に、図４（Ａ）に示すように光感光性のレジスト材料を用い、マスク１１０〜１１３を形成する。そして、第１の導電膜１０８及び第２の導電膜１０９に対する第１のエッチング処理を行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いる。エッチング用ガスに限定はないがＷ膜や窒化タンタル膜のエッチングにはＣＦ4とＣｌ2とＯ2とを用いる。それぞれのガス流量を２５／２５／１０とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してエッチングを行う。この場合、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件により主にＷ膜を所定の形状にエッチングする。
【００３８】
この後、エッチング用ガスをＣＦ4とＣｌ2に変更し、それぞれのガス流量比を３０／３０とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2との混合ガスは窒化タンタル膜とＷ膜とを同程度の速度でエッチングする。こうして、端部にテーパーを有する第１の電極１１４ａ〜１１７ａおよび第２の電極１１４ｂ〜１１７ｂからなる第１の形状のゲート電極１１４〜１１７を形成する。テーパーは４５〜７５°で形成する。尚、第２の絶縁膜上に残渣を残すことなくエッチングするためには１０〜２０％程度の割合でエッチング時間を増加させると良い。なお、ゲート絶縁膜１０７の第１の形状のゲート電極１１４〜１１７で覆われない領域の表面は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００３９】
次に、マスク１１０〜１１３を除去せずに図４（Ｂ）に示すように第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このエッチング条件により第２の導電膜として用いたＷ膜をエッチングする。こうして第３の電極１１８ａ〜１２１ａと第４の電極１１８ｂ〜１２１ｂからなる第２の形状のゲート電極１１８〜１２１を形成する。ゲート絶縁膜１０７の第２の形状のゲート電極１１８〜１２１で覆われない領域表面は２０〜５０ｎｍ程度エッチングされ薄くなる。なお、本明細書では、第３の電極、第４の電極を便宜上電極（Ａ）、電極（Ｂ）とも称することとする。
【００４０】
続いてｎ型を付与する不純物元素（ｎ型不純物元素）を半導体層に添加する第１のドーピング処理を行う。第１のドーピング処理は、質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状のゲート電極１１４〜１１７をマスクとして用い、水素希釈のフォスフィン（ＰＨ3）ガスまたは希ガスで希釈したフォスフィンガスを用い、半導体膜１０３〜１０６に第１の濃度のｎ型不純物元素を含むｎ型不純物領域１２２〜１２５を形成する。このドーピングにより形成する第１の濃度のｎ型不純物元素を含むｎ型不純物領域のリン濃度は１×１０16〜１×１０17／ｃｍ3)となるようにする。
【００４１】
その後、第２の半導体層１０４、第４の半導体層１０６の全体を覆う第１のマスク１２６、１２８と第３の半導体層１０５の一部および第３の半導体層１０５上の第２の形状のゲート電極１２０の一部を覆う第２のマスク１２７を形成し、第２のドーピング処理を行う。第２のドーピング処理では、第３の電極（電極（Ａ））１１８ａ、１２０ａを通して第１の半導体層１０３および第３の半導体層１０５に第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２９、１３０を形成する。このドーピングにより形成する第２の濃度のｎ型不純物元素を含むｎ型不純物領域のリン濃度は１×１０17〜１×１０19／ｃｍ3となるようにする。
【００４２】
続いて、マスク１２６〜１２８をそのままに第３のドーピング処理を行う。第１の半導体層１０３、第３の半導体層１０５にゲート絶縁膜１０７を通してｎ型不純物元素を添加を行い、第３の濃度のｎ型不純物元素を含むｎ型不純物領域１３１、１３２を形成する。このドーピングにより形成する第３の濃度のｎ型不純物元素を含むｎ型不純物領域のリン濃度は１×１０20〜１×１０21／ｃｍ3となるようにする。
【００４３】
なお、本実施例では、以上のように２回にわけて不純物元素を添加しているが、ゲート絶縁膜およびゲート電極を形成する第３の電極の膜厚を制御したり、ドーピングの際の加速電圧を調整したりすることにより、１回のドーピング工程で、第２の濃度のｎ型不純物元素を含むｎ型不純物領域および第３の濃度のｎ型不純物元素を含むｎ型不純物領域を形成することもできる。
【００４４】
次いで、図５（Ａ）で示すように第１の半導体層１０３および第３の半導体層１０５を覆うマスク１３３、１３４を形成し第４のドーピング処理を行う。ドーピングは水素希釈のジボラン（Ｂ2Ｈ6）ガスまたは希ガスで希釈したジボランガスを用い、第２の半導体層１０４に第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３６及び第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３５を形成する。また、画素部において保持容量を形成する第４の半導体層１０７には、第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３８及び第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３７が形成される。第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３６、１３８は電極（Ａ）１１９ａ、１２１ａと重なる領域に形成されるものであり、１×１０18〜１×１０20／ｃｍ3の濃度範囲でボロンを添加し、第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３５、１３７には２×１０20〜３×１０21／ｃｍ3の濃度範囲でボロンが添加されるようにする。
【００４５】
以上までの工程でそれぞれの半導体膜にリン又はボロンが添加された領域が形成される。第２の形状のゲート電極１１８〜１２０はゲート電極となる。また、第２の形状の電極１２１は画素部において保持容量を形成する一方の容量電極となる。
【００４６】
次いで、図５（Ｂ）に示すように、それぞれの半導体膜に添加された不純物元素を活性化処理するために、ＹＡＧレーザの第２高調波（５３２ｎｍ）の光を半導体膜に照射する。
【００４７】
なお、半導体層に添加された不純物元素を活性化する方法として、本実施例で開示するＹＡＧレーザの第２高調波の光を照射する方法以外に、炉を用いて５５０℃で４時間加熱処理を行う方法、もしくはＲＴＡによる加熱処理方法（ガスまたは光を熱源として用いるＲＴＡ法も含む）でもよい。炉を用いた加熱処理を行う場合には、ゲート電極を形成する導電膜の酸化を防ぐために加熱処理前にゲート電極およびゲート絶縁膜を覆う絶縁膜を形成したり、加熱処理の際の雰囲気を減圧窒素雰囲気にしたりすればよい。以上のように、半導体層に添加された不純物元素の活性化する方法はいくつかあるため、その方法は実施者が適宜決定すればよい。
【００４８】
その後、図５（Ｂ）に示すように、プラズマＣＶＤ法で窒化シリコン膜または窒化酸化シリコン膜から成る第１の層間絶縁膜１３９を５０ｎｍの厚さに形成し、クリーンオーブンを用いて４１０℃の加熱処理を行い、窒化シリコン膜または窒化酸化シリコン膜から放出される水素で半導体膜の水素化を行う。
【００４９】
次いで、第１の層間絶縁膜１３９上に第２の層間絶縁膜１４０をアクリルで形成する。そしてコンタクトホールを形成する。このエッチング処理においては外部入力端子部（図示はしない）が形成されている領域の第１の層間絶縁膜及び第２の層間絶縁膜も除去する。そして、チタン膜とアルミニウム膜を積層して形成される配線１４２〜１４９を形成する。
【００５０】
以上のようにして、同一基板上にｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２を有する駆動回路２０５と、画素ＴＦＴ２０３と保持容量２０４を有する画素部２０６を形成することができる。保持容量２０４は半導体１０６、ゲート絶縁膜１０７、容量配線１２１で形成されている。
【００５１】
ここまでの工程で形成された画素部の上面図を図１６に示す。図１６ではほぼ一画素分の上面図を示し、付与する符号は図５と共通なものとしている。また、Ａ−Ａ'及びＢ−Ｂ'線の断面構造が図５に対応している。図１６の画素構造において、本発明を適用することにより、ＴＦＴサイズを小さくすることができるため、画素部の開口率を向上することができる。また、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体層を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。また、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造となっている。
【００５２】
駆動回路２０５のｎチャネル型ＴＦＴ２０１はチャネル形成領域１５０、ゲート電極を形成する電極（Ａ）１１８ａと重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域１２９（Ｌov領域）と、ソース領域またはドレイン領域として機能する第３の濃度のｎ型不純物元素を含むｎ型不純物領域１３１を有している。Ｌov領域のチャネル長方向の長さは０．５〜２．５μｍ、好ましくは１．５μｍで形成する。このようなＬov領域の構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ２０１の構造が適している。
【００５３】
駆動回路２０５のｐチャネル型ＴＦＴ２０２にはチャネル形成領域１５１、ゲート電極を形成する電極（Ａ）１１９ａの外側に第１の濃度のｐ型不純物元素を含むｐ型不純物領域１３５（ソース領域またはドレイン領域として機能する領域）と、電極（Ａ）１１９ａと重なる第２の濃度のｐ型不純物元素を含むｐ型不純物領域１３６を有している。
【００５４】
画素部２０６のＴＦＴ（画素ＴＦＴ）２０３にはチャネル形成領域１５２、の外側に形成される第１の濃度のｎ型不純物元素を含むｎ型不純物領域１２４と、ゲート電極を形成する電極（Ａ）１２０ａとゲート絶縁膜を介して重なる第２の濃度のｎ型不純物元素を含むｎ型不純物領域１３０と、ソース領域またはドレイン領域として機能する第３の濃度のｎ型不純物元素を含むｎ型不純物領域１３２を有している。また、保持容量２０４の一方の電極として機能する半導体層１０６にはｐ型不純物領域１３７、１３８が形成されている。
【００５５】
以上のように、本発明は駆動回路部と画素部というように動作条件の異なる回路に対応して適宣配置を決めることができる。
【００５６】
図１０はアクティブマトリクス基板の回路構成の一例を示す回路ブロックである。ＴＦＴを組み込まれて形成される画素部６０１、データ信号線駆動回路６０２、走査信号線駆動回路６０６が形成されている。
【００５７】
データ信号線駆動回路６０２は、シフトレジスタ６０３、ラッチ６０４、６０５、その他バッファ回路などから構成される。シフトレジスタ６０３にはクロック信号、スタート信号が入力し、ラッチにはデジタルデータ信号やラッチ信号が入力する。また、走査信号線駆動回路６０６もシフトレジスタ、バッファ回路などから構成されている。画素部６０１の画素数は任意なものとするが、ＸＧＡならば１０２４×７６８個の画素が設けられる。
【００５８】
このようなアクティブマトリクス基板を用いて、アクティブマトリクス駆動をする表示装置を形成することができる。本実施例では画素電極を光反射性の材料で形成したため、液晶表示装置に適用すれば反射型の表示装置を形成することができる。このような基板から液晶表示装置や有機発光素子で画素部を形成する発光装置を形成することができる。こうして反射型の表示装置に対応したアクティブマトリクス基板を作製することができる。
【００５９】
（実施例２）
本実施例では、半導体装置の作製方法の他の実施例について図６を用いて説明する。なお、実施例１と図４（Ａ）に示した第１のエッチング工程までは同一工程である。図４（Ａ）に示した第１のエッチング工程まで済んだ素子が形成途中の基板の様子を図６（Ａ）に示している。
【００６０】
図６（Ａ）において、基板１００、下地絶縁膜１０１（酸化窒化シリコン膜からなる下地絶縁膜１０１ａ、窒化酸化シリコン膜からなる下地絶縁膜１０１ｂ）、第１乃至４の半導体層１０３〜１０６、ゲート絶縁膜１０７、第１の形状のゲート電極１１４〜１１７である。
【００６１】
ここで、第１のドーピング工程を行う。第１乃至４の半導体層１０３〜１０６にｎ型不純物元素を添加して、ｎ型不純物元素を１×１０15〜１×１０17／ｃｍ3の低濃度に含む第１の濃度のｎ型不純物元素を含むｎ型不純物領域３０１〜３０４を形成する。
【００６２】
次いで、第２のエッチング工程を行う。第１の形状のゲート電極１１４〜１１７（第１の電極１１４ａ〜１１７ａおよび第２の電極１１４ｂ〜１１７ｂからなる）をエッチングして、第２の形状のゲート電極３０５〜３０８（電極（Ａ）３０５ａ〜３０８ａおよび電極（Ｂ）３０５ｂ〜３０８ｂからなる）を形成する。
【００６３】
ここまでの工程が終了した後は、実施例１の図４（Ｃ）で示した第２のドーピング工程から同様に作製工程を進め、図５（Ｃ）に示したようなアクティブマトリクス基板を作製することができる。
【００６４】
（実施例３）
実施例１または２で活性層に用いる半導体膜の作製方法の一実施例を図７を用いて説明する。図７において、非晶質構造を有する半導体膜の全面に触媒作用のある金属元素を全面に添加して結晶化した後、ゲッタリングを行う方法である。
本実施例で示す方法で得られた良好な結晶性を有する半導体膜を活性層に用いることで高い電界効果移動度を得ることができ、信頼性の高いＴＦＴを作製することができる。
【００６５】
図７（Ａ）において、基板７０１はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。基板７０１の表面には、下地絶縁膜としてプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される第１酸化窒化シリコン膜７０２を５０ｎｍの厚さに形成し、ＳｉＨ4とＮ2Ｏから作製される第２酸化窒化シリコン膜７０３を１００ｎｍの厚さに形成したものを適用する。下地絶縁膜はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。
【００６６】
下地絶縁膜の上に形成する非晶質構造を有する半導体膜７０４は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００ｎｍの厚さに形成する。良質な結晶を得るためには、非晶質構造を有する半導体膜７０４に含まれる酸素、窒素などの不純物濃度を５×１０18／ｃｍ3以下に低減させておくと良い。これらの不純物は非晶質半導体の結晶化を妨害する要因となり、また結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【００６７】
その後、非晶質構造を有する半導体膜７０４の表面に、結晶化を促進する触媒作用のある金属元素を添加する。半導体膜の結晶化を促進する触媒作用のある金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであり、これらから選ばれた一種または複数種を用いることができる。代表的にはニッケルを用い、重量換算で１〜１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層７０５を形成する。この場合、当該溶液の馴染みをよくするために、非晶質構造を有する半導体膜７０４の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンなど半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【００６８】
勿論、触媒含有層７０５はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。また、触媒含有層７０５は非晶質構造を有する半導体膜７０４を形成する前、即ち下地絶縁膜上に形成しておいても良い。
【００６９】
非晶質構造を有する半導体膜７０４と触媒含有層７０５とを接触した状態を保持したまま結晶化のための加熱処理を行う。加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール（Rapid Thermal Annealing）法（以下、ＲＴＡ法と記す）を採用する。生産性を考慮すると、ＲＴＡ法を採用することが好ましいと考えられる。
【００７０】
ＲＴＡ法で行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板１００はそれ自身が歪んで変形することはない。こうして、非晶質構造を有する半導体膜を結晶化させ、図７（Ｂ）に示す結晶構造を有する半導体膜７０６を得ることができるが、このような処理で結晶化できるのは触媒含有層を設けることによりはじめて達成できるものである。
【００７１】
その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、５００℃にて１時間程度の加熱処理を行い、非晶質構造を有する半導体膜７０４が含有する水素を放出させておく。そして、電熱炉を用いて窒素雰囲気中にて５５０〜６００℃、好ましくは５８０℃で４時間の加熱処理を行い結晶化を行う。こうして、図７（Ｂ）に示す結晶構造を有する半導体膜７０６を形成する。
【００７２】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには、結晶構造を有する半導体膜７０６に対してレーザ光を照射することも有効である。レーザには波長４００ｎｍ以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いる。いずれにしても、繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザ光を用い、当該レーザ光を光学系にて１００〜４００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもって結晶構造を有する半導体膜７０６に対するレーザ処理を行っても良い。
【００７３】
このようにして得られる結晶構造を有する半導体膜７０６には、触媒元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19／ｃｍ3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法でゲッタリングにより当該元素を除去する。
【００７４】
まず、図７（Ｃ）に示すように結晶構造を有する半導体膜７０６の表面に薄いバリア層７０７を形成する。バリア層７０７の厚さは特に限定されないが、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドで代用しても良い。また、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。また、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。或いは、プラズマＣＶＤ法やスパッタ法、蒸着法などで１〜５ｎｍ程度の酸化膜を堆積してバリア層としても良い。
【００７５】
その上にプラズマＣＶＤ法やスパッタ法で半導体膜７０８を２５〜２５０ｎｍの厚さで形成する。代表的にはアルゴンを用いたスパッタ法でアルゴンを０．０１〜２０原子％含む非晶質シリコン膜で形成する。この半導体膜７０８は後に除去するので、結晶構造を有する半導体膜７０６とエッチングの選択比を高くするため、密度の低い膜としておくことが望ましい。非晶質シリコン膜中に希ガス元素を添加させて、膜中に希ガス元素を同時に取り込ませると、それによりゲッタリングサイトを形成することができる。
【００７６】
希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用い、イオンドープ法或いはイオン注入法で半導体膜に注入することに特徴を有している。これら希ガス元素のイオンを注入する意味は二つある。一つは注入によりダングリングボンドを形成し半導体膜に歪みを与えることであり、他の一つは半導体膜の格子間に当該イオンを注入することで歪みを与えることである。不活性気体のイオンを注入はこの両者を同時に満たすことができるが、特に後者はアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。
【００７７】
ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。加熱処理はファーネスアニール法やＲＴＡ法で行う。ファーネスアニール法で行う場合には、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。また、ＲＴＡ法を用いる場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【００７８】
ゲッタリングは、被ゲッタリング領域（捕獲サイト）にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。図７（Ｅ）において矢印で示すように、触媒元素が移動する方向は半導体膜の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。
【００７９】
尚、この加熱処理によっても１×１０20／ｃｍ3以上の濃度で希ガス元素を含む半導体膜７０８は結晶化することはない。これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体膜の結晶化を阻害するためであると考えられる。
【００８０】
その後、非晶質半導体７０８を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層７０７はエッチングストッパーとして機能する。また、バリア層７０７はその後フッ酸により除去すれば良い。
【００８１】
こうして図７（Ｅ）に示すように触媒元素の濃度が１×１０17／ｃｍ3以下にまで減じられた結晶構造を有する半導体膜７１０を得ることができる。こうして形成された結晶構造を有する半導体膜７１０は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１または２で示す半導体膜に適用することができる。
【００８２】
（実施例４）
実施例３で得られた結晶構造を有する半導体膜７０６に残存する触媒元素をゲッタリングする他の方法を図８に示す。結晶構造を有する半導体膜７０６上にマスク用の酸化シリコン膜を１５０ｎｍ形成し、レジストのマスク７１２を形成した後、当該酸化シリコン膜をエッチングすることによりマスク絶縁膜７１１を得る。その後、希ガス元素、または希ガス元素とリン、またはリンのみをイオンドープ法で結晶構造を有する半導体膜７０６に注入し、ゲッタリングサイト７１３を形成する。
【００８３】
その後、図８（Ｂ）で示すようにファーネスアニール法でにより、窒素雰囲気中にて４５０〜６００℃で０．５〜１２時間の加熱処理を行う。この加熱処理により、結晶構造を有する半導体膜７０６に残存する触媒元素はゲッタリングサイト７１３に移動し濃集させることができる。
【００８４】
その後、マスク絶縁膜７１１及びゲッタリングサイトをエッチングして除去することにより結晶構造を有する半導体膜７１０を得ることができる。本実施例で作製される結晶構造を有する半導体膜７１０は、実施例１または２で示す半導体膜に適用することができる。
【００８５】
（実施例５）
実施例３において基板７０１上に形成する下地絶縁膜として、１〜１０ｎｍの窒化シリコン膜を用いることもできる。図９はそのような下地絶縁膜７２０を用い、実施例３と同様にして作製した結晶構造を有する半導体膜７０６、バリア層７０７、半導体膜７０８、希ガス元素を添加した半導体膜７０９が形成され、加熱処理によりゲッタリングを行っている状態を示している。ニッケルなどの触媒元素は酸素又は酸素の近傍に捕獲される性質があるため、下地絶縁膜を窒化シリコン膜で形成することにより、結晶構造を有する半導体膜７０６から触媒元素を半導体膜７０８又は希ガス元素を添加した半導体膜７０９に移動させることが容易となる。実施例１または２で示す半導体膜に適用することができる。
【００８６】
（実施例６）
本実施例では、チャネル形成領域、ソース領域およびドレイン領域を含む半導体層に、高温で加熱処理して得られた半導体（代表的にはシリコン）膜（以下、高温ポリシリコン膜という）を用いる場合について説明する。
【００８７】
耐熱性の高い石英基板基板上にＰＥＣＶＤ法で非晶質半導体膜を形成する。次いで、炉を用いて６００℃で２４時間の加熱処理を行い、結晶質半導体膜を形成する。なお、この結晶化処理において半導体膜表面に酸化シリコン膜が形成されるが、エッチング等で除去できるごく薄い膜であるため問題はない。
【００８８】
次いで、結晶質半導体膜の表面に形成された酸化膜を除去した後、ゲート絶縁膜を形成するための加熱処理を行う。結晶質半導体膜を９００〜１０５０℃にて加熱処理し、結晶質半導体膜の表面に酸化膜を形成する。この酸化シリコン膜をゲート絶縁膜に用いる。最終的に結晶質半導体膜の膜厚が３０〜５０ｎｍになるように結晶質半導体膜を加熱処理することによりその表面に酸化シリコン膜を形成すればよい。
【００８９】
このようにして高温加熱処理により得られた結晶性の高い高い電界効果移動度が得られる半導体膜をチャネル形成領域、ソース領域およびドレイン領域を含む半導体層に用いることにより、優れた特性をもつＴＦＴを実現でき、さらにこのＴＦＴを回路に用いることで高い信頼性を有する半導体装置を実現することができる。本実施例は、実施例１、２と組み合わせて用いることが可能である。
【００９０】
（実施例７）
本実施例では、発光装置の作製工程の一例について図１５を用いて説明する。
【００９１】
図１５はアクティブマトリクス駆動方式の発光装置の構造を示す一例である。
ここで示す駆動回路部６５０のｎチャネル型ＴＦＴ６５２、ｐチャネル型ＴＦＴ６５３、及び画素部６５１のスイッチング用ＴＦＴ６５４、電流制御用ＴＦＴ６５５は、本発明を用いて、実施例１と同様にして作製されるものである。
【００９２】
ゲート電極６０８〜６１１の上層には、窒化シリコン、酸化窒化シリコンからなる第１の層間絶縁膜６１８が形成され、保護膜として用いている。さらに平坦化膜として、ポリイミドまたはアクリルなど有機樹脂材料から成る第２の層間絶縁膜６１９を形成している。
【００９３】
駆動回路部６５０の回路構成は、ゲート信号側駆動回路とデータ信号側駆動回路とで異なるがここでは省略する。ｎチャネル型ＴＦＴ６５２及びｐチャネル型ＴＦＴ６５３には配線６１２、６１３が接続し、これらのＴＦＴを用いてシフトレジスタやラッチ回路、バッファ回路などを形成している。
【００９４】
画素部６５１では、データ配線６１４がスイッチング用ＴＦＴ６５４のソース側に接続し、ドレイン側の配線６１５は電流制御用ＴＦＴ６５５のゲート電極６１１と接続している。また、電流制御用ＴＦＴ６５５のソース側は電源供給配線６１７と接続し、ドレイン側の電極６１６が発光素子の陽極と接続している。
【００９５】
その後、第１の層間絶縁膜６１８を形成し、続いて第２の層間絶縁膜６１９を形成する。第２の層間絶縁膜６１９としては、無機絶縁物材料を１．０〜２．０μｍの平均膜厚で形成すればよい。無機樹脂材料としては、酸化シリコン膜または酸化窒化シリコン膜を公知のスパッタ法またはプラズマＣＶＤ法を用いて形成すればよい。さらに窒化酸化シリコン膜を用いる場合は、プラズマＣＶＤ装置によって、原料ガスにＳｉＨ4とＮ2Ｏを用いて、成膜条件は、圧力０．３ｔｏｒｒ、基板温度４００℃、ＲＦ出力１００Ｗ、原料ガス流量はＳｉＨ4は４ｓｃｃｍ、Ｎ2Ｏは４００ｓｃｃｍで形成すればよい。また、第２の層間絶縁膜６１９としてＳＯＧ膜を用いてもよい。さらに、第２の層間絶縁膜６１９は、アクリル等の有機絶縁膜を用いて作製してもよい。
【００９６】
なお、第２の層間絶縁膜６１９を無機絶縁膜を用いて作製した場合は、第２の層間絶縁膜６１９の表面をＣＭＰ（Chemical Mechanical Polish：化学機械研磨）法と呼ばれる技術で層間絶縁膜を研磨し平坦化するのが好ましい。ＣＭＰ法は、被加工物の表面を基準にし、それにならって表面を化学的または機械的に平坦化する手法である。一般的に定盤（Platen or Polishing Plate）の上に研磨布または研磨パッド（本明細書では、以下総称してパッド（Pad）と呼ぶ）を貼り付け、被加工物とパッドとの間にスラリーを供給しながら定盤と被加工物とを各々回転または揺動させて被研磨物の表面を化学・機械の複合作用により被加工物の表面を研磨する方法である。なお、ＣＭＰ法による平坦化処理工程が終了した後に、第２の層間絶縁膜６１９の平均膜厚が１．０〜２．０μｍ程度になるようにする。
【００９７】
続いて、第３絶縁膜６２０、第４絶縁膜６２１を形成する。窒化シリコンまたは酸化窒化シリコンから成る第４絶縁膜６２１は、有機化合物層６２４に含まれるアルカリ金属や有機物の汚染からＴＦＴの主要構成要素である半導体膜を保護する役割および、酸素や水分によって劣化する有機化合物層６２４を保護する役割を果たしている。
【００９８】
次いで、第４絶縁膜６２１上に透明性導電膜を８０〜１２０ｎｍの厚さで形成し、エッチングすることによって陽極６２２を形成する。なお、本実施形態では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【００９９】
続いて、陽極６２２の端部を被覆する隔壁層６２３を形成するために、レジスト、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等の膜を形成する。隔壁層は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。なお、感光性アクリルを用いて隔壁層を形成する場合は、感光性アクリル膜をエッチングしてから１８０〜３５０℃で加熱処理を行うのが好ましい。また、非感光性アクリル膜を用いて形成する場合には、１８０〜３５０℃で加熱処理を行った後、エッチングして隔壁層６２３を形成するのが好ましい。また、酸化珪素膜を用いる場合には、ＣＶＤ法などによって成膜すればよい。
【０１００】
次いで、陽極６２２および隔壁層６２３上に有機化合物層６２４、陰極６２５を蒸着法により形成する。なお、本実施形態では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。なお、有機化合物層６２４は、発光層の他に正孔注入層、正孔輸送層、電子輸送層、電子注入層及びバッファ層といった複数の層を公知の材料を用いて、組み合わせて積層することにより形成されている。なお、有機化合物層６２４の詳細な構造は任意なものとする。なお、その他に、発光層としては、Ａｌｑ3、ＰＶＣ、Ｉｒ（ｐｐｙ）3等の材料、正孔注入層として銅フタロシアニン、正孔輸送層としてＭＴＤＡＴＡ(４,４',４''-tris(３-methylphenylphenylamino)triphenylamine)、α−ＮＰＤ等、電子注入層としてＢＣＰ、電子輸送層として１,３,４−オキサジアゾール誘導体、１,２,４−トリアゾール誘導体（ＴＡＺ）、シリコンを含む有機系材料であるＳＡｌｑ（Ａｌｑ3の３つの配位子の１つをトリフェニルシラノール構造で置換したもの）といった材料を用いることも可能である。
【０１０１】
このようにして陽極６２２、有機化合物層６２４および陰極６２５からなる有機発光素子６２６が形成される。
【０１０２】
続いて、第５絶縁膜６２７をＤＬＣ膜等の絶縁膜を形成する。このようにして、図１５に示すような、隔壁層がテーパー形状の発光装置を作製することができる。
【０１０３】
以上のように、ＴＦＴサイズを縮小して、低いリーク電流と高いオン電流とを両立できる本発明の半導体装置は、１画素のなかにスイッチング用ＴＦＴと電流制御用ＴＦＴと少なくとも２個以上のＴＦＴが形成され、開口率低下（輝度の低下、発光効率の低下）が問題になっている発光装置に適用することで、特に有効に用いることができる。
【０１０４】
（実施例８）
本発明を実施して形成されたアクティブマトリクス型液晶ディスプレイ（液晶表示装置）は、様々な電気器具の表示部に用いることができる。
【０１０５】
表示部に液晶表示装置を用いる電気器具の一例として、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの具体例を図１１、図１２及び図１３に示す。
【０１０６】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１０７】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１０８】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１０９】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１１０】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１１１】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１１２】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１１３】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１１４】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１５】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１６】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【０１１７】
図１３（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【０１１８】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【０１１９】
図１３（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜５を組み合わせて作製されたアクティブマトリクス基板を用いて作製された液晶表示装置で実現することができる。
【０１２１】
【発明の効果】
本発明により、活性層のサイズを大きくすることなく電気特性の良好なＴＦＴを作製することができる。特に、高画質のために画素数を増やし画素サイズがどんどん小さくなるなかで、高い開口率を求められる近年の液晶表示装置を作製する場合に本発明は有効である。
【０１２２】
また、本発明を用いれば作製工程数を増加させることなく各回路に要求される性能に応じたＴＦＴを工程数を増やすことなく作りわけることができ、アクティブマトリクス基板の動作特性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置とその電気特性を示す図。
【図２】 従来の半導体装置（一例）の構造とその電気特性を示す図。
【図３】 本発明の半導体装置の作製工程を示す図。
【図４】 本発明の半導体装置の作製工程を示す図。
【図５】 本発明の半導体装置の作製工程を示す図。
【図６】 本発明の実施の一例を示す図。
【図７】 本発明の実施の一例を示す図。
【図８】 本発明の実施の一例を示す図。
【図９】 本発明の実施の一例を示す図。
【図１０】 本発明の実施の一例を示す図。
【図１１】 電気器具の一例を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 電気器具の一例を示す図。
【図１４】 本発明の半導体装置と従来の半導体装置（一例）との電気特性を比較した結果を示す図。
【図１５】 本発明を適用して作製された発光素子の一例を示す図。
【図１６】 本発明の半導体装置の上面図。
Claims (12)
- 絶縁表面に形成された半導体層と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた第１のゲート電極と、前記ゲート絶縁膜の上に前記第１のゲート電極と並んで設けられた第２のゲート電極と、を含み、
前記半導体層は、前記第１のゲートと重なる第１チャネル形成領域と、前記第２のゲートと重なる第２チャネル形成領域と、第１の濃度の第１不純物領域及び第２不純物領域と、第２の濃度の第３不純物領域及び第４不純物領域と、第３の濃度の第５不純物領域、第６不純物領域、及び第７不純物領域と、を含み、
前記第１乃至第７不純物領域は、同一導電型であり、
前記第２の濃度は、前記第１の濃度よりも高く、
前記第３の濃度は、前記第１の濃度及び前記第２の濃度よりも高く、
前記第１の濃度は１×１０ １５ 〜１×１０ １７ ／ｃｍ ３ であり、前記第２の濃度は１×１０ １７ 〜１×１０ １９ ／ｃｍ ３ であり、前記第３の濃度は１×１０ ２０ 〜１×１０ ２１ ／ｃｍ ３ であり、
前記第５不純物領域は、前記半導体層の一端に設けられ、
前記第６不純物領域は、前記半導体層の他端に設けられ、
前記第７不純物領域は、前記第１チャネル形成領域と前記第２チャネル形成領域との間に設けられ、
前記第１不純物領域は、前記第５不純物領域と前記第１チャネル形成領域との間に設けられ、
前記第２不純物領域は、前記第６不純物領域と前記第２チャネル形成領域との間に設けられ、
前記第３不純物領域は、前記第７不純物領域と前記第１チャネル形成領域との間に設けられ、
前記第４不純物領域は、前記第７不純物領域と前記第２チャネル形成領域との間に設けられ、
前記第１のゲート電極と前記第２のゲート電極とは、それぞれ、電極Ａと、前記電極Ａの上に設けられ、前記電極Ａよりも幅が狭い電極Ｂとを含み、
前記第１のゲート電極に含まれる前記電極Ａの一部は、前記第３不純物領域と重なり、
前記第２のゲート電極に含まれる前記電極Ａの一部は、前記第４不純物領域と重なり、
前記第１不純物領域及び前記第２不純物領域は、前記第１のゲート電極及び前記第２のゲート電極と重なっていないことを特徴とする半導体装置。 - 請求項１において、前記第１乃至第７不純物領域は、それぞれ、ｎ型不純物領域であることを特徴とする半導体装置。
- 請求項１又は請求項２において、前記電極Ａは、Ｗ、Ｍｏ、Ｔａ、Ｔｉから選ばれた元素からなる導電膜、前記元素を主成分とする化合物からなる導電膜、もしくは前記元素を主成分とする合金からなる導電膜であることを特徴とする半導体装置。
- 請求項１乃至請求項３のいずれか一において、前記電極Ｂは、Ａｌ、Ｃｕから選ばれた元素からなる導電膜、前記元素を主成分とする化合物からなる導電膜、もしくは前記元素を主成分とする合金からなる導電膜であることを特徴とする半導体装置。
- 請求項１乃至請求項４のいずれか一に記載の半導体装置を有する液晶表示装置。
- 請求項５に記載の液晶表示装置を表示部に用いたカメラ、プロジェクター、ヘッドマウントディスプレイ、パーソナルコンピュータ又は携帯情報端末。
- 絶縁表面に半導体層を形成し、
前記半導体層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に第１の導電膜と第２の導電膜とを順に形成し、
前記第１の導電膜と前記第２の導電膜とをエッチングして、電極Ａと、前記電極Ａの上に設けられ、前記電極Ａよりも幅が狭い電極Ｂとを含む、第１のゲート電極及び第２のゲート電極をそれぞれ形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記半導体層に第１の不純物元素を添加し、前記半導体層の前記第１のゲート電極側の一端、前記半導体層の前記第２のゲート電極側の一端、及び前記半導体層における前記第１のゲート電極と前記第２のゲート電極との間の領域に、前記第１の不純物元素が第１の濃度で添加された不純物添加領域を形成するとともに、前記半導体層の前記第１のゲート電極と重なる領域及び前記半導体層の前記第２のゲート電極と重なる領域に、前記第１の不純物元素が添加されない不純物非添加領域を形成し、
前記半導体層の前記第１のゲート電極側の一端に形成された前記不純物添加領域の一部であって前記不純物非添加領域と隣接する領域と、前記第１のゲート電極の一部とを覆う第１のマスクを形成し、
前記半導体層の前記第２のゲート電極側の一端に形成された前記不純物添加領域の一部であって前記不純物非添加領域と隣接する領域と、前記第２のゲート電極の一部とを覆う第２のマスクを形成し、
前記半導体層のうち前記第１のマスクで覆われていない部分と、前記第２のマスクで覆われていない部分とに、前記電極Ａと前記ゲート絶縁膜とを介して第２の不純物元素を前記半導体層に添加し、前記電極Ａと重なる領域に第２の濃度の不純物領域を形成し、
前記第１のマスク及び前記第２のマスクのそれぞれによって前記第１のゲート電極の一部及び前記第２のゲート電極の一部を覆ったまま、前記ゲート絶縁膜を介して第３の不純物元素を前記半導体層に添加し、前記半導体層のうち前記第１のマスク、前記第２のマスク、第１のゲート電極、及び前記第２のゲート電極とに覆われていない領域に第３の濃度の不純物領域を形成し、
前記第１乃至第３の不純物元素は、それぞれ、同一導電型の不純物元素であり、
前記第１の濃度は１×１０ １５ 〜１×１０ １７ ／ｃｍ ３ であり、前記第２の濃度は１×１０ １７ 〜１×１０ １９ ／ｃｍ ３ であり、前記第３の濃度は１×１０ ２０ 〜１×１０ ２１ ／ｃｍ ３ であることを特徴とする半導体装置の作製方法。 - 絶縁表面に半導体層を形成し、
前記半導体層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に第１の導電膜と第２の導電膜とを順に形成し、
前記第１の導電膜と前記第２の導電膜とをエッチングして、電極Ａと、前記電極Ａの上に設けられ、前記電極Ａよりも幅が狭い電極Ｂとを含む、第１のゲート電極及び第２のゲート電極をそれぞれ形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記半導体層に第１の不純物元素を添加し、前記半導体層の前記第１のゲート電極側の一端、前記半導体層の前記第２のゲート電極側の一端、及び前記半導体層における前記第１のゲート電極と前記第２のゲート電極との間の領域に、前記第１の不純物元素が第１の濃度で添加された不純物添加領域を形成するとともに、前記半導体層の前記第１のゲート電極と重なる領域及び前記半導体層の前記第２のゲート電極と重なる領域に、前記第１の不純物元素が添加されない不純物非添加領域を形成し、
前記半導体層の前記第１のゲート電極側の一端に形成された前記不純物添加領域の一部であって前記不純物非添加領域と隣接する領域と、前記第１のゲート電極の一部とを覆う第１のマスクを形成し、
前記半導体層の前記第２のゲート電極側の一端に形成された前記不純物添加領域の一部であって前記不純物非添加領域と隣接する領域と、前記第２のゲート電極の一部とを覆う第２のマスクを形成し、
前記第１のマスクで覆われていない部分と、前記第２のマスクで覆われていない部分とに、前記電極Ａと前記ゲート絶縁膜とを介して第２の不純物元素を前記半導体層に添加し、前記電極Ａと重なる領域に第２の濃度の不純物領域を形成するとともに、前記電極Ａがなく前記ゲート絶縁膜のみを介して前記第２の不純物が添加される前記不純物添加領域においては、前記第２の不純物元素が添加される領域を第３の濃度の不純物領域とし、前記不純物添加領域のうち前記第２の不純物元素が添加されない領域を第１の濃度の不純物領域とし、
前記第１及び第２の不純物元素は、同一導電型の不純物元素であり、
前記第１の濃度は１×１０ １５ 〜１×１０ １７ ／ｃｍ ３ であり、前記第２の濃度は１×１０ １７ 〜１×１０ １９ ／ｃｍ ３ であり、前記第３の濃度は１×１０ ２０ 〜１×１０ ２１ ／ｃｍ ３ であることを特徴とする半導体装置の作製方法。 - 請求項７において、前記第１乃至第３の不純物元素は、それぞれ、ｎ型不純物元素であることを特徴とする半導体装置の作製方法。
- 請求項８において、前記第１の不純物元素及び前記第２の不純物元素は、ｎ型不純物元素であることを特徴とする半導体装置の作製方法。
- 請求項７乃至請求項１０のいずれか一において、前記第１の導電膜は、Ｗ、Ｍｏ、Ｔａ、Ｔｉから選ばれた元素からなる導電膜、前記元素を主成分とする化合物からなる導電膜、もしくは前記元素を主成分とする合金からなる導電膜であることを特徴とする半導体装置の作製方法。
- 請求項７乃至請求項１１のいずれか一において、前記第２の導電膜は、Ａｌ、Ｃｕから選ばれた元素からなる導電膜、前記元素を主成分とする化合物からなる導電膜、もしくは前記元素を主成分とする合金からなる導電膜であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002117416A JP4044360B2 (ja) | 2001-04-19 | 2002-04-19 | 半導体装置およびその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001121819 | 2001-04-19 | ||
| JP2001-121819 | 2001-04-19 | ||
| JP2002117416A JP4044360B2 (ja) | 2001-04-19 | 2002-04-19 | 半導体装置およびその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003031589A JP2003031589A (ja) | 2003-01-31 |
| JP2003031589A5 JP2003031589A5 (ja) | 2005-08-04 |
| JP4044360B2 true JP4044360B2 (ja) | 2008-02-06 |
Family
ID=26613889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002117416A Expired - Fee Related JP4044360B2 (ja) | 2001-04-19 | 2002-04-19 | 半導体装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4044360B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4554286B2 (ja) * | 2004-06-23 | 2010-09-29 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP5207052B2 (ja) * | 2008-08-22 | 2013-06-12 | 株式会社豊田中央研究所 | 接合体およびその製造方法 |
| JP2014165310A (ja) * | 2013-02-25 | 2014-09-08 | Japan Display Inc | 表示装置 |
| CN109147576A (zh) * | 2018-09-05 | 2019-01-04 | 福建华佳彩有限公司 | 异形切割显示面板的像素切边区域的切边方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267755B1 (ko) * | 1993-03-18 | 2000-10-16 | 김영환 | 박막트랜지스터 제조방법 |
| JP4531175B2 (ja) * | 1998-12-03 | 2010-08-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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| A521 | Written amendment |
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| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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