JP4719260B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、異なる層が複数積層された構造の半導体装置の形成方法において、平坦化のための特別な手段を用いることなく、平坦化する技術に関する。
なお、本明細書において、異なる層が複数積層された構造の半導体装置としては、トランジスタ、特に電界効果型トランジスタ、代表的にはＭＯＳ（Metal Oxide Semiconductor）トランジスタや薄膜トランジスタ（Thin film transistor:ＴＦＴ）や、静電容量等の素子、また前記したこれらの素子からなる回路を含む装置、またこれらの装置をシステムとして含む電気器具等が含まれる。
近年、半導体装置を含む電気器具（ビデオカメラ、デジタルカメラ、プロジェクター、パーソナルコンピュータ、モバイルコンピュータ、携帯電話または電子書籍等）の小型化、軽量化、コストの低減に対する要求は高まるばかりである。
電気器具を小型化、軽量化しても性能が落ちないことはユーザーにとって当然の要求であり、電気器具には今以上の性能が要求され続ける。なお、電気器具の機能や性能を決定するのは、システムを構成するＬＳＩの特性や、電気器具の表示部における表示装置の特性である。そこで、ＬＳＩ等の半導体装置に関する微細化、高集積化や、表示装置の高輝度、高精細化に関する研究開発がさかんに進められている。微細度や集積度が向上することにより、ひとつのチップに搭載できる機能が多くなるため、上記したような電気器具の小型化、軽量化、高性能化の要求を満たす手段となり、表示装置においては、画素数が増えることで高精細な画像表示が可能となるからである。
また、例えば、ひとつのチップにＭＰＵ、メモリ、Ｉ／Ｏインターフェースなどひとつのシステムを構成する需要がモノリシックに搭載され、高速化、高信頼性、低消費電力化が可能なシステムオンチップや、前述したようなシステム（機能回路）がパネルと同一基板上に形成（搭載）されたシステムオンパネルを実現するために、高集積化の技術開発が続いている。
ここで、半導体装置の高集積化、微細化を進める上で微細化のレベルを決定すると言っても過言ではないのが、縮小投影露光による加工技術やエッチング技術である。縮小投影装置自体の性能の問題もあるが、投影露光による加工を行う処理基板の表面も考慮する必要がある。
例えば、材料や形成されるパターンが異なる複数の層を積層して形成される半導体装置において、平坦化処理を施していない場合は、図１（Ａ）に示すように第１の層１上に第２の層２を形成し、第３の層３を第２の層２に形成すると、第１の層１と第２の層２との高低差を反映した段差を有する構造となってしまう。
さらに、同様に第３の層３上に第４の層４、第５の層５と積層するに従って、段差６の高低差が大きくなってしまっていた。
特に、導電膜からなる配線は、集積度を上げるために線幅を狭くしていく方向であるが、配線の線幅を狭めることが配線抵抗を上げてしまうことになるため、配線の膜厚を厚くすることによって配線抵抗が上がるのを抑えている。そのため、段差（半導体装置表面の凸部と凹部との高低差）は大きくなるばかりである。
また、表面に凹凸形状を有している半導体装置の微細加工処理する場合、凹凸により投影のフォーカスが狂って設計通りの加工ができない、表面が凹凸形状のまま成膜すると、成膜材料によっては、カバレッジが悪く断線してしまったりするという問題があった。そして、加工すべき寸法が微細化すると露光処理する際のフォーカスマージンが小さくなるため、凹凸の段差がフォーカスマージン以下におさまるような表面にする必要性があると考えられるようになった。
そこで、半導体装置の表面を平坦化するために、図１（Ｂ）で示すように、第５の層５ａを過剰な膜厚で形成し、第４の層の影響を受けて形成された凸７をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法による研磨技術や、図１（Ｃ）に示すようにＳＯＧ膜８を成膜することで平坦化する方法が考えられた。
また、配線等による層間絶縁膜の凹凸が配向膜のラビングむらの原因となって液晶の配向乱れを引きおこし、画質の低下を招くという問題も有する液晶表示装置では、液体として塗布し焼成する有機絶縁膜を用い、有機絶縁膜を厚めに成膜することにより平坦な表面を形成している。
また、集積度を上げるために多層配線化された半導体装置では異なる層に形成された配線やゲート電極が層間絶縁膜を介し近接することで寄生容量が発生し、動作速度が低下するという問題も発生する。そのために層間絶縁膜は厚めに形成される傾向がある。
しかしＣＭＰ法による研磨処理は、研磨したい膜より下層に形成されたパターンの粗密によって研磨速度が局所的にかわってしまうディッシングの問題や、研磨処理によって発生する研磨屑や処理（研磨）液が基板の汚染の問題になることがあった。また、ＣＭＰ法による研磨処理は、必要以上に研磨することで配線表面をキズつけて信頼性を低下させてしまうという問題があった。また、簡易に研磨できる材料とできない材料があり、すべての半導体装置の作製に使用可能というわけではなかった。
また、上述したようなパターン密度依存性の問題を解決するために基板における粗密差をなくすためにダミーパターンを設けることも考えられるが、ダミーパターンを形成することにより設計の自由度が落ちる、また、表示装置においては開口率がおちる等の問題があった。
また、ＣＭＰ法による研磨技術は、平坦性を有しているシリコンウエハや石英基板上に形成されている半導体装置に対しては行うことが可能であるが、表面に大きなうねりを有する大型ガラス基板やフレキシブルなプラスチック基板上に形成された半導体装置に適用するのが難しいという問題があった。
ＳＯＧ膜による平坦化にも次のような問題がある。ＳＯＧ膜は、溶媒中に分散する絶縁膜材料をウエハ上にスピンコートなどを用いて塗布した後、加熱処理を行って形成される膜である。塗布膜は、表面張力によりウエハの凸部には薄く、凹部には厚く形成されるため平坦化処理に用いられるが、吸湿性が高いため、金属配線等の腐食の原因となり、信頼性を低下させるという問題がある。そこで、金属配線を保護するための膜や吸湿防止のための保護膜を形成する等のプロセスを追加する必要があり、工程の増加という問題がある。また、ＳＯＧ膜の膜質についても、透水性が高い、劣化しやすい、クラックが入りやすいという問題がある。
また、ＳＯＧ膜成膜は、膜材料塗布後に、焼成して酸化シリコン膜に準じる膜とし、さらに不要な領域の膜をエッチングして除去、保護膜の成膜というように平坦化のために必要な処理工程が多く、また、保護膜成膜までの間に吸湿してしまうなどの問題もあった。
また、ＳＯＧ膜のような処理工程で、単位面積あたりに形成されている素子の数が多い領域（例えば駆動回路や機能回路のように回路が密集した領域）と単位面積あたりに形成されている素子の数が少ない領域（例えば開口部を大きくして光が透過する領域を拡げたい画素部のような領域）とを同じ状態で平坦化するのは難しいという問題もあった。
また、表示装置においては、積層される層間絶縁膜の膜の種類が異なると、屈折率も変わり、界面で光が思わぬ方向に散乱して、ＴＦＴの半導体層に入射し、光リーク電流が発生するなどの問題があった。
また、集積度向上のため多層配線化した場合、異なる層の配線間で発生する寄生容量を低減させるために層間絶縁膜を厚く形成すると、導通をとるためのコンタクトホールの形成に時間がかかってしまう、形成されたコンタクトホールはアスペクト比が大きいため配線を形成する際によく用いられるスパッタ成膜等ではカバレッジが悪く、コンタクトホール底面まで配線が形成されずに断線が起こってしまいコンタクトホール関連の信頼性が落ちてしまう等という問題もある。
本発明は、上記の問題を鑑み、材料や形成されたパターンが異なる複数の層が積層された構造の半導体装置において、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化処理を行わなくても平坦化でき、さらに基板材料を選ばず、簡便に平坦化を行う方法を提供することを課題とする。また、異なる層の配線間に生じる寄生容量低減のために要求される層間絶縁膜の厚膜化と、コンタクトホール関連の信頼性向上のために要求される層間絶縁膜の薄膜化とを平坦化の方法を工夫することで両立させることを課題とする。
本発明は、異なる層が複数積層されて形成された半導体装置において、絶縁膜に開口部を形成し、その開口部内に配線（電極）または半導体層を形成することにより、絶縁膜および配線（電極）または半導体層上に形成される絶縁膜に対してＣＭＰ法による研磨処理またはＳＯＧ膜の成膜による平坦化を行わなくても表面の平坦化を行うことができるというものである。
また、本発明は、半導体装置の段差が存在する層の一部の平坦化に適用しても、すべての平坦化に適用してもよい。例えば、半導体層、ゲート絶縁膜およびゲート電極を含むトランジスタと、各トランジスタを電気的に接続する配線と、トランジスタと配線とを絶縁する層間絶縁膜とを含む半導体装置において、半導体層、ゲート電極および配線を形成することによって生じる段差の一部を平坦化するために本発明を適用してもよいし、すべての段差を平坦化するために本発明を適用してもよい。
さらに、本発明を応用することで、コンタクトホールが形成される位置においてのみ層間絶縁膜の膜厚を薄くしコンタクトホールのアスペクト比を下げ、コンタクトホールを形成しない場所においての膜厚は保つことで、寄生容量による遅延など増大させずにコンタクトホール関連の信頼性を上げることができる。
本発明は、開口部を有する第１の絶縁膜と前記開口部内部に形成された半導体層と、前記第１の絶縁膜及び前記半導体層を覆う第２の絶縁膜とを含むことを特徴とする。
また、本発明は開口部を有する第１の絶縁膜と、前記開口部内部に形成された電極と、前記第１の絶縁膜及び前記電極を覆う第２の絶縁膜と、を含むことを特徴とする。
また、本発明は開口部を有する絶縁膜と、前記開口部の底面から前記絶縁膜の前記開口部外の表面に連続して形成された配線を有していることを特徴とする。
また、本発明は開口部を有する第１の絶縁膜と、前記開口部の底面から前記第１の絶縁膜の前記開口部外の表面に連続して形成された配線と、前記第１の絶縁膜と前記配線を覆う第２の絶縁膜を有し、前記第２の絶縁膜には前記配線に達するコンタクトホールが、前記配線が前記表面上に形成されている位置に形成されていることを特徴とする。
また、本発明は第１の開口部を有する第１の絶縁膜と、前記第１の開口部の底面から前記第１の絶縁膜の前記開口部外の表面に連続して形成された配線と、前記第１の絶縁膜と前記配線を覆う、第２の開口部を有した第２の絶縁膜を有し、前記第２の開口部は、前記配線が前記表面に形成されている位置の上部に少なくとも一部が形成されており、前記第２の開口部の底面の前記位置に相当するところには前記配線に達するコンタクトホールが形成されていることを特徴とする。
また、本発明は第１の開口部と第２の開口部の隣接する開口部を有する絶縁膜と、前記第１の開口部の底面から、前記第１の開口部と前記第２の開口部の間の前期絶縁膜の表面を経由し、前記第２の開口部の底面まで連続して形成された配線を有していることを特徴とする。
また、本発明は第１の開口部と第２の開口部の隣接する開口部を有する絶縁膜と、前記第１の開口部の底面から、前記第１の開口部と前記第２の開口部の間の前期絶縁膜の表面を経由し、前記第２の開口部の底面まで連続して形成された配線と、前記第１の絶縁膜と前記配線を覆う、第２の絶縁膜を有し、前記第２の絶縁膜には前記配線に達するコンタクトホールが、前記第１の開口部と前記第２の開口部の間の前期絶縁膜の表面上に形成されている位置に形成されていること、を特徴とする。
また、本発明は第１の開口部と第２の開口部の隣接する開口部を有する絶縁膜と、前記第１の開口部の底面から、前記第１の開口部と前記第２の開口部の間の前期絶縁膜の表面を経由し、前記第２の開口部の底面まで連続して形成された配線と、前記第１の絶縁膜と前記配線を覆う、第３の開口部を有した第２の絶縁膜を有し、前記第３の開口部は、前記第１の開口部と前記第２の開口部の間の前期絶縁膜の表面上に形成されている位置の上部に少なくとも一部が形成されており、前記第２の開口部の底面の前記位置に相当する所には前記配線に達するコンタクトホールが形成されていることを特徴とする。
また、本発明は内部に島状に絶縁膜を残して形成された開口部を有する絶縁膜と、前記開口部の内部及び前記島状に残された絶縁膜の上部に連続して形成された配線を有していることを特徴とする。
また、本発明は内部に島状に絶縁膜を残して形成された開口部を有する絶縁膜と、前記開口部の内部及び前記島状に残された絶縁膜の上部に連続して形成された配線と、前記第１の絶縁膜と前記導電層を覆う第２の絶縁膜を有し、前記第２の絶縁膜には前記島状に残された絶縁膜が形成されている位置において前記配線に達するコンタクトホールが形成されていることを特徴とする。
また、本発明は内部に島状に絶縁膜を残して形成された第１の開口部を有する絶縁膜と、前記第１の開口部の内部及び前記島状に残された絶縁膜の上部に連続して形成された配線と、前記第１の絶縁膜と前記配線を覆う、第２の開口部を有する第２の絶縁膜を有し、前記第２の開口部は、前記第１の開口部と前記第２の開口部の間の前期絶縁膜の表面上に形成されている位置の上部に少なくとも一部が形成されており、前記第２の開口部の底面の前記位置に相当する所には前記配線に達するコンタクトホールが形成されていることを特徴とする。
また、本発明において開口部の深さの値は配線の厚さの値と一致している。
また、本発明は開口部を有する絶縁膜と、活性層と、前記活性層を覆って形成されたゲート絶縁膜と、前記活性層と、前記ゲート絶縁膜の上部に形成されたゲート電極とを有し、前記活性層と、ゲート絶縁膜と、ゲート電極の全部または一部は前記絶縁膜が有する開口部内に形成されていることを特徴とする。また、前記開口部の深さの値は活性層の厚さの値以上、活性層の厚さとゲート絶縁膜厚さとゲート電極の厚さを足した値以下であることを特徴とする。さらに前記活性層のソース領域またはドレイン領域には前記ゲート絶縁膜とその上部に形成された絶縁膜に設けられたコンタクトホールを介して、中間配線が接続されている。また、前記中間配線の厚さは、ゲート電極の厚さと一致する。
本発明は、半導体装置における段差が発生するすべての層または一部の層に適応することが可能である。
本明細書において、開口部を形成するとは、エッチングにより、ある（絶縁）
膜の選択された領域に凹みを形成することを指し、ある（絶縁）膜の深さ方向に膜厚分の深さをエッチングする場合、膜厚の深さ途中（膜厚より浅いところ）でエッチングをストップする場合のどちらも指すこととする。
また、本明細書において、コンタクトホールを形成するとは、各ＴＦＴを電気的に接続する配線を形成するために、層間絶縁膜を除去し半導体層に達するホールを形成すること、または異なる層に形成された配線と配線とを結ぶためのホールを形成することのどちらも指すこととする。
また、本明細書において、配線、電極または半導体膜の膜厚と開口部の深さとが一致するとは、膜厚と開口部の深さとの誤差範囲が成膜時の膜厚面内分布と同程度の範囲であることを示すこととする。
本発明を適用することにより、層間絶縁膜に対してＣＭＰ法やＳＯＧ膜による新たな装置を用いた平坦化処理を行わなくても、既存の装置を用いて層間絶縁膜表面の平坦化を行うことができる。
また、もしＣＭＰ法による研磨技術を用いたとしても、あらかじめ概略平坦な表面になっているため、簡単な研磨処理のみで平坦化することができる。
これにより、縮小投影等微細加工の精度を上げることができるため、ＬＳＩ等の集積度を上げたい半導体装置はさらに集積度を上げ、性能を上げることができる。また、液晶表示装置においては、ラビング処理をムラなく行うことができるため、液晶の配向乱れが起こることがなく、良好な表示を行うことができる。さらに、配向乱れによる画質低下を防ぐために設けられていた遮光膜を形成する必要がなくなるため、開口率を上げることができ輝度が向上し、さらに表示能を上げることができる。
さらにコンタクトホールのアスペクト比が下がるため、断線などのコンタクトホール関連の不良を軽減させることができ、信頼性を向上させることができる。
本発明を適用して、半導体装置（ＴＦＴ）を形成する方法について、図２〜３を用いて説明する。
基板１０上に下地絶縁膜１１を形成する。基板としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板、セラミック基板、ステンレス基板、金属（タンタル、タングステン、モリブデン等）基板、半導体基板、プラスチック基板（ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等からなる基板）等を用いることができる。これらの中より、透明基板である必要性の有無、プロセスの最高温度などと考慮して適したものを選べば良い。
下地絶縁膜１１は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜で、１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の膜厚で形成すればよい（図２（Ａ））。
続いて、下地絶縁膜１１に開口部１２を形成し、続いて半導体膜１３を形成する。なお、下地絶縁膜１１を異なる材料を用いて積層し、特にそれらの膜が、あるエッチャントに対してのエッチングの選択比が高い膜を選んで積層すること（例えば、１層目に窒化シリコン膜１１ａ、２層目に酸化シリコン膜１１ｂを形成する）により、１層目の絶縁膜がエッチングストッパーの役割を果たし、制御性の高い開口部の形成を行うことができる。このようにエッチングストッパーとなる絶縁膜を設ける他に、エッチャントの濃度やエッチングの処理時間で開口部の制御を行うことも可能である。半導体膜１３としては、シリコン、またはシリコンを主成分とする半導体膜（例えば、ＳｉxＧｅ1-x膜：０＜ｘ＜１）を用いればよい。本実施例では、アモルファスシリコン膜１３を成膜する（図２（Ｂ））。
次いで、開口部１２においてアモルファスシリコン膜１３上に所望の形状になるようにレジストからなるマスク１４を形成し（図２（Ｃ））、エッチングして、半導体層１５を形成する。半導体膜の結晶化処理は、エッチング処理前に行ってもエッチング処理後に行ってもどちらでもよい。また、結晶化方法は、公知の結晶化処理（レーザ結晶化法、熱結晶化法等）または触媒元素を添加して加熱処理を施す結晶化方法を用いてもよい。また、これらの結晶化方法を組み合わせて適用してもよい。ここまでの工程で、下地絶縁膜１１ｂと半導体層１５との高さが概略一致している。また、開口部を形成するためのエッチングに関しては本実施の形態ではウエットエッチングを想定しているが、もちろんドライエッチングでも問題無く行うことができる（図２（Ｄ））。
続いて、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は、減圧ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の加熱処理によりゲート絶縁膜として良好な特性を得ることができる。なお、下地絶縁膜膜１１ｂと半導体層１５との高さが概略一致しているため、ゲート絶縁膜１６の表面もＣＭＰ法での研磨処理という平坦化のための処理をしなくても概略平坦な状態にすることができる。
そして、ゲート絶縁膜１６上にゲート電極１７を形成する。ゲート電極１７としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。また、リン等の不純物元素を導入した結晶質シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。単層構造以外にも、導電膜を２層以上積層した構造としてもよい。ただし、これらの材料を用いてゲート電極を作製した場合、その後の熱処理に絶えうる材料を用いることが肝要である。
次いで、ゲート電極１７をマスクとして、半導体層１５ａ、ｂに不純物元素を添加する。不純物元素が添加された領域は、後にソース領域またはドレイン領域とするため、高濃度に不純物元素を添加する。ｎチャネル型ＴＦＴを形成する領域には、不純物元素として、ｎ型を付与する不純物元素（代表的には、リン）、ｐチャネル型ＴＦＴとなる領域には、不純物元素としてｐ型を付与する不純物元素（代表的には、ボロン）を添加すればよい。また、必要に応じて、低濃度に不純物元素を含むＬＤＤ（Light Doped Drain:低濃度不純物領域）領域を形成してもよい。
続いて、第１の層間絶縁膜１８を形成する。第１の層間絶縁膜１８は、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜（ＳｉＯＮ、ＳｉＮＯ、ＳｉＯ、ＳｉＮ等）で形成する（図２（Ｅ））。
続いて、第２の層間絶縁膜１９を形成する。第２の層間絶縁膜（Ａ）１９は、プラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法またはスパッタ法を用い、厚さを５００〜８００ｎｍとしてシリコンを含む絶縁膜（ＳｉＯＮ、ＳｉＮＯ、ＳｉＯ、ＳｉＮ等）で形成すればよい（図３（Ａ））。
この後、第２の層間絶縁膜（Ａ）１９に、後に各ＴＦＴを電気的に接続する配線を形成するための開口部２０を形成する。第１の層間絶縁膜１８と第２の層間絶縁膜１９とが、あるエッチャントに対してのエッチングの選択比の高い材料（例えば、第１層間絶縁膜：ＳｉＮ膜、第２層間絶縁膜：ＳｉＯ膜）を用いて形成してあれば、第１の層間絶縁膜１８をエッチングストッパーとして用いて、開口部２０形成の際に、深さ方向の制御をし易くなる。なお、第１の層間絶縁膜および第２の層間絶縁膜を区別せずに、同一の膜で成膜して、エッチャントの濃度やエッチング時間で開口部形成の制御を行ってもよい。次いで、開口部２０の底面に半導体層に達するコンタクトホールを形成する（図３（Ｂ））。
続いて、Ａｌ、Ｔｉ、Ｍｏ、Ｗやこれらの元素を含む導電性材料を膜厚が３００〜５００ｎｍ程度になるように成膜し、マスク２１ａ〜ｄを形成して（図３（Ｃ））、不要な領域の導電膜をエッチングすることにより各ＴＦＴを電気的に接続する配線２２ａ〜ｄを形成する（図３（Ｄ））。
その後、第２の層間絶縁膜（Ｂ）２３を形成する。第２の層間絶縁膜（Ｂ）２３もプラズマＣＶＤ法、ＴＥＯＳ−ＣＶＤ法またはスパッタ法を用い、厚さを２００〜５００ｎｍとしてシリコンを含む絶縁膜（ＳｉＯＮ、ＳｉＮＯ、ＳｉＯ、ＳｉＮ等）で形成すればよい。なお、第１の層間絶縁膜１８、第２の層間絶縁膜（Ａ）１９および第２の層間絶縁膜（Ｂ）２３を同じ種類の無機絶縁膜から形成することができる（図３（Ｅ））。
平坦化の目的は、表面の凹凸の程度を許容範囲内に抑制することである。従ってある平坦化高低を省略することにより生じる凹凸が許容範囲内であるならば、その平坦化工程は省略してもよい。また、平坦化を行うことで後工程に著しい困難を強いる結果となるのであれば、あえて平坦化を行わないほうが望ましい場合もある。本実施の形態においては、半導体層に不純物を注入する工程の難易度を下げる方が優先する場合を想定し、ゲート電極に起因する段差の平坦化を省略する例を示した。
なお、本実施の形態では、ゲート電極１７に起因する段差を平坦化していないがこれを平坦化することも可能である。その一例を図１８を用いて説明する。半導体層３３、ゲート絶縁膜３０を形成した後、絶縁膜３１を後工程で形成するゲート電極と同程度の膜厚で成膜する。その後、半導体層３３、後工程で形成するゲート電極３２をその内部に含むような形状の開口部を絶縁膜３１をエッチングして形成する。その後、前記開口部内にゲート電極３２を形成する（図１８（Ａ））。
図１８（Ｂ）は、図１８（Ａ）をＡ―Ａ’で切断した断面図である。ゲート電極３２を配線として引き回す部分（半導体層３３と重ならない部分）に起因する段差は、ゲート電極の厚さと同程度の深さを持つ開口部内に形成されているので、ゲート電極３２を覆う層間絶縁膜を形成すると概略平坦化される。
図１８（Ｃ）は図１８（Ａ）をＢ―Ｂ’で切断した断面図である。半導体層３３上には絶縁膜３１が存在しないので、半導体層３３への不純物注入が困難になることはない。
図１８（Ａ）〜（Ｃ）はゲート電極に起因する段差のみを平坦化する方法を説明する図面なので、図１８（Ｃ）には、半導体層３３に起因する段差が残る様子が示されている。これを平坦化するには、図２（Ａ）〜（Ｅ）に示された要領で別途平坦化を行えば良い。半導体層３３に起因する段差が、ゲート電極３２に起因する段差に比べ小さいのであれば、前者の平坦化を省略しても問題は生じない。
また、絶縁膜３１に形成する開口部の深さを、半導体層３３の厚さに相当する深さから半導体層＋ゲート電極の厚さに相当する深さまで適宜選択することで、半導体層３３の厚さのみを平坦化したり、半導体層＋ゲート電極の厚さまで平坦化したり目的に応じて使用することができる。
また、図１８に示した例ではゲート絶縁膜３０を形成した後に絶縁膜３１を形成しているが、順番を入れ替えて、絶縁膜３１を成膜し開口部を形成した後にゲート絶縁膜３０を形成するプロセスとしてもよい。図２（Ａ）〜（Ｅ）に示された例において、下地膜１１ｂの膜厚を半導体層３３とゲート電極３２の膜厚の和、またはゲート電極３２の膜厚と概略等しい値として平坦化しても良い。
また、図１８（Ｃ）のソース領域およびドレイン領域上に生じる凹部には、絶縁膜を更に１枚被せてからコンタクトを形成し、ソース配線及びドレイン配線と活性層を中継する導電層（中間配線）を形成しても良い。前期導電層の厚さをゲート電極と同程度の厚さとすれば、前記凹部は前期導電層の平坦化に使用することができる。
なお、本実施形態ではＴＦＴの作製工程において本発明を適用したが、本発明は、これだけに限定されることはなく、半導体集積回路（ＩＣ、ＬＳＩ、ＣＣＤ等）、ＥＬ表示装置、ＣＭＯＳセンサ、ＴＦＴを用いたＦＥＤ、太陽電池等に適用することができる。
本実施例では、本発明を適用して、アクティブマトリクス基板を形成する工程について、図４〜６を用いて説明する。なお、本明細書において、駆動回路、画素部のスイッチング素子（画素ＴＦＴ）および保持容量素子とが同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
コーニング社の７０５９ガラスや１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラスからなる基板、または、石英基板や単結晶シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板として用いればよい。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。なお、本実施例では石英ガラス基板を用いる。
石英基板１００に下部遮光膜１０２を形成するための第１の開口部１０１を形成する。次いで、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積層構造を３００nm程度の膜厚で形成し、開口部１０１に前記した導電性材料からなる下部遮光膜１０２を形成する。なお、本実施例では、下部遮光膜１０２はゲート配線としての機能も有するため、以下ではゲート線とも称する。本実施例では膜厚７５ｎｍの結晶質シリコン膜を形成し、続いて膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、エッチングして下部遮光膜（ゲート線）１０２を形成する。なお、下部遮光膜１０２は、単層構造でも、上記したような導電性材料から２層以上に積層させた構造を用いても良い。
また、基板からの汚染物質の拡散を防ぐために、下地遮光膜１０２を形成する前に、絶縁膜を形成してもよい。
そして基板１００および下部遮光膜（ゲート線）１０２上に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜または減圧ＣＶＤ法を用いて８００℃程度の高温で成膜される酸化シリコン膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地絶縁膜１０３を形成する。本実施例では下地絶縁膜１０３として単層構造を用いるが、汚染防止のために絶縁膜を２層以上積層させた構造を用いても良い。プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を４００℃にて膜厚５８０ｎｍに形成してもよい（図４（Ａ））。
次いで、下地絶縁膜１０３上に第２の開口部１０４を形成する。第２の開口部１０４は、エッチャントの濃度やエッチング処理時間によって開口部の形成を調節してもよいが、積層構造の下地絶縁膜１０３の１層目と２層目とのあるエッチャントに対してのエッチングの選択比が大きな材料で形成し、下地絶縁膜の２層目の膜厚を所望の開口部の深さと等しくすると、開口部の深さ方向の制御がし易い。
続いて、非晶質半導体膜１０５を形成する（図４（Ａ））。非晶質半導体膜１０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、減圧ＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
そして、ニッケルなどの触媒を用いた熱結晶化法を行って、半導体膜を結晶化する。また、ニッケルなどの触媒元素を用いた熱結晶化法の他に、公知の結晶化処理（レーザ結晶化法、熱結晶化法等）を組み合わせて行ってもよい。本実施例では、酢酸ニッケル溶液（重量換算濃度１０ｐｐｍ、体積５ｍｌ）をスピンコートにより膜上全面に塗布して触媒元素含有層を形成し、温度６００℃の窒素雰囲気中に１２時間さらして加熱処理を行い、結晶質シリコン膜１０６を形成する。
また、触媒元素を添加する熱結晶化法にレーザ結晶化法を併せて結晶化を行ってもよい。レーザ結晶化法も適用する場合には、パルス発振型または連続発振型の気体レーザまたは固体レーザを用いればよい。気体レーザとしては、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等があり、固体レーザとしては、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどが挙げられる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状、矩形状もしくは楕円形状に集光し半導体膜に照射すればよい。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には２００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザ光を基板全面に渡って照射すればよい。また、ＹＶＯ4レーザを用いる場合、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換して、共振器の中にＹＶＯ4結晶と非線型光学素子を入れて、高調波を射出してもよい。このとき光学系により矩形状または楕円形状にして照射すればよく、エネルギー密度は、０．０１〜１００MW/cm2程度（好ましくは、０．１〜１０MW/cm2）が必要である。そして、０．５〜２０００cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
続いて、得られた結晶質シリコン膜１０６から触媒元素を除去するゲッタリング処理を行う。結晶質シリコン膜１０６表面に、オゾン含有水溶液（代表的にはオゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を形成して合計１〜１０ｎｍの酸化膜からなるバリア層１０７を形成し、このバリア層１０７上に希ガス元素を含む半導体膜（ゲッタリング領域ともいう）１０８を形成する（図 （Ｂ））。バリア層１０７は、後の工程で半導体膜（ゲッタリング領域）１０８のみを選択的に除去する際にエッチングストッパーとして機能する。また、オゾン含有水溶液に代えて、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。また、酸素雰囲気下の紫外線の照射でオゾンを発生させて前記結晶構造を有する半導体膜の表面を酸化して形成してもよい。また、プラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層としても良い。また、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しても良い。以上のようにして、後のゲッタリングで結晶質シリコン膜１０６中のニッケルがゲッタリング領域１０８に移動可能な膜質または膜厚のバリア層１０７を形成する。
希ガス元素を含む半導体膜１０８は、スパッタ法にて形成する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。ここでは希ガス元素を含む雰囲気でシリコンからなるターゲットを用い、ゲッタリング領域１０８を形成する。また、一導電型の不純物元素であるリンを含むターゲットを用いてゲッタリング領域を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うこともできる。なお、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、ゲッタリング領域１０８に含まれる酸素濃度は、ゲッタリングされる結晶性シリコン膜１０６に含まれる酸素濃度より高い濃度、例えば５×１０18/cm3以上とすることが望ましい。
加熱処理を行い、結晶質シリコン膜１０６中に残留する触媒元素（ニッケル）
をゲッタリング領域１０８に移動させ、除去、あるいは濃度を低減するゲッタリングを行う。ゲッタリングを行う加熱処理としては、強光を照射する処理または加熱処理を行い、結晶質シリコン膜１０６に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０18/cm3以下、望ましくは１×１０17/cm3以下になるように十分ゲッタリングする（図４（Ｂ））。
次いで、バリア層１０７をエッチングストッパーとして、ゲッタリング領域１０８のみをエッチングして選択的に除去した後、フッ酸等を用いて酸化膜からなるバリア層１０７を除去する。
そして、第２の開口部１０４上において、結晶質シリコン膜１０６にマスクを形成し、不要な領域の膜をエッチングして、第２の開口部１０４の中に半導体層１０９〜１１１を形成する。 ここで、半導体層１０９〜１１１のパターン形成前に、絶縁膜を形成して半導体膜の結晶性を向上させるために加熱処理を行って、半導体層の上部を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置で２０ｎｍの酸化シリコン膜を成膜した後、ファーネスアニール炉で加熱処理を行う。
この処理により、半導体層の上部は酸化される。そして、酸化シリコン膜および半導体層の酸化した部分をエッチングして除去し、結晶性の向上した半導体膜を得ることができる。
また、半導体層１０９〜１１１を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）を導入してもよい。
そして、レジストからなるマスク１１２ａ〜ｃを用いて不純物元素の導入を行い、後のｎチャネル型ＴＦＴの半導体層になる領域にｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を導入する。ｎ型不純物元素として周期表の１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。また、マスクを用いて、後のｐチャネル型ＴＦＴの半導体層となる領域にｐ型を付与する不純物元素（以下、ｐ型不純物元素という）
として周期表の１３族に属する元素、典型的にはボロン（Ｂ）またはガリウム（Ｇａ）を導入する。
以上のようにして、ｎ型不純物元素およびｐ型不純物元素を１×１０18〜３×１０21/cm3の濃度範囲で含む高濃度不純物領域１１３〜１１５が形成される（図４（Ｃ））。なお、ｎ型不純物元素を添加する際には、後のｐチャネル型ＴＦＴとなる領域の半導体層はマスクで隠し、ｎ型不純物元素が添加されないようにするのが好ましい。また、後のｐチャネル型ＴＦＴとなる領域の半導体層にｎ型不純物元素が添加された場合には、それをｐ型に反転するだけの濃度のｐ型不純物元素を添加しなければならない。同様に、ｐ型不純物元素を添加する場合には、後のｎチャネル型ＴＦＴとなる領域の半導体層をマスクで隠しておくことが好ましい（図４（Ｃ））。
なお、図示していないが、必要に応じて、マスクを用いて半導体層に低濃度に不純物元素を含む半導体領域を形成してもよい。例えば、レジストからなるマスクで半導体層の選択された領域を露出し、ドーズ量を１×１０13〜５×１０14/cm2とし、加速電圧を５〜８０ｋｅＶとして、ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を添加する。これにより、半導体層の選択的領域に低濃度不純物領域を形成することができる。低濃度不純物領域には１×１０18〜１×１０20/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
なお、本実施例は駆動回路をｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから形成しているが、ｎチャネル型ＴＦＴのみまたはｐチャネル型ＴＦＴのみですべての駆動回路を形成することも可能である。
次いで、半導体層１０９〜１１１を覆ってゲート絶縁膜１１６を形成する。ゲート絶縁膜１１６は、減圧ＣＶＤ法、プラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により８０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を用いても良い。
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
続いて、絶縁膜１４０を、後に形成するゲート電極と同程度の膜厚で形成する。絶縁膜１４０は、シリコンを含む絶縁膜、例えば、酸化シリコン膜、酸化窒化シリコン膜等であって、ＣＶＤ法、スパッタ法などの公知の方法で形成する。
次いで、絶縁膜１４０に、後工程で形成するゲート電極がその内部に形成されるような開口部を形成する。
本実施例においては絶縁膜１４０に酸化シリコン膜を採用し、フッ酸を含むエッチャントによるウエットエッチングで開口部を形成する。ウエットエッチング時は、酸化窒化シリコン膜からなるゲート絶縁膜を、エッチングレートの差を利用してエッチングストッパーとする。
そして、前記開口部の底面に、ゲート電極とゲート線１０２とを接続するコンタクトホールを形成した後、膜厚１００〜５００ｎｍの耐熱性を有する導電膜を形成する。本実施例では、Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍのＷ膜を形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。なお、導電膜は特にＷに限定されるわけではなく、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素を導入した結晶質シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、本実施例では単層構造としたが、導電膜を２層以上積層して形成してもよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、ゲート電極を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（sccm）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。こうして絶縁膜１４０の内側にゲート電極１１７〜１１９を形成する。
本実施例においては、ゲート電極を形成する前に半導体層に不純物を注入しているため、不純物を含む領域をゲート電極に対して自己整合的に形成することはできない。本発明を適用してゲート電極に起因する段差を平坦化し、なおかつ、不純物を含む領域をゲート電極に対して自己整合的に形成することは可能である。具体的には、図１８（Ａ）〜（Ｃ）に示す要領で、絶縁膜１４０に開口部を設ければ良い。このようにすれば、半導体層上の絶縁膜１４０が除去されるので、ゲート電極形成後に半導体層への不純物注入を行い、自己整合的に不純物注入領域を形成できる。
また、本実施例においては、ゲート絶縁膜１１６の形成後に絶縁膜１４０を形成しているが、絶縁膜１４０に開口部を形成した後にゲート絶縁膜１１６を形成するプロセスとしても良い。この方法はゲート絶縁膜１１６と絶縁膜１４０を同種の膜、例えば酸化シリコン膜で形成する場合、図１８に示す要領で不純物注入領域を自己整合的に形成する場合などに有効である。
次いで、ゲート電極１１７〜１１９を覆う第１の層間絶縁膜１２０ａを形成する。この第１の層間絶縁膜１２０ａとしては、ＣＶＤ法またはスパッタ法を用い、厚さを５０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚５０ｎｍの酸化窒化シリコン膜を形成する。もちろん、第１の層間絶縁膜１２０ａは酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
次いで、加熱処理を行って、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。この加熱処理は炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜１０００℃で行えばよく、本実施例では９５０℃、４時間の加熱処理で活性化処理を行った。なお、熱アニール法の他に、ＹＡＧレーザ等を用いたレーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。なお、この加熱処理は、第１の層間絶縁膜を形成する前に加熱処理を行っても良い。ただし、用いた配線材料が酸化されやすい場合には、本実施例のように配線等を保護するため第１の層間絶縁膜を形成した後で加熱処理を行うことが好ましい。
さらに、加熱処理（３００〜５５０℃で１〜１２時間の加熱処理）を行って、水素化処理を行う。この工程は第１の層間絶縁膜１２０ａに含まれる水素により半導体層のダングリングボンドを終端する工程である。もちろん、第１の層間絶縁膜の存在に関係なく半導体層を水素化することもでき、例えば、水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中で３００〜４５０℃で１〜１２時間の加熱処理を行っても良い。
次いで、第１の層間絶縁膜１２０ａ上に絶縁材料から成る第２の層間絶縁膜１２０ｂを形成する。公知のＣＶＤ法またはスパッタ法などを用いて、酸化シリコン膜、酸化窒化シリコン膜等、シリコンを含む絶縁膜を形成すればよい。本実施例では、第２の層間絶縁膜１２０ｂとして酸化シリコン膜を形成する。続いて、第２の層間絶縁膜１２０ｂにエッチングにより第３の開口部１２１を形成し、さらにこれらの第３の開口部１２１の底面に半導体層１０９〜１１１に達するコンタクトホールを形成する。なお、本実施例では、第１の層間絶縁膜１２０ａと第２の層間絶縁膜１２０ｂとをわけて形成しているが、同じ材料で一括形成することも可能である。その場合は、エッチャントの濃度やエッチング時間で開口部形成の制御をすればよい。
次いで、各ＴＦＴを電気的に接続するための配線１２２〜１２６を第３の開口部１２１内に半導体層１０９〜１１１に達するように形成する。なお、第３の開口部１２１は、エッチングにより形成するが、ウエットエッチングの場合にはエッチャントの濃度やエッチング処理時間によって第３の開口部１２１の形成を調節してもよいが、第１の層間絶縁膜１２０ａと第２の層間絶縁膜１２０ｂとをあるエッチャントに対してのエッチングの選択比が大きな材料で形成し、第２の層間絶縁膜１２０ｂの膜厚を第３の開口部の所望の深さとすると、第１の層間絶縁膜１２０ａがエッチングストッパーとして機能し、開口部の深さ方向の制御をしやすくなる。また、ドライエッチングで開口しても良い。
以上のようにして、第２の層間絶縁膜１２０ｂに形成された開口部１２１の深さと配線１２２〜１２６の膜厚は概略等しいものとなる（図５（Ａ））。
そして、第２の層間絶縁膜１２０ｂおよび配線１２２〜１２６上に第３の層間絶縁膜１２７を形成する。第３の層間絶縁膜１２７は、第２の層間絶縁膜１２０ｂと同様に、公知のＣＶＤ法やスパッタ法を用いて、酸化シリコン膜、酸化窒化シリコン膜等のシリコンを含む絶縁材料を用いて形成すればよい。なお、配線１２２〜１２６が第２層間絶縁膜１２０ｂに形成された開口部１２１の内部に形成されているため、第３層間絶縁膜１２７は、配線による凹凸の影響を受けずにその表面はほぼ平坦な状態で形成することができる。
続いて、第３の層間絶縁膜１２７に第４の開口部１２８を形成し、この第４の開口部１２８の中に上部遮光膜１２９を形成する（図５（Ｂ））。上部遮光膜１２９としては、Ａｌ、Ｔｉ、Ｗ、Ｃｒから選ばれた元素または前記元素を主成分とする合金材料を用いればよく、第３の層間絶縁膜１２７に形成された開口部１２８中に形成される。なお、この上部遮光膜１２９は画素の開口部（光を透過し表示に寄与する領域）以外を遮光するように網目状に配置する。また、駆動回路の上部にも遮光膜を形成してもよい。また、上部遮光膜を形成する導電膜を用いて駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを連結するための配線を形成してもよい。
続いて、第３の層間絶縁膜１２７および上部遮光膜１２９を覆う第４の層間絶縁膜１３０を形成する。第４の層間絶縁膜１３０も他の層間絶縁膜と同様に、公知のＣＶＤ法やスパッタ法を用いて、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜等）で形成すればよい。
次いで、第４の層間絶縁膜１３０に開口部１３１を形成する。開口部１３１は、他の層間絶縁膜に形成された開口部と同様にエッチングにより形成すればよい。続いて、開口部１３１の底面に画素のスイッチング素子（画素ＴＦＴ）の配線（ドレイン配線）１２６に達するコンタクトホールを形成する。
続いて、開口部１３１に配線１２６に達する画素電極１３２を形成する。画素電極１３２は、透明導電膜（ＩＴＯ）を用いて１００nm厚で形成すればよい。また、画素電極形成工程において、駆動回路における取り出し電極１３３を形成してもよい。この取り出し電極１３３を形成する場合も、まず開口部を形成し、続いて配線１２２に達するコンタクトホールを形成してから取り出し配線１３３を形成すればよい（図６）。
ここまでの工程で、これまで配線または電極の影響で配線または電極の膜厚程度の大きな凹凸（段差）を有する形状になっていたアクティブマトリクス型基板をＣＭＰ法やＳＯＧ膜形成による平坦化工程を追加しなくても層間絶縁膜表面の凹凸を小さくすることができる。
以上の様にして、ｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２のＣＭＯＳ回路からなる駆動回路２０４と、画素ＴＦＴ２０３を有する画素部２０５が同一基板上に形成されたアクティブマトリクス基板が完成する。
このようにして本発明を適用することにより、ＣＭＰ法などによる研磨処理による平坦化、また、ＳＯＧ膜形成による平坦化など層間絶縁膜の表面を平坦化するために新たな装置を導入することなく既存の装置を用いて表面の凹凸（段差）
の小さなアクティブマトリクス基板を実現することを可能としている。
本発明を適用することにより、液晶表示装置において、ラビング処理をムラなく行うことができるため、液晶の配向乱れが起こることがなく、良好な表示を行うことができる。さらに、配向乱れによる画質低下を防ぐために設けられていた遮光膜を形成する必要がなくなるため、開口率を上げることができ輝度が向上し、さらに表示能を上げることができる。
また、本発明を適用すれば、ＣＭＰ法による研磨技術を適応できる基板を用いており、ＣＭＰ法による研磨技術を導入する場合であっても、ＣＭＰ装置への負荷を低減することができる。
本実施例では、本発明を適用して、プラスチック基板上にＴＦＴを形成する工程の一例について図７を用いて説明する。
まず基板５００上に下地絶縁膜５０１を形成する。基板５００には、プラスチック基板として例えば、ポリイミド、アクリル、ＰＥＴ（ポリエチレンテレフタレート）、ＰＣ（ポリカーボネート）、ＰＡＲ（ポリアリレート）、ＰＥＥＫ（ポリエーテルエーテルケトン）、ＰＥＳ（ポリエーテルスルホン）、ＰＥＮ（ポリエーテルニトリル）、ナイロン、ＰＳＦ（ポリスルホン）、ＰＥＩ（ポリエーテルイミド）、ＰＢＴ（ポリブチレンテレフタレート）等からなるプラスチック基板を用いることができる。
下地絶縁膜５０１はスパッタ法またはプラズマＣＶＤ法を用いて成膜する。これらの成膜方法では、基板温度は室温〜３００℃程度で成膜することができる。
なお、下地絶縁膜５０１は、あるエッチャントに対してエッチングの選択比が大きくなるような積層構造とし、１層目５０１ａをエッチングのストッパーの役割を果たす膜にすると第１の開口部５０２の形成の際に、開口部の深さ方向の制御がし易くなる。
続いて、２層目の下地絶縁膜５０１ｂに第１の開口部５０２を形成する。第１の開口部５０２は、エッチングを用いて形成すればよい。
次いで、第１の開口部５０２を有する下地絶縁膜５０１上に非晶質シリコン膜を形成する（図７（Ａ））。非晶質シリコン膜は、公知のスパッタ法、プラズマＣＶＤ法、減圧ＣＶＤ法、真空蒸着法、光ＣＶＤ法といった技術を用いて形成すればよい。続いて、開口部上において、非晶質シリコン膜にマスクを形成し、エッチングにより不要な領域を除去する。これにより第１の開口部５０２内に半導体層５０３を形成することができる。なお、第１の開口部５０２の深さと半導体層５０３の膜厚は概略等しくなるように形成されている。
次いで、半導体層５０３をレーザ光照射による結晶化方法により結晶化する。
なお、レーザ光照射により結晶化する場合には、照射処理前に半導体層５０３の含有水素量を５atomic％以下とすることが望ましいが、プラスチック基板を用いる場合、高温の加熱処理は不可能であるため、非晶質シリコン膜の成膜直後の段階で、水素濃度が低くなるような成膜条件を用いるとよい。
なお、半導体膜の結晶化に用いるレーザとしては、エキシマレーザ等の気体レーザや、ＹＶＯ4レーザやＹＡＧレーザ等の固体レーザ、半導体レーザを用いればよい。また、レーザの発振の形態は、連続発振、パルス発振のいずれでもよく、レーザビームの形状も線状、矩形状、円状、楕円状のいずれでもよい。また、使用する波長は、基本波、第２高調波、第３高調波のいずれでもよい。また、走査方法は縦方向、横方向、斜め方向のいずれでもよく、さらに往復させてもよい。なお、結晶化処理工程は、半導体膜５０３をエッチングして半導体層を形成する前に行っても構わない。
次いで、ゲート絶縁膜５０４をＣＶＤ法、スパッタ法など公知の方法を用いて、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜等）を膜厚５０〜１５０ｎｍ程度に形成する。続いて、後の半導体層のチャネル形成領域となる領域に不純物元素が添加されないようにするためのマスク（以下ではチャネル保護膜ともいう）５０５を形成し、半導体層に不純物元素を添加して、高濃度に不純物元素を含む領域（後のソース領域またはドレイン領域となる領域）５０７とチャネル形成領域５０６を形成する。なお、必要に応じて、マスクを用い、半導体層に低濃度に不純物元素を含む領域（Light Doped Drain :ＬＤＤ領域）５０７ｂを形成してもよい。不純物元素としては、ｎ型を付与する元素（代表的には、リン）、ｐ型を付与する元素（代表的には、ボロン）を添加すればよい（図７（Ｂ））。
続いて、チャネル保護膜５０５を除去し、絶縁膜５０８を形成する（図７（Ｃ））。絶縁膜５０８は、ＣＶＤ法、スパッタ法など公知の方法を用いて、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜等）を膜厚１００〜５００ｎｍ程度に形成する。その後、絶縁膜５０８に第２の開口部５０９を形成する。ただし、第２の開口部５０９形成の際に、ゲート絶縁膜５０４がエッチングされないような条件とする、もしくは、ゲート絶縁膜５０４と絶縁膜５０８との材料をあるエッチャントに対してのエッチングの選択比が大きな材料にして形成することが必要である。
次いで、ゲート電極を形成するため、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる導電膜を形成し、第２の開口部５０９上において、導電膜にマスクを形成して不要な領域をエッチングし、第２の開口部５０９内にゲート電極５１０を形成する。なお、第２の開口部５０９の深さとゲート電極５１０の膜厚とは概略等しくなるように形成されている（図７（Ｄ））。
次いで、第１の層間絶縁膜５１１を形成し、その後、１５０〜３００℃の加熱処理、またはレーザ光の照射により不純物元素が高濃度に添加されたソース領域またはドレイン領域となる領域の活性化を行う（図７（Ｅ））。
次いで、第２の層間絶縁膜５１２を形成し、第２の層間絶縁膜５１２に第３の開口部５１３を形成する。層間絶縁膜５１２としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等シリコンを含む絶縁膜を用いて膜厚５００〜１０００ｎｍ程度に形成すればよく、また作製方法としては公知のＣＶＤ法やスパッタ法等を用いればよい。そして、第３の開口部５１３の底面に半導体層５０３に達するコンタクトホールを形成する（図７（Ｆ））。
次いで、第３の開口部５１３内に各ＴＦＴを電気的に接続する配線５１４を形成する。第３の開口部５１３の深さと配線５１４の膜厚とは、概略等しくなるように形成されている（図７（Ｇ））。
次いで、ＴＦＴ特性を向上させるために水素化処理を行う。この水素化としては、水素雰囲気中での３００〜３５０℃で１時間程度の加熱処理、あるいは低温でプラズマ水素化を行う。
以上のようにして、本発明を適用し、４００℃以下のプロセス温度により、プラスチック基板上にＴＦＴを形成することができる。
本実施例においても、ゲート電極形成前に半導体層への不純物注入を行っているが、実施例１において説明したものと同様にして、ゲート電極形成後に不純物注入を行うことが可能である。また、実施例１においての説明と同様に絶縁膜５１０に開口部を設けた後にゲート絶縁膜５０４を形成するとしてもよい。また、実施例１においての説明と同様に、下地膜５０１ｂの膜厚を調整して平坦化を行い、絶縁膜５０８の形成を省略してもよい。
本発明は、本実施例で示すように、基板の種類を選ばず適用することができ、またＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化を行わなくても表面が平坦化された半導体装置を形成することができる。
本実施例では、ボトムゲート型ＴＦＴの作製に本発明を適用した工程について図８〜９を用いて説明する。
まず、基板６００に第１の開口部６０１を形成する。次いで、図８（Ａ）では図示していないが、基板からの不純物の拡散を防止してＴＦＴの電気特性を向上させるための下地絶縁膜を形成している。下地絶縁膜の材料としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、またはこれらの積層膜等を形成すればよい。
次いで、第１の開口部６０１の中に単層構造または積層構造を有するゲート配線（ゲート電極ともいう）６０２を形成する。ゲート配線６０２の材料としては、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｃｒ（クロム）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型またはＰ型の導電性を付与されたポリシリコン膜等の材料、低抵抗金属材料のＣｕ（銅）、またはＡｌ（アルミニウム）等を主成分とする材料を用いればよく、これらの層を少なくとも一層有するゲート配線６０２を公知の常圧ＣＶＤ法、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸着法またはスパッタ法などを用いて１０〜１０００ｎｍ（３０〜３００ｎｍ）で形成し、第１の開口部６０１上において形成されたマスク（図示せず）を用いてエッチングすることにより形成する。なお、第１の開口部６０１の深さとゲート配線６０２の膜厚とは、概略等しくなるように形成される（図８（Ａ））。
次いで、ゲート絶縁膜６０３を形成する（図８（Ｂ））。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、またはこれらの積層膜を用いて１００〜４００ｎｍの膜厚で形成する。下地絶縁膜６０３は、公知の熱ＣＶＤ法、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸着法またはスパッタ法などを用いればよい。
続いてゲート絶縁膜６０３に第２の開口部６０４を形成する（図８（Ｃ））。開口部の形成には、実施形態または実施例１で示したように公知のエッチング法を用いればよい。
続いて、第２の開口部６０４の中に半導体層を形成するため、非晶質半導体膜を形成する。非晶質半導体膜としては、シリコン膜またはシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１）からなる膜のいずれかを用いればよい。なお、半導体膜は、公知の熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法またはスパッタ法などの方法を用いればよい。その後、半導体膜の結晶化を公知の方法を用いて行い、第２の開口部６０４上において、半導体膜にマスクを形成し（図示せず）、不要な領域の半導体膜を除去して半導体層６０５を形成する。なお、半導体層６０５を形成した後、結晶化工程を行ってもよい。なお、第２の開口部６０４の深さと半導体層６０５の膜厚とは概略等しく形成される（図８（Ｄ）
）。
次いで、半導体層６０５上に後の半導体層のチャネル形成領域となる領域に不純物元素が添加されないようにするための絶縁膜、またはレジストからなるマスク（以下ではチャネル保護膜ともいう）６０６を形成し、半導体層６０５に不純物元素を添加する。これにより不純物元素を高濃度に含んだ領域（後のソース領域またはドレイン領域となる領域）６０７およびチャネル形成領域６０８が形成される。なお、不純物元素の添加が終了したら、チャネル保護膜６０６はウェットエッチング等により除去すればよい。また、必要に応じてマスクを用い、半導体層に低濃度に不純物元素を含む領域（Light Doped Drain :ＬＤＤ領域）６０７ｂを形成してもよい。不純物元素としては、ｎ型を付与する元素（代表的にはリン）、ｐ型を付与する元素（代表的にはボロン）を添加すればよい（図８（Ｅ））。
その後、半導体層に添加された不純物元素を活性化するための処理を行う。活性化の為の処理としては、炉やＲＴＡ装置を用いた加熱処理、またはレーザ光照射による処理を行えばよい。
続いて、第１の層間絶縁膜６０９を形成する。第１の層間絶縁膜６０９は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、またはこれらの積層膜を用いて１００〜４００ｎｍの膜厚で、公知の熱ＣＶＤ法、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸着法またはスパッタ法などを用いればよい（図９（Ａ））。
次いで、第２の層間絶縁膜６１０を形成する。第２の層間絶縁膜６１０も第１の層間絶縁膜６０９と同様に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、またはこれらの積層膜を用いて５００〜１０００ｎｍの膜厚で、公知の熱ＣＶＤ法、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸着法またはスパッタ法などを用いて形成する。
次いで、第２の層間絶縁膜６１０に第３の開口部６１１を形成する。開口部の形成には、実施形態または実施例１で示したように公知のエッチング法を用いればよい（図９（Ｂ））。
次いで、第３の開口部６１１底面に半導体層６０５に達するコンタクトホールを形成し、続いて第３の開口部６１１内に各ＴＦＴを電気的に接続するための配線６１２を形成する。配線６１２は、Ａｌ、ＴｉＭｏ、Ｗやこれらの元素を含む導電性材料を膜厚が３００〜５００ｎｍ程度になるように成膜し、第３の開口部６１１上において、前記した導電性材料からなる導電膜にマスクを形成し、エッチングして形成すればよい。以上により、第３の開口部６１１の深さと配線６１２の膜厚とが概略等しくなるように形成される（図９（Ｃ））。
以上のように絶縁膜に開口部を形成してその中に次の層を形成する工程を繰り返すことにより、最上層の絶縁膜の表面をＣＭＰ法研磨処理による平坦化やＳＯＧ膜成膜による平坦化などの方法を用いなくても平坦化することができる。
なお、水素化等の加熱処理については特に限定されず、実施者が適宜行えばよい。
以上のようにして、本発明はＴＦＴの形状に関わることなく適用することが可能であり、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化処理を行わなくても表面が平坦化された半導体装置を形成することができる。
本発明により作製された半導体装置は、液晶表示装置だけではなく電極間に発光性材料を挟んだ素子を有する発光装置にも好適に使用することができる。
本発明は、液晶表示装置だけでなく、電極間に発光性材料を挟んだ素子を有する発光装置にも適用することができる。その例を図１０に示す。
図１０はアクティブマトリクス駆動方式の発光装置の構造を示す一例である。
ここで示す駆動回路部６５０のｎチャネル型ＴＦＴ６５２、ｐチャネル型ＴＦＴ６５３、及び画素部６５１のスイッチング用ＴＦＴ６５４、電流制御用ＴＦＴ６５５は、本発明を用いて、実施例２と同様にして作製されるものである。なお、本実施例では、ゲート電極の導電層を２層積層して形成している。
ゲート電極６０８〜６１１の上層には、窒化シリコン、酸化窒化シリコンからなる第１の層間絶縁膜６１８が形成されている。続いて、第２の層間絶縁膜６１９が形成される。第２の層間絶縁膜６１９は、第１の層間絶縁膜６１８と同様の材質からなる無機絶縁膜の上にアクリル等の有機樹脂膜を積層した構造になっている。
第２の層間絶縁膜６１９上には、窒化シリコンなどの無機絶縁材料から成る第３の層間絶縁膜６２０を形成している。第２の層間絶縁膜を形成している有機樹脂材料は吸湿性があり、Ｈ2Ｏを吸蔵する性質を持っている。そのＨ2Ｏが再放出されると有機化合物に酸素を供給し、有機発光素子を劣化させる原因となるので、Ｈ2Ｏの吸蔵及び再放出を防ぐために、第２の層間絶縁膜６１９の上に窒化シリコンまたは酸化窒化シリコンから成る第３の層間絶縁膜６２０を形成する。また、ＴＦＴへのＨ2Ｏの浸透は第１の層間絶縁膜６１９が防ぐ。
続いて、第３の層間絶縁膜６２０上に、ＩＴＯ（酸化インジウム・スズ）などの透明導電性材料で形成する陽極６２１を形成し、続いて、第３の層間絶縁膜６２０に開口部を形成し、開口部の底面に、半導体層に達するコンタクトホールを形成して、各ＴＦＴを電気的に接続する配線６１２〜６１７を形成する。
次いで、配線６１２〜６１７および陽極６２１を覆う絶縁膜として窒化シリコン膜をスパッタ法により形成する。その後、有機発光素子６２５を形成する領域の窒化シリコン膜を除去して、バンク６２２を形成する。続いて、正孔注入層、正孔輸送層、発光層などを有する有機化合物層６２３、ＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成する陰極６２４とから成っている。なお、有機化合物層６２３の詳細な構造は任意なものとする。
陰極６２４は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコンまたはカーボンナイトライドまたは、ＤＬＣ（ダイヤモンドライクカーボン）膜で第４の絶縁膜６２６を２〜３０ｎｍ、好ましくは５〜１０ｎｍの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成することができる。ＤＬＣ膜の内部応力は、酸素や窒素を微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめ、ＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いことが知られている。第４の絶縁膜６２６は、陰極６２４を形成した後、大気解放しないで連続的に形成することが望ましい。陰極６２４と有機化合物層６２３との界面状態は有機発光素子の発光効率に大きく影響するからである。
駆動回路部６５０は、ｎチャネル型ＴＦＴ６５２及びｐチャネル型ＴＦＴ６５３を有し、配線６１２、６１３が接続されている。これらのＴＦＴを用いてシフトレジスタやラッチ回路、バッファ回路などを形成している。
画素部６５１では、データ配線６１４がスイッチング用ＴＦＴ６５４のソース側に接続し、ドレイン側の配線６１５は電流制御用ＴＦＴ６５５のゲート電極６１１と接続している。また、電流制御用ＴＦＴ６５５のソース側は電源供給配線６１７と接続し、ドレイン側の電極６１６が発光素子の陽極６２１と接続している。
図１０ではスイッチング用ＴＦＴ６５４をマルチゲート構造とし、電流制御用ＴＦＴ６５５にはゲート電極とオーバーラップする低濃度ドレイン（ＬＤＤ）を設けている。多結晶シリコンを用いたＴＦＴは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。そのため、画素内において機能に応じて構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴ）を形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）表示装置を作製する上で非常に有効である。
図１０で示すように、ＴＦＴ６５４、６５５を形成する半導体膜の下層側（基板６０１側）には、下地絶縁膜６０２が形成されている。その反対の上層側には第１の層間絶縁膜６１８が形成されている。一方、有機発光素子６２５の下層側には第３の層間絶縁膜６２０が形成されている。陰極６２４上には第４の絶縁膜６２６としてＤＬＣ膜が形成されている。ＴＦＴ６５４、６５５が最も嫌うナトリウムなどのアルカリ金属は、汚染源として基板６０１や有機発光素子６２５が考えられるが、下地絶縁膜６０２と第１の層間絶縁膜６１８で囲むことによりブロッキングしている。一方、有機発光素子６２５は酸素やＨ2Ｏを最も嫌うため、それをブロッキングするために第３の層間絶縁膜６２０および第４の絶縁膜６２６が形成されている。これらは有機発光素子６２５が有するアルカリ金属元素を外に出さないための機能も有している。
図１０で示すような構造の有機発光装置において、効率的な作製方法の一例は、ＩＴＯに代表される透明導電膜で作製される陽極６２１をスパッタ法により連続成膜する工程を採用できる。有機絶縁膜からなる第２の層間絶縁膜６１９の表面に著しいダメージを与えることなく、緻密な窒化シリコン膜または酸化窒化シリコン膜を形成するにはスパッタ法は適している。
以上のように、本発明を適用して形成されたＴＦＴと有機発光装置を組み合わせて画素部を形成し、発光装置を完成させることができる。このような発光装置はＴＦＴを用いて駆動回路を同一基板上に形成することもできる。
本実施例では、実施例１〜４に記載された発明の配線部形成の他の一例について図１１〜１３を用いて説明する。なお、図１３では、実施例２のＴＦＴ作製工程を用いて本実施例を説明しているが、これに限定されることはなく実施形態や実施例１〜３のいずれを適用することも可能である。なお、図１３のＴＦＴ作製方法は実施例２に従えばよいので説明は省略する。
実施例３にしたがって、絶縁膜に開口部を形成し、開口部内に半導体層または電極を形成して、図１３（Ａ）〜（Ｆ）に示すように表面が平坦化された半導体装置を形成する。続いて、第１の層間絶縁膜８００、９００を形成し、第１の開口部８０１、９０１を形成する。続いて、配線８０２、８０３、９０２、９０３を形成する。このとき、配線８０２、９０２は第１の開口部８０１、９０１内に形成するが、配線８０３、９０３に関しては、図１１（Ａ）または図１２（Ａ）
に示すように少なくとも一部が開口部８０１からはみ出るように形成する。
続いて、第１の層間絶縁膜８００、９００と配線８０２、８０３、９０２、９０３とを覆う第２の層間絶縁膜８０４、９０４を形成する。第２の層間絶縁膜８０４、９０４の表面は、図１１（Ａ）または図１２（Ａ）の丸で囲んだ領域に示されたように、配線８０３、９０４の影響を受けて凸形状となる。
次いで、第２の層間絶縁膜８０４、９０４に第２の開口部８０５、９０５を形成する（図１１（Ｂ）、図１２（Ｂ））。第２の層間絶縁膜８０４、９０４をエッチングして第２の開口部８０５、９０５を形成しても、第２の開口部８０５、９０５の内側には、配線８０３、９０３の影響でできた凸８０６、９０６が残っている。
次いで、第２の開口部８０５、９０５内に残った凸８０６、９０６の除去および配線８０３、９０３に達するコンタクトホールを形成するためにマスク８０７、９０７を用いてエッチングを行う。まず、ウェットエッチングにより、凸８０６、９０６の厚さ相当のエッチングが行われる。ウェットエッチングは等方性のエッチングであり、深さ方向のエッチングと同じ速度で、基板と平行な方向（横方向）のエッチングも行われる。このウェットエッチング処理によって凸８０６、９０６が除去される。続いて、マスク８０７、９０７をそのままにして、異方性のドライエッチングを行う。このドライエッチングにより、マスク８０７、９０７の開口部と同じ径のコンタクトホールを形成することができる。以上により、図１１（Ｃ）または図１２（Ｃ）の８０８、９０８で示した領域がエッチング処理によって除去され、コンタクトホールを形成することができる。
続いて、第２の開口部８０５、９０５上に導電膜を形成し、第２の開口部８０５、９０５上において、導電膜にマスクを形成して不要な領域をエッチングにより除去し、配線８０９、９０９を形成する。
配線８０３、９０３が第１の開口部８０１、９０１から少なくとも一部がはみ出るように形成されていることにより、第２の層間絶縁膜８０４、９０４に形成するコンタクトホールの深さをはみ出した配線の膜厚分だけ浅くすることができるため、コンタクトホールのアスペクト比を低減することができるため、コンタクトホールを形成する工程を簡便にすることができる。さらに、ＣＭＰ法による研磨処理やＳＯＧ膜形成による平坦化処理を行わなくても、表面が平坦化された半導体膜を形成することができる（図１１（Ｄ）、図１２（Ｄ）、図１３（Ｇ）
）。
通常、層間絶縁膜の膜厚は、例えばゲート電極と配線と層間絶縁膜とから形成されてしまう寄生容量を低減するために、膜厚を厚く形成したいと考えられる。
しかし、層間絶縁膜の膜厚を厚くすることにより、例えば、導通をとるためのコンタクトホールの形成に時間がかかってしまう。また、形成されたコンタクトホールは、アスペクト比が大きいため、配線を形成する際によく用いられるスパッタ成膜等では、カバレッジが悪く、コンタクトホール上部でひさしが形成されてしまい、コンタクトホール底面まで配線が形成されずに断線が起こってしまうという問題もある。
しかし、本実施例のように開口部内部および外部に連続して形成して配線を形成する本発明を適用すれば、ダマシンプロセスのような埋め込み配線ではないので、コンタクトホールを形成したい領域だけ層間絶縁膜の膜厚を薄くすることができ、アスペクト比の小さなコンタクトホールを形成することが可能である。さらに、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化を用いなくても平坦化することができる。
本実施例は、実施形態、実施例１〜４に組み合わせて適用することが可能である。
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
図１４（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。図１４（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
これらの電気器具の表示部に用いられる表示装置は、平面型の表示装置の一例である。表示装置が駆動回路一体型の場合、画素部と駆動回路との集積度が異なるが、本発明を適用すると、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化を行わなくても、その表面を平坦化することができる。
図１４（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。ゴーグル型ディスプレイの表示部２３０２に用いられる表示装置は、曲面型の表示装置の一例である。図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。図１４（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。プレーヤーの表示部２４０２およびデジタルカメラの表示部２５０２に用いる表示装置は、平面型の表示装置の一例である。これらの電気器具の表示部に用いる表示装置を作製する際に、本発明を適用すれば、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化を行わなくても平坦化でき、微細加工が可能になるため、より高精細で高輝度の画質を表示が可能になる。
図１５（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
図１５（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
図１６（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。本発明は、携帯電話の表示部に用いられるプラスチック基板上に形成される半導体装置にも適用することができ、ＣＭＰ法による研磨処理やＳＯＧ膜成膜による平坦化処理を行わなくても平坦化することができる。
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
図１６（Ｃ）はディスプレイであり、本体３２０１、支持台３２０２、表示部３２０３等を含む。ディスプレイのように撓みやすく、もともと大きなうねりを有する大型ガラス基板を用いて作製される電気器具にも本発明の平坦化は適用することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施形態、実施例１〜５を組み合わせて作製されたどのような表示装置を用いても実現することができる。
本実地例では、本発明を使用して多層配線化した例について図１７を用いて説明する。
なお、図１７では、実施例２、及び実地例５のＴＦＴ作製工程を用いて本実施例を説明しているが、これに限定されることはなく実施形態や実施例１〜４のいずれを適用することも可能である。なお、図１７のＴＦＴ作製方法は実施例２に従えばよいので説明は省略する。
また、本実地例ではソース領域及びドレイン領域に添加されている不純物の濃度は全て等しくなっているが、必要に応じてＬＤＤ構造やＧＯＬＤ構造にするなどその濃度を変えても構わないし、ゲートの数は１つに限らず２つまたはそれ以上であってもよい。また、配線の積層もこの図に限定されず、それ以上またはそれ以下の層数でも構わない。
図１７（Ａ）において形成されているＴＦＴは、開口部を有している下地絶縁膜７０１と、前記下地絶縁膜７０１に設けられた開口部内に形成された半導体膜７０２と、前記下地絶縁膜７０１と前記半導体膜７０２を覆っているゲート絶縁膜７０３と、前記ゲート絶縁膜７０３上の開口部を有する第１の絶縁膜７０４と、前記第１の絶縁膜７０４に設けられられた開口部内に形成されたゲート電極７０５と、を有している。半導体膜７０２はチャネル形成領域７０６とｎ型の不純物領域７０７、７０８とを有している。
下地絶縁膜７０１は基板７００の上に形成されている。また、ｎチャネル型ＴＦＴのゲート電極７０５と第１の絶縁膜７０４を覆って第１の層間絶縁膜７０９が形成されている。前記第１の層間絶縁膜７０９には開口部が設けられており、その開口部の底部には不純物領域７０７、７０８にそれぞれ接するようにあけられたコンタクトホールを介して、配線７１１、７１２が形成されている。配線７１１は実施例４に示した方法により形成される。さらに第１の層間絶縁膜７０９は第２の層間絶縁膜７１０により覆われており、第２の層間絶縁膜７１０には配線を収納するための開口部が設けられている。配線７１１は、第２の層間絶縁膜７１０に設けられたコンタクトホールと第２の層間絶縁膜７１０上を介し他のＴＦＴと電気的に接続される。第２の層間絶縁膜７１０上は開口部を有した第３の層間絶縁膜７１３で覆われている。第３の層間絶縁膜にも開口部が設けられ、配線が収納される。上層の配線についても同様に積層される。
配線７１４、７１５の付近の拡大図を（Ｂ）に示す。なお配線７１４、７１５は配線７１７、７１９に対応する。絶縁膜７１６の開口部内外に形成される配線のうち、開口部の上部に突き出す配線の下となる絶縁膜７２０を、ウエットエッチによる横エッチなどを使用することにより可能な限り、例えばサブミクロン程度に細く加工する。すると、絶縁膜７１６の開口部の外に突き出して形成された配線の幅は、下の微細加工された絶縁膜７２０の幅＋（配線の厚み×２）となり、具体的には１〜１．５μ程度とすることができる。この状態で、図１２（Ｂ）
の９０６に相当する段差を除去してコンタクトホールを開口すれば、コンタクトホールの底面を下部配線の頭が凸状に露出した形状にすることができる。この配線の下となる絶縁膜は、開口部内に島状に残して形成しても、隣接した二つの開口部を形成してもよい。
このとき、実効コンタクトホール径は７２１であって、開口したコンタクトホールの寸法より小さく、なおかつ、絶縁膜７１６の開口部から突き出して形成された配線７１７の凸部の寸法より小さい。このようにして実効コンタクトホール径７２１を実際に開口した寸法よりも縮小できる。これに伴い、配線７１９のオーバーラップマージンも縮小できるので、配線の集積度向上が容易となる。
また、従来の方法で７２１に相当する寸法のコンタクトホールを形成し、配線７１９と７１７の導通をとる場合と比較すると、コンタクトホール内部における配線７１９の膜厚はコンタクトホールのアスペクト比が小さい分、厚くすることができる。従って、コンタクトホール内部における断線が生じにくくなる、コンタクトホール内部の配線薄膜化によるコンタクト抵抗増大が生じにくくなる等の効果があり、コンタクトホール関連の信頼性を向上できる。
上記構成により配線を多層化することでＴＦＴを集積化することが可能であるので、本実地例のＴＦＴを半導体集積回路に用いることにより該半導体集積回路の基板上に占める面積を小さくすることができる。また、これらような構成は通常積層すればするほど凹凸が増え、断線などの不良を引き起しやすくなるが、本発明を利用することでＣＭＰなどの研磨による平坦化やＳＯＧ膜による平坦化を用いることなく、平坦化でき、断線などの不良を低減させ、信頼性の向上を図ることができる。
従来例を示す図。 本発明の実施の形態を示す図。 本発明の実施の形態を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。 電気器具の一例を示す図。 電気器具の一例を示す図。 電気器具の一例を示す図。 本発明の実施の一例を示す図。 本発明の実施の一例を示す図。

Claims (11)

  1. 基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第１の凹部を形成し、
    前記第１の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第１のマスクを用いて前記半導体膜をエッチングすることにより、前記第１の凹部内に半導体層を形成し、
    前記第１の絶縁膜及び前記半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極上に第２の絶縁膜を形成し、
    前記第２の絶縁膜に第２の凹部を形成し、
    前記第２の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第２の凹部を有する前記第２の絶縁膜上に導電膜を形成し、
    第２のマスクを用いて前記導電膜をエッチングすることにより、前記第２の凹部内に前記半導体層に電気的に接続する配線を形成し、
    前記第１の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第２の凹部の深さは、前記配線の厚さに概略一致することを特徴とする半導体装置の作製方法。
  2. 基板上に、絶縁膜Ａと前記絶縁膜Ａ上の絶縁膜Ｂとの積層からなる第１の絶縁膜を形成し、
    前記絶縁膜Ａをエッチングストッパーに用いて、前記絶縁膜Ｂの選択された領域をエッチングすることにより、前記第１の絶縁膜に第１の凹部を形成し、
    前記第１の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第１のマスクを用いて前記半導体膜をエッチングすることにより、前記第１の凹部内に半導体層を形成し、
    前記第１の絶縁膜及び前記半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極上に第２の絶縁膜を形成し、
    前記第２の絶縁膜に第２の凹部を形成し、
    前記第２の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第２の凹部を有する前記第２の絶縁膜上に導電膜を形成し、
    第２のマスクを用いて前記導電膜をエッチングすることにより、前記第２の凹部内に前記半導体層に電気的に接続する配線を形成し、
    前記第１の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第２の凹部の深さは、前記配線の厚さに概略一致することを特徴とする半導体装置の作製方法。
  3. 基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第１の凹部を形成し、
    前記第１の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第１のマスクを用いて前記半導体膜をエッチングすることにより、前記第１の凹部内に半導体層を形成し、
    前記第１の絶縁膜及び前記半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜の選択された領域をエッチングし、
    前記第２の絶縁膜をエッチングした領域内にゲート電極を形成し、
    前記ゲート電極上に第３の絶縁膜を形成し、
    前記第３の絶縁膜に第２の凹部を形成し、
    前記第２の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第２の凹部を有する前記第３の絶縁膜上に導電膜を形成し、
    第２のマスクを用いて前記導電膜をエッチングすることにより、前記第２の凹部内に前記半導体層に電気的に接続する配線を形成し、
    前記第１の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第２の凹部の深さは、前記配線の厚さに概略一致し、
    前記第２の絶縁膜の厚さは、前記ゲート電極の厚さに概略一致することを特徴とする半導体装置の作製方法。
  4. 基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第１の凹部を形成し、
    前記第１の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第１のマスクを用いて前記半導体膜をエッチングすることにより、前記第１の凹部内に半導体層を形成し、
    前記第１の絶縁膜及び前記半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜のうち前記半導体層上の領域を含む領域をエッチングし、
    前記第２の絶縁膜をエッチングした領域内にゲート電極を形成し、
    前記ゲート電極上に第３の絶縁膜を形成し、
    前記第３の絶縁膜に第２の凹部を形成し、
    前記第２の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第２の凹部を有する前記第３の絶縁膜上に導電膜を形成し、
    第２のマスクを用いて前記導電膜をエッチングすることにより、前記第２の凹部内に前記半導体層に電気的に接続する配線を形成し、
    前記第１の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第２の凹部の深さは、前記配線の厚さに概略一致し、
    前記第２の絶縁膜の厚さは、前記ゲート電極の厚さに概略一致することを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一において、前記ゲート電極をマスクに用いて前記半導体層に不純物元素を添加することを特徴とする半導体装置の作製方法。
  6. 基板に第１の凹部を形成し、
    前記第１の凹部内に遮光膜を形成し、
    前記基板及び前記遮光膜上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第２の凹部を形成し、
    前記第２の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第１のマスクを用いて前記半導体膜をエッチングすることにより、前記第２の凹部内に半導体層を形成し、
    前記第１の絶縁膜及び前記半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜の選択された領域をエッチングし、
    前記第２の絶縁膜をエッチングした領域の底面に前記遮光膜に達するコンタクトホールを形成し、
    前記第２の絶縁膜をエッチングした領域内にゲート電極を形成し、
    前記ゲート電極上に第３の絶縁膜を形成し、
    前記第３の絶縁膜に第３の凹部を形成し、
    前記第３の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第３の凹部を有する前記第３の絶縁膜上に導電膜を形成し、
    第２のマスクを用いて前記導電膜をエッチングすることにより、前記第３の凹部内に前記半導体層に電気的に接続する配線を形成し、
    前記第２の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第３の凹部の深さは、前記配線の厚さに概略一致し、
    前記第２の絶縁膜の厚さは、前記ゲート電極の厚さに概略一致することを特徴とする半導体装置の作製方法。
  7. 基板に第１の凹部を形成し、
    前記第１の凹部を有する前記基板上に導電膜を形成し、
    第１のマスクを用いて前記導電膜をエッチングすることにより、前記第１の凹部内にゲート配線を形成し、
    前記ゲート配線上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第２の凹部を形成し、
    前記第２の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第２のマスクを用いて前記半導体膜をエッチングすることにより、前記第２の凹部内に半導体層を形成し、
    前記半導体層上に第２の絶縁膜を形成し、
    前記第２の絶縁膜に第３の凹部を形成し、
    前記第３の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第３の凹部を有する前記第２の絶縁膜上に導電膜を形成し、
    第３のマスクを用いて前記導電膜をエッチングすることにより、前記第３の凹部内に前記半導体層に電気的に接続する配線を形成し、
    前記第１の凹部の深さは、前記ゲート配線の厚さに概略一致し、
    前記第２の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第３の凹部の深さは、前記配線の厚さに概略一致することを特徴とする半導体装置の作製方法。
  8. 基板上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第１の凹部を形成し、
    前記第１の凹部を有する前記第１の絶縁膜上に半導体膜を形成し、
    第１のマスクを用いて前記半導体膜をエッチングすることにより、前記第１の凹部内に半導体層を形成し、
    前記第１の絶縁膜及び前記半導体層上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極上に第２の絶縁膜を形成し、
    前記第２の絶縁膜に第２の凹部を形成し、
    前記第２の凹部の底面に前記半導体層に達するコンタクトホールを形成し、
    前記第２の凹部を有する前記第２の絶縁膜上に導電膜を形成し、
    第２のマスクを用いて前記導電膜をエッチングすることにより、前記第２の凹部内から前記第２の凹部外に連なる第１の配線を形成し、
    前記第１の配線上に第３の絶縁膜を形成し、
    前記第３の絶縁膜のうち前記第１の配線が有する段差を反映して形成された凸部を含む領域をエッチングして、前記第３の絶縁膜に第３の凹部を形成し、
    前記第３の凹部内に残る凸部を除去すると共に、前記第３の凹部内から前記第１の配線に達するコンタクトホールを形成し、
    前記第３の凹部内に前記第１の配線に電気的に接続する第２の配線を形成し、
    前記第１の凹部の深さは、前記半導体層の厚さに概略一致し、
    前記第２の凹部の深さは、前記第１の配線の厚さに概略一致することを特徴とする半導体装置の作製方法。
  9. 請求項８において、前記第３の凹部内から前記第１の配線に達する前記コンタクトホールは、前記第１の配線が前記第２の凹部外に形成された領域に形成されることを特徴とする半導体装置の作製方法。
  10. 請求項１乃至９のいずれか一において、前記第２の絶縁膜は、下層の高低差を反映して形成されることを特徴とする半導体装置の作製方法。
  11. 請求項３、４、６又は８において、前記第３の絶縁膜は、下層の高低差を反映して形成されることを特徴とする半導体装置の作製方法。
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