JP3831966B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に配線を形成する工程を含む半導体装置の製造方法及び配線層を有する半導体装置に関する。
【0002】
【従来の技術】
配線を形成する場合、配線の下地表面に凹凸が存在すると、段差部で配線の切断が起こり易くなる。多層配線を形成する場合、このような基板表面の凹凸の影響を抑制する為に、配線層を形成する前に予め基板表面を平坦化する方法が試みられている。
【0003】
図10を参照して、従来の平坦化法を用いた多層配線形成工程の一例を説明する。
図10に示すように、半導体基板101上に絶縁膜102を介して第1配線103が形成されている。第1配線103上に、化学気相成長法(CVD法)を用いて絶縁膜104を形成する。絶縁膜104上にSOG(スピンオングラス)膜105を形成する。SOG膜105は、第1配線103によってできる基板表面の凸部の段差を軽減する。
【0004】
絶縁膜104、SOG膜105をドライエッチングし、第1配線103上にビアホール106を形成する。SOG膜105上に導電性膜を形成する。この時同時にビアホール106をこの導電性膜で埋める。導電性膜をパターニングし第2配線107を形成する。
【0005】
【発明が解決しようとする課題】
上述するように、従来法ではSOG膜の形成を行って基板表面の凹凸を緩和しているが、配線による基板表面の凹凸が完全に平坦化されるわけではなく、配線等によりできる段差に対応した緩やかな起伏は存在する。即ち、局所的には平坦性を有しても、グローバルに見ると凹凸が存在する。
【0006】
又、図10に示すように、第2配線107が形成された基板表面には、配線107による凸部ができる。よって、配線層を積層すればするほど基板表面のグローバルな起伏は大きくなる傾向がある。ところで、露光装置は、分解能が高いほど焦点深度が浅くなる性質を有する。
【0007】
基板表面にグローバルな凹凸が存在すると、レジスト膜のパターニングを行う際、露光の焦点面と基板表面が場所によってずれ、レジストパターンの断線や短絡が発生し、配線パターン形成の歩留りが低くなる。
【0008】
本発明の目的は、基板表面のグローバルな平坦性を改善できる半導体装置とその製造方法を提供することである。
【0009】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板の表面に、下層絶縁膜と上層絶縁膜の少なくとも2層を含む絶縁膜を、前記下層絶縁膜はCVD法を用いて、前記上層絶縁膜は塗布法を用いて形成する絶縁膜形成工程と、表面に塗布法で形成された前記上層絶縁膜を有する前記絶縁膜の一部領域を一部の厚さエッチングし、底面に前記下層絶縁膜が露出した配線用の溝を形成する工程と、さらに前記絶縁膜上に導電性膜を形成する工程と、前記導電性膜をパターニングし、前記溝の内部に配線の側壁とそれに対向する前記溝の側壁との間に側溝を有するように配線を形成する工程と、前記側溝を埋め込みかつ前記配線を覆うように、CVD法を用いて他の絶縁膜を形成する工程とを有する。
【0010】
溝の底面上に配線パターンが形成される為、溝を形成しない場合に比べて配線パターンの上面と溝が形成されていない絶縁膜の上面の高さの差が縮小され、基板表面の広い領域での平坦性が改善される。配線幅に比較し広い溝幅を得るので、溝の底面上に配線パターンを比較的容易に形成できる。
【0011】
前記配線を形成する工程後、さらに、前記側溝内にボイドを形成せずに、CVD法もしくは塗布法を用いて絶縁膜によって前記側溝を埋め込んでもよい。
前記配線を形成する工程で、前記溝の深さとほぼ同じ厚さの前記配線を形成してもよい。
【0012】
配線パターンの上面と溝が形成されていない絶縁膜の上面の高さがほぼ揃い、基板表面の広い領域での平坦性がより改善される。
本発明の半導体装置は、半導体基板上に形成され、CVD法で形成された下層絶縁膜と塗布法で形成された上層絶縁膜の少なくとも2層を含む絶縁膜であって、塗布法で形成された前記上層絶縁膜の表面の一部領域に、底面に前記下層絶縁膜が露出した溝を有する前記絶縁膜と、前記溝の内部に形成された1つまたは複数の配線を含んで形成される配線層であって、前記溝の深さとほぼ同じ厚みを有し、前記溝の側壁との間に側溝を画定する配線層と、前記側溝を埋め込みかつ前記配線層を覆い、CVD法で形成された他の絶縁膜とを有する。
【0013】
前記配線の厚さが、前記溝の深さとほぼ同じであってもよい。
【0014】
【発明の実施の形態】
図1(A)〜図3を参照して、本発明の第1の実施例による配線層形成方法について説明する。
【0015】
基板上に第1層目の配線がすでに形成されており、層間絶縁層を介してこの上層に第2層目の配線を形成する工程を例にとって説明する。
図1(A)に示すように、半導体基板1上に絶縁膜2を介して第1層目の配線3が形成されている。この上に、CVD法を用いて絶縁膜4を形成する。スピンナを用いて絶縁膜4上にガラス原料を溶かした溶剤を塗布し、この塗布膜をアニール(キュアリング)することでSOG膜5を形成する。
【0016】
配線3によりできた基板上の段差は、SOG膜5を形成することにより緩和され、基板表面がほぼ平坦化される。なお、絶縁膜4とSOG膜5を合わせた膜厚は、後の工程で形成する第2層目の配線の膜厚より厚くすることが好ましい。
【0017】
図1(B)に示すように、SOG膜5上にレジスト膜6を形成し、露光、現像の過程を経て、第2層目の配線を形成すべき領域を内包する領域に対応した開口を形成する。レジスト膜6をエッチングマスクとし、ドライエッチング法を用いてSOG膜5を表面から深さDまでエッチングし、溝G1を形成する。
【0018】
図1(C)に示すように、フォトリソグラフィにより絶縁膜4とSOG膜5に、配線3の一部表面を露出させるビアホール7を形成する。
基板表面に導電性膜を形成する。この際、溝G1およびビアホール7も、この導電性膜で埋められる。導電性膜の厚みは、溝の深さDとほぼ等しくなるように設定することが好ましい。導電性膜をパターニングし、第2層目の配線8を形成する。溝G1は、あらかじめ第2層目の配線にあわせた平面形状を有しているので、配線8は溝G1の底面上にのみ形成される。また、配線8の厚みと溝G1の深さDとがほぼ等しくなるようにすると、配線8の上面と溝が形成されていないSOG膜5の上面の高さがほぼ揃う。即ち、基板上の凸部の高さが揃う。
【0019】
なお、配線表面と周囲の絶縁膜表面とは同じ高さになることが好ましいが、厳密に同じ高さでなくてもよい。例えば基板全面で表面の凹凸が露光装置の許容焦点深度以下になるようにすれば、露光工程が容易かつ高精度になる。
【0020】
図2は、溝G1と溝G1の底面内に形成された第2層目の配線8の平面図である。L字型のパターンを有する溝G1の内部に溝G1のパターンに整合したL字型の配線8が形成されている。
【0021】
図2に示すように、配線8の幅をWmとすると、配線8の両側にそれぞれ余裕の幅(マージン幅)sを加えた幅が溝G1の幅Weに相当する。図2には、配線8がL字型である場合の例を示しているが、L字以外の平面形状を有する場合も、溝G1の平面形状は配線8の周囲にマージン幅sを配した形状とする。
【0022】
第2層目の配線8の側壁とそれに対応する溝G1の側壁の間には、マージン幅sの距離が存在するので、配線8の周囲には幅sの狭い側溝が存在することになる。
【0023】
配線8を形成した際に、基板表面にできるだけ広い平坦な面を確保する為には、マージン幅sの大きさを狭くし、側溝の面積が小さいことが望まれる。しかし、狭くし過ぎると、フォトリソグラフィ時の位置合わせが困難となる。また、後の工程で、第2層目の配線8を形成した後、基板表面にCVD法を用いて絶縁膜とSOG膜を重ねて形成する必要がある場合は、マージン幅sが狭すぎると、これらの成膜工程で側溝の中にボイド等を発生させることがある。
【0024】
よって、側溝は、埋め込みができる溝幅若しくはアスペクト比(溝深さ/溝幅)を有していることが望まれる。なお、CVD法を用いた絶縁膜やSOG膜で側溝の埋め込みができる幅にフォトリソグラフイの合わせずれ量を加えてマージン幅sを設定しておけば、フォトリソグラフィ時の位置合わせを行うことは困難ではない。
【0025】
マージン幅sの存在により、溝G1は配線幅に比較し広い幅を有する。ビアホール形成後に行う導電性膜の被覆工程において、ビアホールの埋め込みが可能な条件であれば溝G1の埋め込みは容易に行える。
【0026】
このように、溝G1のパターンは、後の工程で形成する第2層目の配線のパターンに合わせてマージン幅sを配したものであるから、溝G1のパターニングの際用いるマスクパターンは、第2層目の配線用マスクパターンから簡単なデータ処理によって設計することができる。
【0027】
第1の実施例による配線層形成方法によれば、第2層目の配線が形成された基板表面は、局所的には側溝による段差が存在するが、配線の上面は他の領域の上面とほぼ面一にすることができる。
【0028】
図3に示すように、さらに基板上にCVD法による絶縁膜31とSOG膜32からなる層間絶縁膜を形成すると、局所的には側溝による段差が存在するが、この側溝が絶縁膜によって埋め込まれ、グローバルな平坦性を有する層間絶縁膜表面が得られる。この上に第3層目の配線33を形成し、配線層33上にパターニングの為のレジスト膜34を塗布法を用いて形成する。グローバルな平坦性を有する基板表面上のレジスト膜の膜厚はほぼ揃うので、マスク35を介し、レジスト膜34を露光する際に、露光光の焦点が場所によってレジスト面からずれることがなく、精度の高いレジストパターンを得ることができる。
【0029】
さらに、多層の配線層を積層する場合は、第2層目の配線8を形成する際に行ったように、予め、配線下層の層間絶縁膜に配線パターンに適合した溝を形成する工程を繰り返せば、各層の配線の上面を、他の領域の上面とほぼ面一にすることができる。
【0030】
次に、本発明の第2の実施例による配線層形成方法について、図4(A)〜図4(C)、および図5を参照して説明する。
図4(A)に示すように、半導体基板1上に、絶縁膜2を介して第1層目の配線3が形成されている。CVD法を用いて基板表面に絶縁膜4を形成する。絶縁膜4の厚みは、後の工程で形成する第2層目の配線の膜厚より厚くする。絶縁膜4上に回転塗布によりSOG膜5を形成し、基板表面を平坦化する。
【0031】
図4(B)に示すように、基板全面のエッチバックを行う。SOG膜5およびCVD法により形成した絶縁膜4が、どちらもほぼ等速度でドライエッチングされる条件で、SOG膜5がすべて消滅するまでエッチバックする。絶縁膜4のほぼ平坦な表面が形成される。
【0032】
この後の工程は第1の実施例で用いた工程と同様な手順で行う。絶縁膜4に第2層目の配線に整合した配線平面形状を有する溝G2を形成し、この後絶縁膜4にビアホールを形成する。さらに溝G2の底面上に第2層目の配線8を形成する。第1の実施例と同様に、配線8の上面と溝が形成されていない絶縁膜4の上面の高さがほぼ揃えれば、基板表面のグローバルな領域で平坦性を得ることができる。
【0033】
SOG膜は膜中に水分を含んでいることが多い為、SOG膜に直接接する配線が、これらの水分の存在により腐食することがある。しかし、第2の実施例の配線形成方法によれば、溝G2を形成する前に、基板表面の全面をエッチバックしてSOG膜5をほぼエッチング除去してしまうので、第2層目の配線8はCVD法で形成した絶縁膜4上に形成され、SOG膜5に直接接しない。よって、SOG膜中の水分に起因する配線の腐食問題を回避することができる。
【0034】
なお、上記の方法では、基板全面をエッチバックしSOG膜を全てエッチング除去しているが、全面エッチバックを行わずに、同様な効果を得ることもできる。例えば図5に示すように、溝G3の部分をエッチングする際に、溝G3の領域のSOG膜5を完全にエッチング除去できる深さまでエッチングを行い、CVD法で形成した絶縁膜4を溝G3の底面に露出させ、配線8が直接SOG膜5に接触しないようにしてもよい。この際は、配線8の表面とSOG膜5の表面をほぼ同じ高さにすればSOG膜5の厚みは配線8の厚みより薄く形成することになる。
【0035】
第3の実施例について、図6(A)〜図9(H)を参照して説明する。第3の実施例では、上述の第1もしくは第2の実施例の配線形成方法を用いてnチャネルMOS(Metal Oxide Semiconductor)トランジスタを含む半導体装置を作製する。
【0036】
図6(A)を参照して、半導体基板11上に、ソース/ドレイン領域15a、コンタクト領域15bを形成するまでの工程を説明する。これらの工程は、通常使用されているトランジスタの作製方法を用いればよいので、ここでは、主な工程のみについて簡単に説明する。
【0037】
図6(A)に示すように、Bがドープされたp型の面方位(100)を持つSi基板11上に、ウェット酸化により厚いフィールド酸化膜12を形成し、基板上に活性領域を画定する。
【0038】
図中左側の活性領域の表面に、厚さ約9.5nmの熱酸化膜13を介して、ゲート電極14を形成する。ゲート電極14は、約150nmの膜厚のP(燐)がドープされた多結晶Si膜と、約150nmの膜厚のWSi膜の2層よりなる。ゲート電極14の左右の基板表面領域には、n型の導電性を与えるP+ イオンをイオン注入法を用いて注入し、アニールによりこれらのイオンを活性化することで、ソース/ドレイン領域15aを形成する。
【0039】
図中右側の活性領域には、基板11と同じ導電型を与える例えばBF2+イオンを注入し、アニールによりイオンを活性化し、コンタクト領域15bを形成する。
【0040】
次に、図6(B)〜図9(H)を参照し、第1層目の配線から第3層目の配線(最上配線層)までを形成する工程について説明する。
図6(B)に示すように、基板全面に常圧CVD法を用いて膜厚約800nmのボロンフォスフォシリケートガラス(BPSG)膜16を形成する。スピンナによるSOG膜の原料の塗布およびキュアリングにより、BPSG膜16上に膜厚約300nmのSOG膜17を形成する。キュアリングは、窒素雰囲気中で基板温度約400℃にして約30分間行う。SOG膜17が形成された基板表面はほぼ平坦化される。
【0041】
図6(C)に示すように、SOG膜17上に第1層目の配線パターンと整合するパターンの開口を有するレジストパターン18を形成する。反応性イオンエッチング(RIE)装置を用い、レジストパターン18をエッチングマスクとし、CF4 とCHF3 との混合ガスをエッチングガスとして、雰囲気圧力200mTorr、高周波電力600Wの条件でSOG膜17およびBPSG膜16をドライエッチングし、溝G4を形成する。(なお、以下に続くBPSG膜若しくはSOG膜のドライエッチングは、同様な条件で行うものとする)。溝G4の深さは約1000nmとする。残ったレジストパターン18は除去する。
【0042】
図7(D)に示すように、ソース/ドレイン領域15a、およびコンタクト領域15bの各領域の一部表面が露出するように、レジストマスクを用いてBPSG膜16を部分的にエッチングし、コンタクトホール19を形成する。
【0043】
図7(E)に示すように、溝G4の底面上に、コンタクトホール19を埋め込む第1層目の配線20を形成する。配線20を形成する為、まずスパッタリング法を用いて、基板上にWSi膜とAl−Si−CuからなるAl合金膜をそれぞれ膜厚約500nm形成する。Al合金膜20b上にレジストパターンを形成し、このレジストパターンをエッチングマスクとして、BCl3 等のハロゲン系ガスを用いてWSi膜とAl合金膜をドライエッチングする。WSi膜20aとAl合金膜20bの2層からなる配線20が形成される。
【0044】
配線20の厚みは溝G4の深さとほぼ等しいので、配線20の上面と溝が形成されていないSOG膜17の上面の高さがほぼ揃う。
既に第1の実施例において説明したように、溝G4の平面形状は第1層目の配線20の平面形状の周囲にマージン幅sを加えた形状に設定している。しかし、第3の実施例のように複数の配線が、比較的近接した位置に配置され、隣接配線間隔がほぼマージン幅sと等しい場合は、各配線ごとに独立した溝を設けず、複数の配線に対し一つの溝を設けてもよい。
【0045】
次に、図8(F)に示すように、プラズマCVD法を用いて、基板表面にBPSG膜21を膜厚約100〜200nm形成する。回転塗布およびキュアリングによりSOG膜22を膜厚約500〜600nm形成する。なお、キュアリングは、上述したSOG膜17を形成の際と同様の条件で行う。SOG膜22の表面は、グローバルな基板平坦性を有する。
【0046】
なお、第3の実施例においては、マージン幅sを0.6μm以上に設定していれば、BPSG膜21やSOG膜22を形成する際、配線20の側壁と溝G4の側壁間にできた側溝を、ボイド等を発生させることなく埋め込むことができる。
【0047】
一方、マージン幅sを3μmより大きくすると側溝が広くなりすぎ、配線層上に層間絶縁膜を形成した際に、側溝の凹部の形状が表面に残り、基板表面の良好な平坦性を得ることができない。よって、本実施例においては、マージン幅sを0.6〜3μmの範囲で設定するのが好ましい。この最小マージン幅0.6μmは、配線の最小線幅とほぼ等しい幅となっている。
【0048】
図8(G)に示すように、SOG膜22の表面領域に、約500nmの深さを有し、第2層目の配線のパターンに整合するパターンを有する溝G5を形成する。SOG膜22およびBPSG膜21に、第1層目の配線と第2層目の配線を電気的に接続する為のビアホール23を形成する。
【0049】
図9(H)に示すように、溝G5とビアホール23が形成されたSOG膜22上にスパッタリング法を用いて、Al−Si−Cu合金膜を膜厚約500nm程度堆積する。このAl合金膜をパターニングし、第2層目の配線24を溝G5の底面上に形成する。SOG膜22の基板表面がグローバルな平坦性を有するので溝G5の底面の平坦性もほぼ良好なものとなる。よって、配線24のパターニングを高い精度で得ることができる。
【0050】
Al合金膜のエッチングは、BCl3 等のハロゲンガスを用いてドライエッチングすればよい。配線24の厚みは、溝G5の深さとほぼ等しいので、配線24の上面と溝以外のSOG膜22の上面の高さはほぼ揃っている。
【0051】
プラズマCVD法を用いて、基板全面に厚さ約100nmのBPSG膜25を形成する。BPSG膜25上に先の方法と同様な条件で、膜厚約300nmのSOG膜26を形成する。SOG膜26の表面は、グローバルな平坦性を有する。
【0052】
第3層目の配線を最上配線層とする場合は、第3層目の配線を形成する際の基板平坦性を充たしていれば十分なので、第2層目の配線24上に形成するBPSG膜25およびSOG膜26に第3層目の配線形状に対応した溝を形成する必要はないだろう。
【0053】
必要なビアホールを開口した後、スパッタリング法およびフォトリソグラフィにより、SOG膜26上に厚さ約800nmのAl−Si−Cu合金膜からなる第3層目の配線27を形成する。配線27が形成される基板面の平坦性がグローバルに良好なので、高いパターニング精度を有する配線27を得ることができる。
【0054】
プラズマCVD法を用いて、フォスフォシリケートガラス(PSG)膜とシリコン窒化膜(SiNX 膜)を各々膜厚500nmづつ連続的に堆積し、パッシベーション膜28を形成する。必要に応じて、このパッシベーション膜28にボンディングパッド用等の窓開けを行う。
【0055】
第3の実施例では、第1から第3層目までの配線層を形成する工程について説明した。
上述の第3の実施例では、溝G4の形成工程において、本願における第2の実施例の方法を用い溝G4の領域のSOG膜を全てエッチング除去しており、溝G5の形成工程において、本願における第1の実施例の方法を用いているが、各工程で使用する配線層形成方法はこれに限らない。第1の実施例の方法、第2の実施例の方法のいずれを用いても基板表面のグローバルな平坦化を図ることができる。
【0056】
また、さらに多層の配線層を形成する場合も、最上配線層の形成を除き、第1の実施例の方法もしくは第2の実施例の方法を繰り返し実施することで、各配線層形成に必要なリソグラフィ工程に対して十分な基板平坦性が得られる。
【0057】
さらに、第2の実施例の方法を用いれば、配線が直接SOG膜に接触しないので、SOG膜中に残留する水分による配線層の腐食を防止できる。
なお、上述の実施例ではnチャネルMOSトランジスタの実施例について説明したが、pチャネルMOSトランジスタ、CMOSトランジスタを形成する場合にも、同様な配線層形成方法を使用することが可能である。さらに、これらのトランジスタの作製に限らず、多層配線を有する素子を形成する際、同様な配線層形成方法を使用することができる。
【0058】
上述の実施例においては、各配線層間の絶縁層を、CVDによる絶縁膜とSOG膜の2層で形成する場合の例のみを示したが、CVD法による絶縁膜1層の場合でも、同様な方法で基板表面のグローバルな平坦化を得ることは可能である。例えば、予めCVD法による絶縁膜のみを厚く形成し、表面の凹凸を化学機械的研磨(CMP)等を用いて、平滑化し、この後に溝を形成してもよいだろう。
【0059】
上述の実施例では、各配線層間に形成するCVD法による絶縁膜の材料として、BPSG膜を用いているが、BPSG膜に限らず、SiOX 膜、SiNX 膜、PSG膜、BSG膜等いずれの膜を形成してもよい。
【0060】
以上実施例に沿って本発明を説明したが、さらに種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【0061】
【発明の効果】
以上説明したように、本発明によれば、配線を形成した基板表面の広い領域で、基板表面の凸部の高さを揃えることができる。さらにCVD法および塗布法により配線上に絶縁膜を形成すると、グローバルな平坦性を有する絶縁膜表面を得ることができる。よって、配線層のパターニングを行う際、パターニング領域の基板平坦性を確保できる為、基板表面の凹凸の影響を受けない良好なレジストパターンを形成でき、配線パターンの歩留りの低下を抑制することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例による配線層形成方法を示す基板の断面図である。
【図2】本発明の第1の実施例による配線層形成方法における溝と配線を示す平面図である。
【図3】本発明の第1の実施例による配線層形成方法を示す基板の断面図である。
【図4】本発明の第2の実施例による配線層形成方法を示す基板の断面図である。
【図5】本発明の第2の実施例によるもう一つの配線層形成方法を示す基板の断面図である。
【図6】本発明の実施例によるMOSトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図7】本発明の実施例によるMOSトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図8】本発明の実施例によるMOSトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図9】本発明の実施例によるMOSトランジスタを含む半導体装置の製造方法を説明する為の基板の断面図である。
【図10】従来の多層配線形成方法を説明するための基板の断面図である。
【符号の説明】
1・・・半導体基板、2・・・絶縁膜、3・・・配線、4、31・・・絶縁膜、5、32・・・SOG膜、6・・・レジストパターン、7・・・ビアホール、8、33・・・配線、11・・・Si基板、12・・・フィールド酸化膜、13・・・熱酸化膜、14・・・ゲート電極、15a・・・ソース領域/ドレイン領域、15b・・・コンタクト領域、16・・・BPSG膜、17・・・SOG膜、18・・・レジストパターン、19・・・コンタクトホール、20・・・配線、21・・・BPSG膜、22・・・SOG膜、23・・・ビアホール、24・・・配線、25・・・BPSG膜、26・・・SOG膜、27・・・配線、28・・・パッシベーション膜、34・・・レジスト膜、35・・・マスク、101・・・半導体基板、102・・・絶縁膜、103・・・第1配線層、104・・・絶縁膜、105・・・SOG膜、106・・・レジストパターン、107・・・ビアホール、108・・・配線。

Claims (8)

  1. 半導体基板の表面に、下層絶縁膜と上層絶縁膜の少なくとも2層を含む絶縁膜を、前記下層絶縁膜はCVD法を用いて、前記上層絶縁膜は塗布法を用いて形成する絶縁膜形成工程と、
    表面に塗布法で形成された前記上層絶縁膜を有する前記絶縁膜の一部領域を一部の厚さエッチングし、底面に前記下層絶縁膜が露出した配線用の溝を形成する工程と、
    さらに前記絶縁膜上に導電性膜を形成する工程と、
    前記導電性膜をパターニングし、前記溝の内部に配線の側壁とそれに対向する前記溝の側壁との間に側溝を有するように配線を形成する工程と、
    前記側溝を埋め込みかつ前記配線を覆うように、CVD法を用いて他の絶縁膜を形成する工程と
    を有する半導体装置の製造方法。
  2. 前記導電性膜を形成する工程が、
    前記溝の深さとほぼ同じ厚さの前記配線を形成する請求項1 に記載の半導体装置の製造方法。
  3. 前記配線を形成する工程において、1つの溝の内部に複数の配線が形成される請求項1または2に記載の半導体装置の製造方法。
  4. 前記半導体基板が、表面の一部に導電性領域を有しており、前記溝を形成する工程後、前記導電性膜を形成する工程前に、
    さらに、前記溝の底面領域に、前記導電性領域と前記配線を接続するためのホールを形成する工程を有し、
    前記導電性膜を形成する工程が、前記接続するためのホールを埋め込んで前記導電性膜を形成する請求項1からのいずれかに記載の半導体装置の製造方法。
  5. 半導体基板上に形成され、CVD法で形成された下層絶縁膜と塗布法で形成された上層絶縁膜の少なくとも2層を含む絶縁膜であって、塗布法で形成された前記上層絶縁膜の表面の一部領域に、底面に前記下層絶縁膜が露出した溝を有する前記絶縁膜と、
    前記溝の内部に形成された1つまたは複数の配線を含んで形成される配線層であって、前記溝の深さとほぼ同じ厚みを有し、前記溝の側壁との間に側溝を画定する配線層と、
    前記側溝を埋め込みかつ前記配線層を覆い、CVD法で形成された他の絶縁膜と
    を有する半導体装置。
  6. 半導体基板と、
    前記半導体基板上に形成され、CVD法で形成された第1の下層絶縁膜と塗布法で形成された第1の上層絶縁膜の少なくとも2層を含み、塗布法で形成された前記第1の上層絶縁膜の表面の一部に、底面に前記第1の下層絶縁膜が露出した第1の溝を有する第1の絶縁膜と、
    前記第1の溝の内部に形成された第1の配線層と、
    CVD法で形成された第2の下層絶縁膜と塗布法で形成された第2の上層絶縁膜の少なくとも2層を含み、CVD法で形成された前記第2の下層絶縁膜が前記第1の絶縁膜と前記第1の配線層とを覆うように形成され、平坦な表面を有し、当該表面の一部に第2の溝を有し、前記第2の溝の底面には、前記第1の配線層が露出するホールを有する第2の絶縁膜と、
    前記第2の溝の内部に形成され、前記ホールを埋め込む配線を含む複数の配線を含む第2の配線層であって、前記第2の溝の深さとほぼ同じ膜厚を有し、前記第2の溝の平面形状と整合した平面形状を有し、前記第2の溝との間に側溝を画定する前記第2の配線層と、
    前記側溝を埋め込み、前記第2の絶縁膜と前記第2の配線層とを覆い、CVD法で形成された層間絶縁膜と
    を有する半導体装置。
  7. 第1導電型の半導体基板と、
    前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極を挟むように、前記半導体基板の表面領域に形成された、第1導電型と逆の第2導電型のソース領域およびドレイン領域と、
    前記半導体基板上に、前記ソース領域およびドレイン領域と前記ゲート電極とを覆うように形成され、CVD法で形成された第1の下層絶縁膜と塗布法で形成された第1の上層絶縁膜の少なくとも2層を含み、塗布法で形成された前記第1の上層絶縁膜の表面の一部に、底面に前記下層絶縁膜が露出した第1の溝を有し、前記第1の溝の底面には、前記ソースを露出する第1のホールと、前記ドレインを露出する第2のホールとを有する第1の絶縁膜と、
    前記第1の溝の内部に形成された前記第1のホールを埋め込む配線と、前記第1の溝の内部に形成された前記第2のホールを埋め込む配線とを含んで形成され、前記第1の溝の深さとほぼ同じ膜厚を有し、前記第1の溝との間に第1の側溝を画定する第1の配線層と、
    CVD法で形成された第2の下層絶縁膜と塗布法で形成された第2の上層絶縁膜の少なくとも2層を含み、CVD法で形成された前記第2の下層絶縁膜は前記第1の側溝を埋め込み、前記第1の絶縁膜と、前記第1の配線層とを覆うように形成され、塗布法で形成された前記第2の上層絶縁膜の表面の一部に第2の溝を有し、前記第2の溝の底面に、前記第1の配線層を露出する第3のホールを有する第2の絶縁膜と、
    前記第2の溝の内部に形成され、前記第3のホールを埋め込む配線を含む複数の配線を含む第2の配線層であって、前記第2の溝の深さとほぼ同じ膜厚を有し、前記第2の溝との間に第2の側溝を画定する前記第2の配線層と
    前記第2の側溝を埋め込み、前記第2の絶縁膜と前記第2の配線層とを覆い、CVD法で形成された絶縁膜と
    を有する半導体装置。
  8. 前記側溝の幅が、配線の最小線幅以上である請求項5〜7のいずれかに記載の半導体装置。
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