JPH09213792A

JPH09213792A - 半導体装置とその製造方法

Info

Publication number: JPH09213792A
Application number: JP1678196A
Authority: JP
Inventors: Osamu Hanagasaki; 治花ケ崎
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1996-02-01
Filing date: 1996-02-01
Publication date: 1997-08-15
Anticipated expiration: 2016-02-01
Also published as: JP3831966B2

Abstract

(57)【要約】【課題】配線層が形成される基板表面のグローバルな
平坦性を改善する半導体装置とその作製方法を提供する
ことである。【解決手段】本願の半導体装置の製造方法は、基板表
面に絶縁膜を形成する工程と、前記絶縁膜の表面の一部
領域を一部の厚さエッチングし、溝を形成する工程と、
さらに前記絶縁膜上に溝の深さとほぼ同じ厚さの導電性
膜を形成する工程と、前記導電性膜をパターニングし、
前記溝の底面上に配線を形成する工程とを有し、前記配
線を形成する工程が、前記配線の側壁とそれに対向する
前記溝の側壁との間に側溝を有するように前記配線を形
成する。配線の上面の高さと溝が形成されていない絶縁
膜の上面の高さが揃い、基板表面のグローバルな平坦性
が改善される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に関し、特に配線を形成する工程を
含む半導体装置の製造方法及び配線層を有する半導体装
置に関する。

【０００２】

【従来の技術】配線を形成する場合、配線の下地表面に
凹凸が存在すると、段差部で配線の切断が起こり易くな
る。多層配線を形成する場合、このような基板表面の凹
凸の影響を抑制する為に、配線層を形成する前に予め基
板表面を平坦化する方法が試みられている。

【０００３】図１０を参照して、従来の平坦化法を用い
た多層配線形成工程の一例を説明する。図１０に示すよ
うに、半導体基板１０１上に絶縁膜１０２を介して第１
配線１０３が形成されている。第１配線１０３上に、化
学気相成長法（ＣＶＤ法）を用いて絶縁膜１０４を形成
する。絶縁膜１０４上にＳＯＧ（スピンオングラス）膜
１０５を形成する。ＳＯＧ膜１０５は、第１配線１０３
によってできる基板表面の凸部の段差を軽減する。

【０００４】絶縁膜１０４、ＳＯＧ膜１０５をドライエ
ッチングし、第１配線１０３上にビアホール１０６を形
成する。ＳＯＧ膜１０５上に導電性膜を形成する。この
時同時にビアホール１０６をこの導電性膜で埋める。導
電性膜をパターニングし第２配線１０７を形成する。

【０００５】

【発明が解決しようとする課題】上述するように、従来
法ではＳＯＧ膜の形成を行って基板表面の凹凸を緩和し
ているが、配線による基板表面の凹凸が完全に平坦化さ
れるわけではなく、配線等によりできる段差に対応した
緩やかな起伏は存在する。即ち、局所的には平坦性を有
しても、グローバルに見ると凹凸が存在する。

【０００６】又、図１０に示すように、第２配線１０７
が形成された基板表面には、配線１０７による凸部がで
きる。よって、配線層を積層すればするほど基板表面の
グローバルな起伏は大きくなる傾向がある。ところで、
露光装置は、分解能が高いほど焦点深度が浅くなる性質
を有する。

【０００７】基板表面にグローバルな凹凸が存在する
と、レジスト膜のパターニングを行う際、露光の焦点面
と基板表面が場所によってずれ、レジストパターンの断
線や短絡が発生し、配線パターン形成の歩留りが低くな
る。

【０００８】本発明の目的は、基板表面のグローバルな
平坦性を改善できる半導体装置とその製造方法を提供す
ることである。

【０００９】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面に絶縁膜を形成する工程
と、前記絶縁膜の表面の一部領域を一部の厚さエッチン
グし、配線用の溝を形成する工程と、さらに前記絶縁膜
上に導電性膜を形成する工程と、前記導電性膜をパター
ニングし、前記溝の底面上に配線の側壁とそれに対向す
る前記溝の側壁との間に側溝を有する配線を形成する工
程とを有する。

【００１０】溝の底面上に配線パターンが形成される
為、溝を形成しない場合に比べて配線パターンの上面と
溝が形成されていない絶縁膜の上面の高さの差が縮小さ
れ、基板表面の広い領域での平坦性が改善される。配線
幅に比較し広い溝幅を得るので、溝の底面上に配線パタ
ーンを比較的容易に形成できる。

【００１１】前記配線を形成する工程後、さらに、前記
側溝内にボイドを形成せずに、ＣＶＤ法もしくは塗布法
を用いて絶縁膜によって前記側溝を埋め込んでもよい。
前記配線を形成する工程で、前記溝の深さとほぼ同じ厚
さの前記配線を形成してもよい。

【００１２】配線パターンの上面と溝が形成されていな
い絶縁膜の上面の高さがほぼ揃い、基板表面の広い領域
での平坦性がより改善される。本発明の半導体装置は、
半導体基板上に形成され、表面の一部領域に溝を有する
絶縁膜と、前記溝の底面上に形成され、該溝のパターン
に整合したパターンを有し、前記溝の側壁との間に側溝
を画定する配線と、前記側溝を埋め込む他の絶縁膜とを
有する。

【００１３】前記配線の厚さが、前記溝の深さとほぼ同
じであってもよい。

【００１４】

【発明の実施の形態】図１（Ａ）〜図３を参照して、本
発明の第１の実施例による配線層形成方法について説明
する。

【００１５】基板上に第１層目の配線がすでに形成され
ており、層間絶縁層を介してこの上層に第２層目の配線
を形成する工程を例にとって説明する。図１（Ａ）に示
すように、半導体基板１上に絶縁膜２を介して第１層目
の配線３が形成されている。この上に、ＣＶＤ法を用い
て絶縁膜４を形成する。スピンナを用いて絶縁膜４上に
ガラス原料を溶かした溶剤を塗布し、この塗布膜をアニ
ール（キュアリング）することでＳＯＧ膜５を形成す
る。

【００１６】配線３によりできた基板上の段差は、ＳＯ
Ｇ膜５を形成することにより緩和され、基板表面がほぼ
平坦化される。なお、絶縁膜４とＳＯＧ膜５を合わせた
膜厚は、後の工程で形成する第２層目の配線の膜厚より
厚くすることが好ましい。

【００１７】図１（Ｂ）に示すように、ＳＯＧ膜５上に
レジスト膜６を形成し、露光、現像の過程を経て、第２
層目の配線を形成すべき領域を内包する領域に対応した
開口を形成する。レジスト膜６をエッチングマスクと
し、ドライエッチング法を用いてＳＯＧ膜５を表面から
深さＤまでエッチングし、溝Ｇ１を形成する。

【００１８】図１（Ｃ）に示すように、フォトリソグラ
フィにより絶縁膜４とＳＯＧ膜５に、配線３の一部表面
を露出させるビアホール７を形成する。基板表面に導電
性膜を形成する。この際、溝Ｇ１およびビアホール７
も、この導電性膜で埋められる。導電性膜の厚みは、溝
の深さＤとほぼ等しくなるように設定することが好まし
い。導電性膜をパターニングし、第２層目の配線８を形
成する。溝Ｇ１は、あらかじめ第２層目の配線にあわせ
た平面形状を有しているので、配線８は溝Ｇ１の底面上
にのみ形成される。また、配線８の厚みと溝Ｇ１の深さ
Ｄとがほぼ等しくなるようにすると、配線８の上面と溝
が形成されていないＳＯＧ膜５の上面の高さがほぼ揃
う。即ち、基板上の凸部の高さが揃う。

【００１９】なお、配線表面と周囲の絶縁膜表面とは同
じ高さになることが好ましいが、厳密に同じ高さでなく
てもよい。例えば基板全面で表面の凹凸が露光装置の許
容焦点深度以下になるようにすれば、露光工程が容易か
つ高精度になる。

【００２０】図２は、溝Ｇ１と溝Ｇ１の底面内に形成さ
れた第２層目の配線８の平面図である。Ｌ字型のパター
ンを有する溝Ｇ１の内部に溝Ｇ１のパターンに整合した
Ｌ字型の配線８が形成されている。

【００２１】図２に示すように、配線８の幅をＷｍとす
ると、配線８の両側にそれぞれ余裕の幅（マージン幅）
ｓを加えた幅が溝Ｇ１の幅Ｗｅに相当する。図２には、
配線８がＬ字型である場合の例を示しているが、Ｌ字以
外の平面形状を有する場合も、溝Ｇ１の平面形状は配線
８の周囲にマージン幅ｓを配した形状とする。

【００２２】第２層目の配線８の側壁とそれに対応する
溝Ｇ１の側壁の間には、マージン幅ｓの距離が存在する
ので、配線８の周囲には幅ｓの狭い側溝が存在すること
になる。

【００２３】配線８を形成した際に、基板表面にできる
だけ広い平坦な面を確保する為には、マージン幅ｓの大
きさを狭くし、側溝の面積が小さいことが望まれる。し
かし、狭くし過ぎると、フォトリソグラフィ時の位置合
わせが困難となる。また、後の工程で、第２層目の配線
８を形成した後、基板表面にＣＶＤ法を用いて絶縁膜と
ＳＯＧ膜を重ねて形成する必要がある場合は、マージン
幅ｓが狭すぎると、これらの成膜工程で側溝の中にボイ
ド等を発生させることがある。

【００２４】よって、側溝は、埋め込みができる溝幅若
しくはアスペクト比（溝深さ／溝幅）を有していること
が望まれる。なお、ＣＶＤ法を用いた絶縁膜やＳＯＧ膜
で側溝の埋め込みができる幅にフォトリソグラフイの合
わせずれ量を加えてマージン幅ｓを設定しておけば、フ
ォトリソグラフィ時の位置合わせを行うことは困難では
ない。

【００２５】マージン幅ｓの存在により、溝Ｇ１は配線
幅に比較し広い幅を有する。ビアホール形成後に行う導
電性膜の被覆工程において、ビアホールの埋め込みが可
能な条件であれば溝Ｇ１の埋め込みは容易に行える。

【００２６】このように、溝Ｇ１のパターンは、後の工
程で形成する第２層目の配線のパターンに合わせてマー
ジン幅ｓを配したものであるから、溝Ｇ１のパターニン
グの際用いるマスクパターンは、第２層目の配線用マス
クパターンから簡単なデータ処理によって設計すること
ができる。

【００２７】第１の実施例による配線層形成方法によれ
ば、第２層目の配線が形成された基板表面は、局所的に
は側溝による段差が存在するが、配線の上面は他の領域
の上面とほぼ面一にすることができる。

【００２８】図３に示すように、さらに基板上にＣＶＤ
法による絶縁膜３１とＳＯＧ膜３２からなる層間絶縁膜
を形成すると、局所的には側溝による段差が存在する
が、この側溝が絶縁膜によって埋め込まれ、グローバル
な平坦性を有する層間絶縁膜表面が得られる。この上に
第３層目の配線３３を形成し、配線層３３上にパターニ
ングの為のレジスト膜３４を塗布法を用いて形成する。
グローバルな平坦性を有する基板表面上のレジスト膜の
膜厚はほぼ揃うので、マスク３５を介し、レジスト膜３
４を露光する際に、露光光の焦点が場所によってレジス
ト面からずれることがなく、精度の高いレジストパター
ンを得ることができる。

【００２９】さらに、多層の配線層を積層する場合は、
第２層目の配線８を形成する際に行ったように、予め、
配線下層の層間絶縁膜に配線パターンに適合した溝を形
成する工程を繰り返せば、各層の配線の上面を、他の領
域の上面とほぼ面一にすることができる。

【００３０】次に、本発明の第２の実施例による配線層
形成方法について、図４（Ａ）〜図４（Ｃ）、および図
５を参照して説明する。図４（Ａ）に示すように、半導
体基板１上に、絶縁膜２を介して第１層目の配線３が形
成されている。ＣＶＤ法を用いて基板表面に絶縁膜４を
形成する。絶縁膜４の厚みは、後の工程で形成する第２
層目の配線の膜厚より厚くする。絶縁膜４上に回転塗布
によりＳＯＧ膜５を形成し、基板表面を平坦化する。

【００３１】図４（Ｂ）に示すように、基板全面のエッ
チバックを行う。ＳＯＧ膜５およびＣＶＤ法により形成
した絶縁膜４が、どちらもほぼ等速度でドライエッチン
グされる条件で、ＳＯＧ膜５がすべて消滅するまでエッ
チバックする。絶縁膜４のほぼ平坦な表面が形成され
る。

【００３２】この後の工程は第１の実施例で用いた工程
と同様な手順で行う。絶縁膜４に第２層目の配線に整合
した配線平面形状を有する溝Ｇ２を形成し、この後絶縁
膜４にビアホールを形成する。さらに溝Ｇ２の底面上に
第２層目の配線８を形成する。第１の実施例と同様に、
配線８の上面と溝が形成されていない絶縁膜４の上面の
高さがほぼ揃えれば、基板表面のグローバルな領域で平
坦性を得ることができる。

【００３３】ＳＯＧ膜は膜中に水分を含んでいることが
多い為、ＳＯＧ膜に直接接する配線が、これらの水分の
存在により腐食することがある。しかし、第２の実施例
の配線形成方法によれば、溝Ｇ２を形成する前に、基板
表面の全面をエッチバックしてＳＯＧ膜５をほぼエッチ
ング除去してしまうので、第２層目の配線８はＣＶＤ法
で形成した絶縁膜４上に形成され、ＳＯＧ膜５に直接接
しない。よって、ＳＯＧ膜中の水分に起因する配線の腐
食問題を回避することができる。

【００３４】なお、上記の方法では、基板全面をエッチ
バックしＳＯＧ膜を全てエッチング除去しているが、全
面エッチバックを行わずに、同様な効果を得ることもで
きる。例えば図５に示すように、溝Ｇ３の部分をエッチ
ングする際に、溝Ｇ３の領域のＳＯＧ膜５を完全にエッ
チング除去できる深さまでエッチングを行い、ＣＶＤ法
で形成した絶縁膜４を溝Ｇ３の底面に露出させ、配線８
が直接ＳＯＧ膜５に接触しないようにしてもよい。この
際は、配線８の表面とＳＯＧ膜５の表面をほぼ同じ高さ
にすればＳＯＧ膜５の厚みは配線８の厚みより薄く形成
することになる。

【００３５】第３の実施例について、図６（Ａ）〜図９
（Ｈ）を参照して説明する。第３の実施例では、上述の
第１もしくは第２の実施例の配線形成方法を用いてｎチ
ャネルＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタを含む半導体装置を作製
する。

【００３６】図６（Ａ）を参照して、半導体基板１１上
に、ソース／ドレイン領域１５ａ、コンタクト領域１５
ｂを形成するまでの工程を説明する。これらの工程は、
通常使用されているトランジスタの作製方法を用いれば
よいので、ここでは、主な工程のみについて簡単に説明
する。

【００３７】図６（Ａ）に示すように、Ｂがドープされ
たｐ型の面方位（１００）を持つＳｉ基板１１上に、ウ
ェット酸化により厚いフィールド酸化膜１２を形成し、
基板上に活性領域を画定する。

【００３８】図中左側の活性領域の表面に、厚さ約９．
５ｎｍの熱酸化膜１３を介して、ゲート電極１４を形成
する。ゲート電極１４は、約１５０ｎｍの膜厚のＰ
（燐）がドープされた多結晶Ｓｉ膜と、約１５０ｎｍの
膜厚のＷＳｉ膜の２層よりなる。ゲート電極１４の左右
の基板表面領域には、ｎ型の導電性を与えるＰ⁺イオン
をイオン注入法を用いて注入し、アニールによりこれら
のイオンを活性化することで、ソース／ドレイン領域１
５ａを形成する。

【００３９】図中右側の活性領域には、基板１１と同じ
導電型を与える例えばＢＦ²⁺イオンを注入し、アニール
によりイオンを活性化し、コンタクト領域１５ｂを形成
する。

【００４０】次に、図６（Ｂ）〜図９（Ｈ）を参照し、
第１層目の配線から第３層目の配線（最上配線層）まで
を形成する工程について説明する。図６（Ｂ）に示すよ
うに、基板全面に常圧ＣＶＤ法を用いて膜厚約８００ｎ
ｍのボロンフォスフォシリケートガラス（ＢＰＳＧ）膜
１６を形成する。スピンナによるＳＯＧ膜の原料の塗布
およびキュアリングにより、ＢＰＳＧ膜１６上に膜厚約
３００ｎｍのＳＯＧ膜１７を形成する。キュアリング
は、窒素雰囲気中で基板温度約４００℃にして約３０分
間行う。ＳＯＧ膜１７が形成された基板表面はほぼ平坦
化される。

【００４１】図６（Ｃ）に示すように、ＳＯＧ膜１７上
に第１層目の配線パターンと整合するパターンの開口を
有するレジストパターン１８を形成する。反応性イオン
エッチング（ＲＩＥ）装置を用い、レジストパターン１
８をエッチングマスクとし、ＣＦ₄とＣＨＦ₃との混合
ガスをエッチングガスとして、雰囲気圧力２００ｍＴｏ
ｒｒ、高周波電力６００Ｗの条件でＳＯＧ膜１７および
ＢＰＳＧ膜１６をドライエッチングし、溝Ｇ４を形成す
る。（なお、以下に続くＢＰＳＧ膜若しくはＳＯＧ膜の
ドライエッチングは、同様な条件で行うものとする）。
溝Ｇ４の深さは約１０００ｎｍとする。残ったレジスト
パターン１８は除去する。

【００４２】図７（Ｄ）に示すように、ソース／ドレイ
ン領域１５ａ、およびコンタクト領域１５ｂの各領域の
一部表面が露出するように、レジストマスクを用いてＢ
ＰＳＧ膜１６を部分的にエッチングし、コンタクトホー
ル１９を形成する。

【００４３】図７（Ｅ）に示すように、溝Ｇ４の底面上
に、コンタクトホール１９を埋め込む第１層目の配線２
０を形成する。配線２０を形成する為、まずスパッタリ
ング法を用いて、基板上にＷＳｉ膜とＡｌ−Ｓｉ−Ｃｕ
からなるＡｌ合金膜をそれぞれ膜厚約５００ｎｍ形成す
る。Ａｌ合金膜２０ｂ上にレジストパターンを形成し、
このレジストパターンをエッチングマスクとして、ＢＣ
ｌ₃等のハロゲン系ガスを用いてＷＳｉ膜とＡｌ合金膜
をドライエッチングする。ＷＳｉ膜２０ａとＡｌ合金膜
２０ｂの２層からなる配線２０が形成される。

【００４４】配線２０の厚みは溝Ｇ４の深さとほぼ等し
いので、配線２０の上面と溝が形成されていないＳＯＧ
膜１７の上面の高さがほぼ揃う。既に第１の実施例にお
いて説明したように、溝Ｇ４の平面形状は第１層目の配
線２０の平面形状の周囲にマージン幅ｓを加えた形状に
設定している。しかし、第３の実施例のように複数の配
線が、比較的近接した位置に配置され、隣接配線間隔が
ほぼマージン幅ｓと等しい場合は、各配線ごとに独立し
た溝を設けず、複数の配線に対し一つの溝を設けてもよ
い。

【００４５】次に、図８（Ｆ）に示すように、プラズマ
ＣＶＤ法を用いて、基板表面にＢＰＳＧ膜２１を膜厚約
１００〜２００ｎｍ形成する。回転塗布およびキュアリ
ングによりＳＯＧ膜２２を膜厚約５００〜６００ｎｍ形
成する。なお、キュアリングは、上述したＳＯＧ膜１７
を形成の際と同様の条件で行う。ＳＯＧ膜２２の表面
は、グローバルな基板平坦性を有する。

【００４６】なお、第３の実施例においては、マージン
幅ｓを０．６μｍ以上に設定していれば、ＢＰＳＧ膜２
１やＳＯＧ膜２２を形成する際、配線２０の側壁と溝Ｇ
４の側壁間にできた側溝を、ボイド等を発生させること
なく埋め込むことができる。

【００４７】一方、マージン幅ｓを３μｍより大きくす
ると側溝が広くなりすぎ、配線層上に層間絶縁膜を形成
した際に、側溝の凹部の形状が表面に残り、基板表面の
良好な平坦性を得ることができない。よって、本実施例
においては、マージン幅ｓを０．６〜３μｍの範囲で設
定するのが好ましい。この最小マージン幅０．６μｍ
は、配線の最小線幅とほぼ等しい幅となっている。

【００４８】図８（Ｇ）に示すように、ＳＯＧ膜２２の
表面領域に、約５００ｎｍの深さを有し、第２層目の配
線のパターンに整合するパターンを有する溝Ｇ５を形成
する。ＳＯＧ膜２２およびＢＰＳＧ膜２１に、第１層目
の配線と第２層目の配線を電気的に接続する為のビアホ
ール２３を形成する。

【００４９】図９（Ｈ）に示すように、溝Ｇ５とビアホ
ール２３が形成されたＳＯＧ膜２２上にスパッタリング
法を用いて、Ａｌ−Ｓｉ−Ｃｕ合金膜を膜厚約５００ｎ
ｍ程度堆積する。このＡｌ合金膜をパターニングし、第
２層目の配線２４を溝Ｇ５の底面上に形成する。ＳＯＧ
膜２２の基板表面がグローバルな平坦性を有するので溝
Ｇ５の底面の平坦性もほぼ良好なものとなる。よって、
配線２４のパターニングを高い精度で得ることができ
る。

【００５０】Ａｌ合金膜のエッチングは、ＢＣｌ₃等の
ハロゲンガスを用いてドライエッチングすればよい。配
線２４の厚みは、溝Ｇ５の深さとほぼ等しいので、配線
２４の上面と溝以外のＳＯＧ膜２２の上面の高さはほぼ
揃っている。

【００５１】プラズマＣＶＤ法を用いて、基板全面に厚
さ約１００ｎｍのＢＰＳＧ膜２５を形成する。ＢＰＳＧ
膜２５上に先の方法と同様な条件で、膜厚約３００ｎｍ
のＳＯＧ膜２６を形成する。ＳＯＧ膜２６の表面は、グ
ローバルな平坦性を有する。

【００５２】第３層目の配線を最上配線層とする場合
は、第３層目の配線を形成する際の基板平坦性を充たし
ていれば十分なので、第２層目の配線２４上に形成する
ＢＰＳＧ膜２５およびＳＯＧ膜２６に第３層目の配線形
状に対応した溝を形成する必要はないだろう。

【００５３】必要なビアホールを開口した後、スパッタ
リング法およびフォトリソグラフィにより、ＳＯＧ膜２
６上に厚さ約８００ｎｍのＡｌ−Ｓｉ−Ｃｕ合金膜から
なる第３層目の配線２７を形成する。配線２７が形成さ
れる基板面の平坦性がグローバルに良好なので、高いパ
ターニング精度を有する配線２７を得ることができる。

【００５４】プラズマＣＶＤ法を用いて、フォスフォシ
リケートガラス（ＰＳＧ）膜とシリコン窒化膜（ＳｉＮ
_X膜）を各々膜厚５００ｎｍづつ連続的に堆積し、パッ
シベーション膜２８を形成する。必要に応じて、このパ
ッシベーション膜２８にボンディングパッド用等の窓開
けを行う。

【００５５】第３の実施例では、第１から第３層目まで
の配線層を形成する工程について説明した。上述の第３
の実施例では、溝Ｇ４の形成工程において、本願におけ
る第２の実施例の方法を用い溝Ｇ４の領域のＳＯＧ膜を
全てエッチング除去しており、溝Ｇ５の形成工程におい
て、本願における第１の実施例の方法を用いているが、
各工程で使用する配線層形成方法はこれに限らない。第
１の実施例の方法、第２の実施例の方法のいずれを用い
ても基板表面のグローバルな平坦化を図ることができ
る。

【００５６】また、さらに多層の配線層を形成する場合
も、最上配線層の形成を除き、第１の実施例の方法もし
くは第２の実施例の方法を繰り返し実施することで、各
配線層形成に必要なリソグラフィ工程に対して十分な基
板平坦性が得られる。

【００５７】さらに、第２の実施例の方法を用いれば、
配線が直接ＳＯＧ膜に接触しないので、ＳＯＧ膜中に残
留する水分による配線層の腐食を防止できる。なお、上
述の実施例ではｎチャネルＭＯＳトランジスタの実施例
について説明したが、ｐチャネルＭＯＳトランジスタ、
ＣＭＯＳトランジスタを形成する場合にも、同様な配線
層形成方法を使用することが可能である。さらに、これ
らのトランジスタの作製に限らず、多層配線を有する素
子を形成する際、同様な配線層形成方法を使用すること
ができる。

【００５８】上述の実施例においては、各配線層間の絶
縁層を、ＣＶＤによる絶縁膜とＳＯＧ膜の２層で形成す
る場合の例のみを示したが、ＣＶＤ法による絶縁膜１層
の場合でも、同様な方法で基板表面のグローバルな平坦
化を得ることは可能である。例えば、予めＣＶＤ法によ
る絶縁膜のみを厚く形成し、表面の凹凸を化学機械的研
磨（ＣＭＰ）等を用いて、平滑化し、この後に溝を形成
してもよいだろう。

【００５９】上述の実施例では、各配線層間に形成する
ＣＶＤ法による絶縁膜の材料として、ＢＰＳＧ膜を用い
ているが、ＢＰＳＧ膜に限らず、ＳｉＯ_X膜、ＳｉＮ_X
膜、ＰＳＧ膜、ＢＳＧ膜等いずれの膜を形成してもよ
い。

【００６０】以上実施例に沿って本発明を説明したが、
さらに種々の変更、改良、組み合わせ等が可能なことは
当業者に自明であろう。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
配線を形成した基板表面の広い領域で、基板表面の凸部
の高さを揃えることができる。さらにＣＶＤ法および塗
布法により配線上に絶縁膜を形成すると、グローバルな
平坦性を有する絶縁膜表面を得ることができる。よっ
て、配線層のパターニングを行う際、パターニング領域
の基板平坦性を確保できる為、基板表面の凹凸の影響を
受けない良好なレジストパターンを形成でき、配線パタ
ーンの歩留りの低下を抑制することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による配線層形成方法を
示す基板の断面図である。

【図２】本発明の第１の実施例による配線層形成方法に
おける溝と配線を示す平面図である。

【図３】本発明の第１の実施例による配線層形成方法を
示す基板の断面図である。

【図４】本発明の第２の実施例による配線層形成方法を
示す基板の断面図である。

【図５】本発明の第２の実施例によるもう一つの配線層
形成方法を示す基板の断面図である。

【図６】本発明の実施例によるＭＯＳトランジスタを含
む半導体装置の製造方法を説明する為の基板の断面図で
ある。

【図７】本発明の実施例によるＭＯＳトランジスタを含
む半導体装置の製造方法を説明する為の基板の断面図で
ある。

【図８】本発明の実施例によるＭＯＳトランジスタを含
む半導体装置の製造方法を説明する為の基板の断面図で
ある。

【図９】本発明の実施例によるＭＯＳトランジスタを含
む半導体装置の製造方法を説明する為の基板の断面図で
ある。

【図１０】従来の多層配線形成方法を説明するための基
板の断面図である。

【符号の説明】

１・・・半導体基板、２・・・絶縁膜、３・・・配線、
４、３１・・・絶縁膜、５、３２・・・ＳＯＧ膜、６・
・・レジストパターン、７・・・ビアホール、８、３３
・・・配線、１１・・・Ｓｉ基板、１２・・・フィール
ド酸化膜、１３・・・熱酸化膜、１４・・・ゲート電
極、１５ａ・・・ソース領域／ドレイン領域、１５ｂ・
・・コンタクト領域、１６・・・ＢＰＳＧ膜、１７・・
・ＳＯＧ膜、１８・・・レジストパターン、１９・・・
コンタクトホール、２０・・・配線、２１・・・ＢＰＳ
Ｇ膜、２２・・・ＳＯＧ膜、２３・・・ビアホール、２
４・・・配線、２５・・・ＢＰＳＧ膜、２６・・・ＳＯ
Ｇ膜、２７・・・配線、２８・・・パッシベーション
膜、３４・・・レジスト膜、３５・・・マスク、１０１
・・・半導体基板、１０２・・・絶縁膜、１０３・・・
第１配線層、１０４・・・絶縁膜、１０５・・・ＳＯＧ
膜、１０６・・・レジストパターン、１０７・・・ビア
ホール、１０８・・・配線。

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に絶縁膜を形成する工
程と、前記絶縁膜の表面の一部領域を一部の厚さエッチング
し、配線用の溝を形成する工程と、さらに前記絶縁膜上に導電性膜を形成する工程と、前記導電性膜をパターニングし、前記溝の底面上に配線
の側壁とそれに対向する前記溝の側壁との間に側溝を有
するように配線を形成する工程とを有する半導体装置の
製造方法。
【請求項２】前記配線を形成する工程後、さらに、前記側溝内にボイドを形成せずに、ＣＶＤ法も
しくは塗布法を用いて絶縁膜を形成し、前記側溝を埋め
込む工程を有する請求項１に記載の半導体装置の製造方
法。
【請求項３】前記配線を形成する工程が、前記溝の深さとほぼ同じ厚さの前記配線を形成する請求
項１もしくは２に記載の半導体装置の製造方法。
【請求項４】前記半導体基板が、表面の一部に導電性
領域を有しており、前記溝を形成する工程後、前記導電性膜を形成する工程
前に、さらに、前記溝の底面領域に、前記導電性領域と前記配
線層を接続するためのホールを形成する工程を有し、前記導電性膜を形成する工程が、前記接続するためのホ
ールを埋め込んで前記導電性膜を形成する請求項１から
３のいずれかに記載の半導体装置の製造方法。
【請求項５】前記絶縁膜が下層絶縁膜と上層絶縁膜の
少なくとも２層を含み、前記絶縁膜を形成する工程が、ＣＶＤ法を用いて下層絶縁膜を形成する工程と、塗布法を用いて上層絶縁膜を形成する工程とを含む請求
項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】前記絶縁膜を形成する工程が、前記上層絶縁膜を形成する工程後、さらに、基板全面を表面から前記上層および下層絶縁膜
をエッチングし、前記上層絶縁膜を消失させる工程を有
する請求項５に記載の半導体装置の製造方法。
【請求項７】半導体基板上に形成され、表面の一部領
域に溝を有する絶縁膜と、前記溝の底面上に形成され、前記溝の深さとほぼ同じ厚
みを有し、前記溝の側壁との間に側溝を画定する配線
と、前記側溝を埋め込む他の絶縁膜とを有する半導体装置。