KR100986046B1 - 반도체장치 - Google Patents

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아키라 이시카와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 복수의 층이 서로 다른 재료로 이루어진 층들 또는 여러 가지로 형성된 패턴을 포함하는 층들로 적층된 구조의 반도체장치에 있어서, CMP법에 의한 연마처리나 SOG 막의 막형성에 의한 평탄화 처리를 하지 않고서 평탄화 표면을 이룰 수 있고, 더구나 기판 재료를 선택하지 않고, 간편하게 평탄화를 하는 방법을 제공하는 것을 목적으로 한다. 본 발명은, 서로 다른 층이 복수로 적층되어 형성된 반도체장치에 있어서, 절연막에 개구부를 형성하고, 그 개구부 내부에 배선(전극) 또는 반도체층을 형성하는 것에 의해, 유전막 및 배선(전극) 또는 반도체층 위에 형성되는 절연막에 대하여 CMP법에 의한 연마처리 또는 SOG막의 막형성에 의한 평탄화 처리를 하지 않고서 표면의 평탄화를 이룰 수 있다.
반도체 장치, 평탄화, 개구부, 절연막, 발광장치, 전자기구

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 서로 다른 층을 갖는 다층 구조의 반도체장치의 형성방법에 있어서, 평탄화를 위한 특별한 수단을 사용하지 않고 평탄화하는 기술에 관한 것이다.
이때, 본 명세서에서, 서로 다른 층을 갖는 다층 구조의 반도체장치는, 트랜지스터, 특히 전계 효과형 트랜지스터, 대표적으로는 MOS(Metal Oxide Semiconductor) 트랜지스터와 박막 트랜지스터(Thin Film Transistor: TFT), 정전용량을 사용한 소자, 또한 이들 소자로 이루어진 회로를 포함하는 장치, 또한 이들 장치를 시스템에 포함하는 전기기구를 포함한다.
최근에, 반도체장치를 포함하는 비디오카메라, 디지털 카메라, 프로젝터, 퍼스널 컴퓨터, 모바일 컴퓨터, 휴대전화 또는 전자서적 등의 전기기구의 소형화, 경량화, 비용의 저감에 대한 요구는 점점 더 높아지고 있다. 전기기구를 소형화, 경량화하더라도 더 나은 성능을 요구하는 것은 사용자에게 있어서 당연한 요구로서, 전기기구에는 지금 이상의 성능이 계속 요구되고 있다. 이때, 전기기구의 기능과 성능을 결정하는 것은, 시스템을 구성하는 LSI의 특성이나, 전기기구의 표시부에서의 표시장치의 특성이다. 따라서, LSI 등의 반도체장치에 관한 치밀도, 고집적화나, 고휘도 및 고선명화에 관한 연구개발이 활발히 진행되고 있다. 치밀도나 집적도가 향상함으로써, 한 개의 칩에 탑재할 수 있는 기능이 많아지기 때문에, 상기한 것과 같은 전기기구의 소형화, 경량화, 고성능화의 요구를 만족하는 수단이 되고, 표시장치에서는, 화소수가 증가함으로써 고선명의 화상표시가 가능해지기 때문이다.
또한, 예를 들면, 한 개의 칩에 MPU, 메모리, I/O 인터페이스 등 한 개의 시스템을 구성하는 수요가 모놀리식으로 탑재되어, 고속화, 고신뢰성, 저소비전력화가 가능한 시스템-온-칩이나, 전술한 것과 같은 시스템(기능회로)이 패널과 같은 기판 상에 형성(탑재)된 시스템-온-패널을 실현하기 위해, 고집적화의 기술개발이 계속되고 있다.
여기서, 반도체장치의 고집적화 및 미세화를 진행시키는 데에 있어서, 미세화의 레벨을 축소 투영 노광에 의한 가공기술과 에칭기술로 결정하는 것은 일반적인 것이다. 축소투영장치 자체의 성능의 문제도 있지만, 투영 노광에 의한 가공을 행하는 처리기판의 표면도 고려할 필요가 있다.
예를 들면, 여러 가지 재료와 형성된 패턴의 복수의 층을 포함하는 다층으로 형성된 반도체장치에 있어서, 평탄화처리를 시행하고 있지 않은 경우는, 도 1a에 나타낸 것과 같이 제 1 층(1) 위에 제 2 층(2)을 형성하고, 제 3 층(3)을 제 2 층(2)에 형성하면, 제 1 층(1)과 제 2 층(2)의 고저차를 반영한 단차를 갖는 구조 가 되어 버린다. 더구나, 마찬가지로 제 3 층(3) 상에 제 4 층(4) 및 제 5 층(5)을 적층함에 따라, 단차(15)의 고저차가 커져 버린다.
특히, 도전막으로 이루어진 배선은, 집적도를 상승시키기 위해서 선폭을 좁히는 추세이지만, 배선의 선폭을 좁히는 것이 배선저항을 상승시켜 버리기 때문에, 배선의 막두께를 두껍게 함으로써 배선저항이 상승하는 것을 억제하고 있다. 그 때문에, 단차(반도체장치 표면의 볼록부와 오목부의 고저차)는 커질 뿐이다.
또한, 표면에 요철형상을 갖는 반도체장치의 미세 가공처리를 하는 경우, 반도체장치의 요철에 의해 투영의 초점이 틀려져 설계대로의 가공을 할 수 없다. 표면이 요철형상인 막을 형성하면, 막형성 재료에 따라서는, 커버리지(coverage)가 나빠 단선되는 문제가 있었다. 그리고, 반도체장치 자체의 사이즈가 소형화하면 노광처리할 때의 초점마진이 작아지기 때문에, 요철의 단차가 초점 마진 내로 존재하는 표면으로 만들 필요성이 있다고 생각되게 되었다.
따라서, 반도체장치의 표면을 평탄화하기 위해, 도 1b에 나타낸 것처럼, 제 5 층(5a)을 과잉 막 두께로 형성하고, 제 4 층의 영향을 받아 형성된 볼록부(7)를 CMP(Chemical Mechanical Polishing: 화학적기계연마)법에 의한 연마기술이나, 도 1c에 나타낸 것처럼 SOG 막(8)을 형성함으로써 평탄화하는 방법이 생각되었다.
또한, 액정표시장치에서는, 배선 등에 의한 층간절연막의 요철 표면으로 배향막이 불규칙적으로 러빙(rubbing)이 생겨, 이 불규칙적인 러빙으로 액정의 배향 혼란을 일으켜, 화질의 저하를 초래한다고 하는 문제점도 갖는다. 액정표시장치에서는, 액체 상태에서 도포하여 소성하는 유기절연막을 사용하여, 유기절연막을 두 껍게 형성함으로써 평탄한 표면을 형성한다.
집적도를 크게 하기 위해서 배선을 다층으로 된 반도체장치에 있어서, 층간 절연체를 통해 서로 다른 층에 형성된 배선과 게이트전극을 상호 근접하게 형성함으로써 기생용량이 발생하여, 가공속도가 저하하는 문제점이 생긴다.
그러나, 연마하려는 층보다 하층에 형성된 패턴의 밀도에 의해 연마속도가 국소적으로 바뀌어 버리는 디싱(dishing)의 문제나, 연마처리에 의해 발생하는 연마 쓰레기나 처리(연마)액이 기판의 오염의 문제가 되는 경우가 있었다. 또한, CMP법에 의한 연마처리는, 필요 이상으로 연마함으로써 배선표면에 상처를 입혀 신뢰성을 저하시켜 버린다고 하는 문제가 있었다. 또한, CMP법에서 연마할 수 있는 재료와 할 수 없는 재료가 있어, CMP법이 모든 반도체장치의 제작에 사용 가능하다고는 할 수 없었다.
또한, 전술한 것과 같은 패턴 밀도 의존성의 문제로서 패턴의 밀도차를 없애기 위해 더미패턴을 설치하는 것도 생각할 수 있지만, 더미패턴을 형성함으로써 설계의 자유도가 떨어지고, 또한, 표시장치에서는 개구율이 떨어져 버리는 문제가 있었다.
또한, CMP법에 의한 연마기술은, 평탄성을 갖고 있는 실리콘웨이퍼와 석영기판 상에 형성되어 있는 반도체장치에 대해 행하는 것이 가능하지만, 표면에 큰 기복을 갖는 대형 유리기판이나 플렉시블한 플라스틱 기판 상에 형성된 반도체장치에 적용하는 것이 어렵다고 하는 문제가 있었다.
SOG 막에 의한 평탄화에도 다음과 같은 문제가 있다. SOG 막은, 용매 중에 분산된 절연막 재료를 웨이퍼 표면 상에 회전 도포기(spin-coater) 등을 사용하여 도포한 후, 가열처리를 행하여 형성되는 막이다. 이 도포막은 표면장력에 의해 웨이퍼의 볼록부에서는 얇고, 오목부에서는 두껍게 형성되기 때문에 평탄화처리에 사용되지만, 흡습성이 높기 때문에, 금속배선 등이 부식되어 버려, 신뢰성이 저하하여 버린다고 하는 문제가 있다. 그래서, 금속배선을 보호하기 위한 막이나 흡습방지를 위한 보호막을 형성하는 등의 프로세스를 추가할 필요가 있어, 공정이 증가한다고 하는 문제가 있다. 또한, SOG 막의 특성에 있어서도, 물이 침투하기 쉽고, 열화하기 쉽고, 크랙이 생기기 쉽다고 하는 문제가 있다.
또한, SOG막은, 막재료 도포 후에, 소성하여 산화실리콘막이 되고, 더구나 불필요한 영역의 막을 식각하여 제거하고, 보호층을 형성하도록 평탄화 처리를 위해 처리 공정이 많이 필요하고, 그 막이 그 처리시에 흡습하여 버리는 문제도 있었다.
또한, 단위 면적당 소자의 수가 많은 영역(예를 들면, 구동회로와 기능회로와 같이 회로가 밀집한 영역)과, 단위 면적당 소자의 수가 적은 영역(예를 들면, 개구영역을 크게 하여 빛이 투과하는 영역을 넓히고 싶은 화소 소자와 같은 영역)을 같은 상태에서 평탄화하는 것은 곤란하다고 하는 문제도 있었다.
또한, 표시장치에서는, 층간절연막의 막의 종류가 서로 다르므로, 굴절률이 변하여 빛이 생각하지 않은 방향으로 산란하여, TFT의 반도체층에 조사되어 버려, 광 누설전류가 발생하는 문제가 있었다.
배선을 다층으로 하여 집적도를 크게 하는 경우에, 서로 다른 층에 있는 배선간에 발생된 기생용량을 감소시키기 위해서 층간절연막을 두껍게 형성할 때 콘택홀을 도전하는 시간이 오래 걸리는 문제점이 있고, 그 형성된 콘택홀이 종횡비가 크므로, 배선 형성의 경우에 자주 사용된 스퍼터링 퇴적에 의해 충분한 커버러지가 이루어지지 않아, 콘택홀의 저면에 배선이 형성되지 않음에 따라, 상기 콘택홀에 관한 신뢰성은 배선의 단선에 의해 감소된다.
본 발명의 하나의 목적은, 상기한 문제를 감안하여, 여러 가지 재료나 형성된 패턴의 복수의 층을 구비한 다층으로 형성된 반도체장치에 있어서, CMP법에 의한 연마처리나 SOG막의 형성에 의한 평탄화처리를 하지 않고 평탄화하고, 또한 기판 재료를 고르지 않고, 간편하게 평탄화를 하는 방법을 제공하는데 있다. 또한, 본 발명의 다른 목적은, 서로 다른 층의 배선간에 발생된 기생용량을 감소시키는데 층간절연막을 두껍게 할 필요가 있어 콘택홀에 관한 신뢰성을 증가시키는데 층간절연막을 얇게 할 필요가 있도록 고안된 평탄화 방법을 제공하는데 있다.
본 발명은, 서로 다른 층을 갖는 다층 구조의 반도체장치에 있어서, 절연막에 개구부를 형성하고, 그 개구부 내부에 배선(전극) 또는 반도체층을 형성함으로써, 절연막 및 배선(전극) 또는 반도체층 상에 형성된 절연막에 대하여 CMP법에 의한 연마처리 또는 SOG막의 형성에 의한 평탄화를 하지 않고서 표면의 평탄화를 할 수 있는 것이다.
또한, 본 발명은, 반도체장치의 단차가 발생하는 층의 일부의 평탄화에 적용하여도, 모든 평탄화에 적용하여도 된다. 예를 들면, 반도체층, 게이트 절연막 및 게이트전극을 포함하는 트랜지스터와, 각 트랜지스터를 전기적으로 접속하는 배선과, 트랜지스터와 배선을 절연하는 층간절연막을 포함하는 반도체장치에 있어서, 반도체층, 게이트전극 및 배선을 형성함으로써 생기는 단차의 일부를 평탄화하기 위해 본 발명을 적용하여도 되고, 모든 단차를 평탄화하기 위해 본 발명을 적용하여도 된다.
본 발명을 적용함으로써, 층간절연체의 막 두께가 콘택홀을 형성하여 그 콘택홀의 종횡비를 감소시키는 위치에서만 얇고, 또 그 막 두께가 콘택홀을 형성하지 않은 영역 내에 보유됨으로써 기생용량으로 지연이 증가하지 않고서 콘택홀에 관한 신뢰성을 증가시킬 수 있다.
본 발명은, 개구부를 갖는 제 1 절연막, 상기 개구부 내에 형성된 반도체층, 및 상기 제 1 절연막 및 상기 반도체층을 도포하는 제 2 절연막을 구비한다.
또한, 본 발명은, 개구부를 갖는 제 1 절연막, 상기 개구부 내에 형성된 전극, 및 상기 제 1 절연막 및 상기 전극을 도포하는 제 2 절연막을 포함한다.
또한, 본 발명은, 개구부를 갖는 절연막과, 상기 개구부의 저면으로부터 상기 절연막의 개구부 외측의 표면까지 연속적으로 형성된 배선을 포함한다.
본 발명은, 개구부를 갖는 제 1 절연막, 그 개구부의 저면으로부터 상기 절연막의 개구부 외측의 표면까지 연속적으로 형성된 배선, 및 상기 제 1 절연막과 상기 배선을 덮는 제 2 절연막을 포함하되, 상기 제 2 절연막 내부에, 상기 배선에 까지 이르는 콘택홀이 상기 표면상에 배선을 형성하는 위치에 형성된 것이다.
본 발명은, 제 1 개구부를 갖는 제 1 절연막, 제 1 개구부의 저면으로부터 상기 제 1 절연막의 개구부 외측의 표면까지 연속적으로 형성된 배선, 및 상기 제 1 절연막과 배선을 덮고 제 2 개구부를 갖는 제 2 절연막을 포함하되, 상기 제 2 개구부의 적어도 일부가, 상기 표면 상에 배선을 형성한 위치의 상부 상에 형성되고, 상기 배선에 이르는 콘택홀이 상기 제 2 개구부의 저면의 위치에 대응한 위치에 형성된 것이다.
본 발명은, 제 1 개구부와 이 제 1 개구부에 인접한 제 2 개구부를 갖는 절연막과, 상기 제 1 개구부와 제 2 개구부 사이에 절연막의 표면을 통해 상기 제 1 개구부의 저면으로부터 상기 제 2 개구부의 저면까지 연속적으로 형성된 배선을 포함한다.
본 발명은, 제 1 개구부와 이 제 1 개구부에 인접한 제 2 개구부를 갖는 제 1 절연막, 상기 제 1 개구부와 제 2 개구부 사이에 상기 제 1 절연막의 표면을 통해 상기 제 1 개구부의 저면으로부터 상기 제 2 개구부의 저면까지 연속적으로 형성된 배선, 및 상기 제 1 절연막과 상기 배선을 덮는 제 2 절연막을 포함하되, 상기 제 2 절연막에서, 상기 배선에 이르는 콘택홀이, 상기 제 1 개구부와 제 2 개구부 사이에 제 2 절연막의 표면 상에 배선을 형성한 위치에 형성된 것이다.
본 발명은, 제 1 개구부와 이 제 1 개구부에 인접한 제 2 개구부를 갖는 제 1 절연막, 상기 제 1 개구부와 제 2 개구부 사이에 상기 제 1 절연막의 표면을 통해 상기 제 1 개구부의 저면으로부터 상기 제 2 개구부의 저면까지 연속적으로 형 성된 배선, 및 상기 제 1 절연막과 상기 배선을 덮고 제 3 개구부를 갖는 제 2 절연막을 포함하되, 상기 제 3 개구부의 적어도 일부가 상기 제 1 개구부와 상기 제 2 개구부 사이에 상기 제 1 절연막의 표면 상에 배선을 형성한 위치의 상부 상에 형성되고, 상기 배선에 이르는 콘택홀이 상기 제 2 개구부의 저면의 위치에 대응한 위치에 형성된 것이다.
본 발명은, 개구부 내측에 섬 형상으로 잔존하는 절연막으로 형성된 개구부를 갖는 절연막과, 상기 개구부 내측과 상기 섬 형상으로 잔존하는 절연막의 상부 상에 연속적으로 형성된 배선을 포함한다.
본 발명은, 개구부 내측에 섬 형상으로 잔존하는 절연막으로 형성된 개구부를 갖는 제 1 절연막, 상기 개구부 내측과 상기 섬 형상으로 잔존하는 절연막의 상부 상에 연속적으로 형성된 배선, 및 상기 제 1 절연막과 도전층을 도포하는 제 2 절연막을 포함하되, 상기 제 2 절연막에서, 상기 배선에 이르는 콘택홀이 섬 형상으로 잔존하는 절연막을 형성한 위치에 형성된 것이다.
본 발명은, 개구부 내측에 섬 형상으로 잔존하는 절연막으로 형성된 제 1 개구부를 갖는 제 1 절연막, 상기 제 1 개구부 내측과 상기 섬 형상으로 잔존하는 절연막의 상부 상에 연속적으로 형성된 배선, 및 상기 제 1 절연막과 배선을 도포하고 제 2 개구부를 갖는 제 2 절연막을 포함하되, 상기 제 2 개구부의 적어도 일부가 제 1 개구부와 제 2 개구부 사이에 제 1 절연막의 표면 상에 배선을 형성한 위치의 상부 상에 형성되고, 배선에 이르는 콘택홀이 상기 제 2 개구부의 저면의 위치에 대응한 위치에 형성된 것이다.
본 발명에서는, 개구부의 깊이 값이 배선의 두께 값과 같다.
본 발명은, 개구부를 갖는 절연막, 활성층, 이 활성층을 덮도록 형성된 게이트 절연막, 상기 활성층과 상기 게이트 절연막의 상부 상에 형성된 게이트전극을 구비하되, 상기 활성층, 상기 게이트 절연막 및 상기 게이트전극의 일부 또는 게이트 전극 전체가 상기 절연막의 개구부에 형성된 것이다. 개구부의 깊이 값은, 활성층의 두께 값 이상이고 상기 활성층의 두께, 게이트 절연막의 두께 및 게이트전극의 두께의 합 두께 값 이하이다. 중간 배선은, 상기 게이트 절연막과 상기 게이트 절연막의 상부 상에 형성된 절연막 내에 설치된 콘택홀을 통해 상기 활성층의 소스영역과 드레인영역에 접속된다. 이 중간배선의 두께는, 게이트전극의 두께와 같다.
본 발명은, 반도체장치에 있어서 단차가 발생하는 모든 층 또는 일부의 층에 적용하는 것이 가능하다.
본 명세서에서, 개구부를 형성한다고 하는 것은, 식각에 의해 어떤 (절연)막의 선택된 영역에 오목부를 형성하는 것을 가리키며, 그 (절연)막의 깊이 방향으로 막두께의 깊이를 식각할 때, 막 두께의 깊이 도중(막두께보다 얕은 위치)에서 식각을 멈추는 것을 가리킨다.
또한, 본 명세서에서, 콘택홀을 형성한다고 하는 것은, 각 TFT을 전기적으로 접속하는 배선을 형성하기 위해, 층간절연막을 제거하여 반도체층에 이르는 홀을 형성하는 것, 또는 서로 다른 층에 형성된 배선들을 연결하기 위한 홀을 형성하는 것을 가리킨다.
또한, 본 명세서에서, 배선, 전극 또는 반도체층의 막 두께와 개구부의 깊이에 대응한다는 것은, 막 두께와 개구부의 깊이의 오차범위가 형성된 막의 막 두께의 평면 내 분포(in-plane distribution)를 갖는 동일한 범위 내에 있다는 것을 나타낸다.
본 발명을 적용함으로써, 층간절연막에 대하여 CMP법이나 SOG막에 의한 새로운 장치를 사용한 평탄화처리를 하지 않더라도, 기존의 장치를 사용하여 층간절연막표면의 평탄화를 행할 수 있다.
또한, 만일 CMP법에 의한 연마기술을 사용하였다고 하더라도, 미리 대략 평탄한 표면으로 되어 있기 때문에, 간단한 연마처리만으로 평탄화할 수 있다.
이에 따라, 축소투영 등 미세 가공의 정밀도를 높일 수 있기 때문에, LSI 등의 집적도를 상승시키고 싶은 반도체장치는 더욱 집적도를 상승시켜, 성능을 높일 수 있다. 또한, 액정표시장치에서는, 러빙처리를 균일하게 할 수 있기 때문에, 액정의 배향 혼란이 발생하지 않아, 양호한 표시를 할 수 있다. 더구나, 배향 혼란에 의한 화질저하를 방지하기 위해 설치되었던 차광막을 형성할 필요가 없어지기 때문에, 개구수를 상승시킬 수 있어 휘도가 향상되고, 더구나 표시 품질을 상승시킬 수 있다.
또한, 콘택홀의 종횡비가 감소되기 때문에, 단선과 같은 콘택홀에 관한 결점을 감소시킬 수 있어, 신뢰성을 향상시킬 수 있다.
본 발명을 적용하여, 반도체장치(TFT)를 형성하는 방법에 관해, 도 2a∼2e와 도 3a∼3e를 참조하여 설명한다.
기판(10) 상에 하지 절연막(11)을 형성한다. 기판으로서는, 유리기판, 석영기판, 결정성 유리 등의 절연성기판과, 세라믹기판과, 스테인레스기판과, 탄탈륨, 텅스텐 및 몰리브덴 등의 금속기판과, 반도체기판과, 폴리이미드, 아크릴, 폴리에틸렌테레프탈레이트, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등의 플라스틱기판을 사용할 수 있다. 상술한 기판으로부터 투과성과 최대 처리온도의 필요성을 고려하여 바람직한 기판을 선택하여도 된다.
하지 절연막(11)은, 산화실리콘막, 질화실리콘막 및 산화질화실리콘막 등의 절연막으로, 10∼650nm(바람직하게는 50∼600nm)의 두께로 형성하면 된다(도 2a).
이어서, 하지 절연막(11)에 개구부(12)를 형성하고, 계속해서 반도체막(13)을 형성한다. 이때, 하지 절연막(11)을 서로 다른 재료를 사용하여 적층하고, 특히 그들막이, 특정 에쳔트에 대해서의 식각 선택비가 높은 막을 선택하여 적층하는 것, 예를 들면, 제 1 층에 질화실리콘막(11a), 제 2 층에 산화실리콘막(11b)을 형성하는 것에 의해, 제 1 층의 하지 절연막이 식각 스토퍼의 역할을 하여, 제어성이 높은 개구부를 형성할 수 있다.
이와 같이 식각 스토퍼로 되는 하지 절연막을 설치하는 것 이외에, 에쳔트의 농도나 식각의 처리시간으로 개구부의 형성을 제어하는 것도 가능하다. 반도체막(13)으로서는, 실리콘, 또는 실리콘을 주성분으로 하는 반도체막(예를 들면, SixGe1-x막: 0<x<1)을 사용하면 된다. 본 실시예에서는, 비결정질 실리콘막(13)을 형성한다(도 2b). 이어서, 개구부(12)에서, 비결정질 실리콘막(13) 위에 원하는 형상이 되도록 레지스트로 이루어진 마스크(14)를 형성하고(도 2c), 식각하여, 반도체층(15)을 형성한다. 반도체막의 결정화처리는, 식각 처리전에 행하여도 식각 처리후에 행하여도 어느 쪽이어도 된다. 또한, 결정화방법은, 공지의 결정화처리(레이저결정화법, 열결정화법 등) 또는 촉매원소를 첨가하여 가열처리를 시행하는 결정화방법을 사용하여도 된다. 또한, 이들 결정화방법을 조합하여 적용하여도 된다. 여기까지의 공정에서, 하지 절연막(11b)과 반도체층(15)의 높이가 대략 일치하고 있다(도 2d). 본 실시예에서는 개구부를 형성하는 에쳔트에 대해 습식식각을 하는 것으로 가정하지만, 건식식각을 사용하여도 문제가 없다.
이어서, 게이트 절연막(16)을 형성한다. 게이트 절연막(16)은, 감압 CVD법, 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 두께를 20∼150nm로 하여 실리콘을 포함하는 절연막으로 형성한다. 산화실리콘을 게이트 절연막으로서 사용하는 경우에는, 플라즈마 CVD법으로 TEOS(Tetraethyl Ortho Silicate)와 O2를 혼합하여, 반응압력 40Pa, 기판온도 300∼400℃로 하고, 고주파(13.56 MHz) 전력밀도 0.5∼0.8 W/cm2로 방전시켜 막을 형성할 수 있다. 이와 같이 하여 제작되는 산화실리콘막은, 그 후 400∼500℃의 가열처리에 의해 게이트 절연막으로서 양호한 특성을 얻을 수 있다. 이때, 하지 절연막(11b)과 반도체층(15)의 높이가 대략 일치하기 때문에, 게이트 절연막(16)의 표면도 CMP법에서의 연마처리라고 하는 평탄화를 위한 처리를 하지 않더라도 대략 평탄한 상태로 할 수 있다.
그리고, 게이트 절연막(16) 상에 게이트전극(17)을 형성한다. 게이트전극(17)으로서는, Ta, W, Ti, Mo, Cu, Cr 및 Nd로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 형성하여도 된다. 또한, 인 등의 불순물 원소를 도입한 결정질 실리콘막으로 대표되는 반도체막을 사용하여도 된다. 또한, Ag, Pd 및 Cu로 이루어진 합금재료를 사용하여도 된다. 단층구조 이외에도, 도전막을 다층 구조를 사용하여도 된다. 그러나, 이들 재료를 사용하여 게이트전극을 형성할 때, 나중의 가열처리에 견딜 수 있는 재료를 사용하는 것이 필수적이다.
이어서, 게이트전극(17)을 마스크로 사용하여서, 반도체층(15a, 15b)에 불순물 원소를 도핑한다. 불순물 원소가 도핑된 영역은, 나중에 소스영역 또는 드레인영역으로 하기 위해, 고농도로 불순물 원소를 도핑한다. n 채널형 TFT을 형성하는 영역에는, 불순물 원소로서, n 형을 부여하는 불순물 원소(대표적으로는, 인), p 채널형 TFT를 형성하는 영역에는, 불순물 원소로서 p 형을 부여하는 불순물 원소(대표적으로는, 붕소)를 도핑하여도 된다. 또한, 필요에 따라서, 저농도로 불순물 원소를 포함하는 LDD(Light Doped Drain) 영역을 형성하여도 된다.
계속해서, 제 1 층간절연막(18)을 형성한다. 제 1 층간절연막(18)은, 플라즈마 CVD법, 감압 CVD법, 통상 압력 CVD법 또는 스퍼터링법을 사용하여, 두께를 10∼200nm로 하여 SiON, SiNO, SiO 및 SiN 등의 실리콘을 포함하는 절연막으로 형성한다(도 2e).
계속해서, 제 2 층간절연막(A)(19)을 형성한다. 제 2 층간절연막(A)(19)은, 플라즈마 CVD법, TEOS-CVD법 또는 스퍼터링법을 사용하여, 두께를 500∼800 nm로 하여 실리콘을 포함하는 절연막(SiON, SiNO, SiO, SiN 등)으로 형성하면 된다(도 3a).
그 후, 제 2 층간절연막(A)(19)에, 나중에 각 TFT을 전기적으로 접속하는 배선을 형성하기 위한 개구부(20)를 형성한다. 제 1 층간절연막(18)과 제 2 층간절연막(19)이, 어떤 에쳔트에 대해서 식각 선택비가 높은 재료(예를 들면, 제 1 층간절연막: SiN막, 제 2 층간절연막: SiO 막)를 사용하여 형성하고 있으면, 제 1 층간절연막(18)을 식각 스토퍼로서 사용하여, 개구부(20) 형성시에, 깊이 방향의 제어가 쉬워진다. 이때, 제 1 층간절연막 및 제 2 층간절연막을 구별하지 않고, 동일한 막으로 형성하고, 에쳔트의 농도나 식각 시간으로 개구부 형성의 제어를 행하여도 된다. 이어서, 개구부(20)의 저면에 반도체층에 이르는 콘택홀을 형성한다(도 3b).
계속해서, Al, Ti, Mo, W이나 이들 원소를 포함하는 도전성재료를 막 두께가 300∼500nm 정도가 되도록 형성하여, 마스크(21a∼21d)를 형성하고(도 3c), 불필요한 영역의 도전막을 식각함으로써 각 TFT을 전기적으로 접속하는 배선(22a∼22d)을 형성한다(도 3d).
그 후, 제 2 층간절연막(B)(23)을 형성한다. 제 2 층간절연막(B)(23)도 플라즈마 CVD법, TEOS-CVD법 또는 스퍼터링법을 사용하여, 두께를 200∼500nm로 하여 SiON, SiNO, SiO, SiN 등의 실리콘을 포함하는 절연막으로 형성하면 된다. 또한, 제 1 층간절연막(18), 제 2 층간절연막(A)(19) 및 제 2 층간절연막(B)(23)을 같은 종류의 무기절연막으로 형성할 수 있다(도 3e).
평탄화 처리의 목적은, 허용 레벨내의 표면의 요철 정도를 제어하는데 있다. 따라서, 평탄화 처리의 생략으로 생긴 요철이 허용 레벨 내에 있을 경우, 그 평탄화 처리를 생략하여도 된다. 어쩔 수 없이 평탄화 처리를 하여 후처리에 현저하게 곤란할 경우에, 상기 평탄화 처리를 할 필요가 없을 때 바람직한 경우도 있다. 본 실시예에서는, 불순물을 상기 반도체층 내에 도핑하는 처리의 곤란성을 감소하는 것이 우선이라고 가정하고, 그 예로는, 도시된 게이트 전극으로 생긴 단차의 평탄화 처리를 생략한다.
본 실시예에서는 게이트전극(17)으로부터 생긴 단차가 평탄화되지 않았지만, 그 단차도 평탄화할 수 있다. 도 18a 내지 도 18c에 일례를 설명하겠다. 반도체층(33)과 절연막(30)을 형성한 후, 후처리에서 형성된 게이트전극(32)으로서 동일한 막 두께로 절연막을 퇴적한다. 나중에 내측에 형성될 반도체층(33)과 게이트전극(32)을 포함하는 형상을 갖는 개구부는, 절연막(31)을 식각하여 형성한다. 그 후, 게이트전극(32)은 개구부 내에 형성된다(도 18a).
도 18b는 도 18의 선 A-A'에 따른 단면도이다. 게이트전극(32)을 배선으로서 사용하는 부분(반도체층(33)을 중첩하지 않은 부분)으로 인해 생긴 단차가 게이트전극(32)의 두께만큼 깊은 깊이를 갖는 개구부 내에 형성되기 때문에, 게이트전극(32)을 도포하는 층간절연막을 형성할 경우 평탄화를 거의 이룰 수 있다.
도 18c는 도 18a의 선 B-B'에 따른 단면도이다. 절연막(31)은 반도체층(33) 상에 존재하지 않기 때문에, 불순물을 그 반도체층(33)내에 도핑하는 것은 곤란하다.
도 18a 내지 도 18c는 게이트전극으로부터만 생긴 단차를 평탄화하는 방법을 나타내기 때문에, 도 18c의 반도체층(33)으로부터 생긴 단차가 있다. 도 18c에 도시된 단차의 평탄화는, 도 2a 내지 도 2e에 도시된 것과 같은 방법으로 다른 평탄화 처리로 행하여도 된다. 상기 반도체층(33)으로부터 생긴 단차가 게이트전극(32)으로부터 생긴 단차와 비교하여 보다 작을 경우에, 전자의 평탄화는 생략하여도 문제없다.
반도체층(33)의 두께에 대응한 깊이로부터 그 반도체층(33)의 두께와 게이트전극(32)의 두께의 합에 대응한 깊이까지 절연막(31) 내에 형성된 개구의 깊이를 적절하게 선택함으로써, 반도체층(33)의 두께만 또는 반도체층(33)과 게이트전극(32)의 합 두께까지 평탄화하여 상기 목적에 따라 평탄화 처리를 할 수 있다.
도 18a 내지 도 18c에 도시된 예에서 게이트 절연막(30)을 형성한 후 절연막(31)을 형성하지만, 상기 절연막(31)을 퇴적하고 개구부를 형성한 후 역순으로 게이트 절연막(30)을 형성하여도 된다. 도 2a 내지 도 2e에 도시된 예에서, 하지 절연막(11b)의 두께가 반도체층(33)과 게이트전극(32)의 합 두께 또는 게이트전극(32)의 두께와 대략 같다고 할 경우, 평탄화 처리를 하여도 된다.
도 18c에서 소스영역과 드레인영역 상에 발생된 오목부에서, 하나 이상의 절연막을 도포한 후 콘택을 형성하고, 소스선과 드레인선을 활성층까지 연장하는 도전층(중간배선)을 형성하여도 된다. 이 도전층의 두께가 거의 게이트전극의 두께와 같은 경우, 오목부는 도전층을 평탄화하는데 사용할 수 있다.
이때, 본 실시예에서는 TFT의 제작공정에서 본 발명을 적용하였지만, 본 발명은, 이것만으로 한정되는 것은 아니며, IC, LSI, CCD 등의 반도체 집적회로, EL 표시장치, CMOS 센서, TFT를 사용한 FED, 태양전지 등에 적용할 수 있다.
[실시예]
(실시예 1)
본 실시예 1에서는, 액티브 매트릭스 기판을 제작하는 방법에 관해, 도 4∼도 6을 참조하여 설명한다. 이때, 본 명세서에서, 구동회로, 화소부의 스위칭소자(화소 TFT) 및 저장용량소자가 동일 기판 상에 형성된 기판을, 편의상 액티브 매트릭스 기판으로 부른다.
먼저, 코닝사의 #7059 유리나 #1737 유리 등으로 대표되는 바륨보로실리케이트 유리, 알루미늄보로실리케이트 유리 등의 유리로 이루어진 기판, 또는, 석영기판이나 단결정 실리콘 기판, 금속기판 또는 스테인레스 기판의 표면에 절연막을 형성한 것을 기판으로서 사용하면 된다. 또한, 본 실시예 1의 처리온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판을 사용하여도 된다. 이때, 본 실시예 1에서는 석영유리기판을 사용한다.
석영기판(100)에 하부차광막(102)을 형성하기 위한 제 1 개구부(101)를 형성한다. 이어서, 본 실시예의 처리온도에 견딜 수 있는 Ta, W, Cr, Mo 등의 도전성 재료 또는 그것의 적층 구조, 또는 상기 원소계 합금으로 이루어진 도전층을 300nm 정도의 막두께로 하부차광막(102)을 형성한다. 이때, 하부차광막(102)은 게 이트배선으로서의 기능도 갖기 때문에, 이하에서는 게이트선으로 칭한다. 본 실시예 1에서는 막두께 75nm의 결정질실리콘막을 형성하고, 계속해서 막두께 150nm의 WSix(x=2.0∼2.8)를 막형성한 후, 식각하여 하부차광막(게이트선)(102)을 형성한다. 이때, 본 실시예 1에서, 하부차광막(게이트선)(102)은, 단층구조라도, 상기한 것과 같은 도전성재료로부터 2층 이상으로 적층시킨 구조를 사용하여도 된다. 또한, 기판으로부터의 오염물질의 확산을 막기 위해서, 하부차광막(102)을 형성하기 전에, 절연막을 형성하여도 된다.
그리고, 기판(100) 및 하부차광막(게이트선)(102) 위에 LPCVD법을 사용하여 800℃ 정도의 고온에서 형성되는 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막 등의 절연막으로 이루어진 막두께 10∼650nm(바람직하게는 50∼600nm)의 하지 절연막(103)을 형성한다. 본 실시예 1에서는 하지 절연막(103)으로서 단층구조를 사용하지만, 오염방지를 위해 절연막을 2층 이상 적층시킨 구조를 사용하여도 된다. 플라즈마 CVD법을 사용하여, SiH4, NH3,및 N2O를 반응가스로 하여 형성되는 산화질화실리콘막(조성비 Si=32%, O=27%, N=24%, H=17%)을 400℃에서 막두께 580nm로 형성하여도 된다(도 4a).
이어서, 하지 절연막(103) 위에 제 2 개구부(104)를 형성한다. 제 2 개구부(104)는, 에쳔트의 농도나 식각처리시간에 의해 개구부의 형성을 조절하여도 된다.
하지 절연막(103)의 제 1 층과 제 2 층의 에쳔트에 대해서 식각 선택비가 큰 재료로 형성하고, 하지 절연막의 제 2 층의 막두께를 원하는 개구부의 깊이로 하면, 개구부의 깊이 방향의 제어하기 쉽다.
계속해서, 비정질반도체막(105)을 형성한다(도 4a). 비정질반도체막(105)은, 비정질 구조를 갖는 반도체막을 스퍼터링법, LPCVD법 또는 플라즈마 CVD법 등의 공지의 수단에 의해 25∼80nm(바람직하게는 30∼60nm)의 두께로 형성한다. 반도체막의 재료에 한정은 없지만, 바람직하게는 실리콘 또는 실리콘게르마늄(SiGe) 합금 등으로 형성하면 된다.
그리고, 니켈 등의 촉매를 사용한 열결정화법을 행하여, 반도체막을 결정화한다. 또한, 니켈 등의 촉매원소를 사용한 열결정화법의 이외에, 공지의 결정화처리(레이저 결정화법 또는 열결정화법 등)를 조합하여 행하여도 된다. 본 실시예에서는, 수용성 아세트산 니켈 용액(중량환산 농도 10 ppm, 체적 5ml)을 스핀코트에 의해 막 상부 전체면에 도포하여 촉매원소 함유층을 형성하고, 온도 600℃의 질소분위기 중에서 12시간 가열처리를 한다.
또한, 촉매원소를 첨가하는 열결정화법에서 레이저결정화법으로 결정화를 행하여도 된다. 레이저결정화법을 적용하는 경우에는, 펄스발진형 또는 연속발진형의 기체 레이저 또는 고체 레이저를 사용하면 된다. 기체 레이저로서는, 엑시머 레이저, Ar 레이저, Kr 레이저 등이 있고, 고체 레이저로서는, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이드 레이저, Ti:사파이어 레이저 등을 들 수 있다. 이들 레이저를 사용하는 경우에는, 레이저 발진기로부터 방사된 레이저광을 광학계로 선형 형상, 직사각형 형상 또는 타원 형상으로 집광하여 반도체막에 조사하면 된다. 결정화의 조건은 실시자가 적절히 선택하는 것이지만, 엑시머 레이저를 사용하는 경우에는 펄스 발진주파수 300Hz로 하고, 레이저 에너지밀도를 100∼800mJ/cm2(대표적으로는 200∼700mJ/cm2)로 한다. 또한, YAG 레이저를 사용하는 경우에는 그것의 제 2 고조파를 사용하여 펄스 발진주파수1∼300Hz로 하고, 레이저 에너지밀도를 300∼1000mJ/cm2(대표적으로는 350∼800mJ/cm2)로 하면 된다. 그리고, 폭 100∼1000㎛, 예를 들면 400㎛에서 선형으로 집광된 레이저광을 기판 전체면에 걸쳐 조사하면 된다. 또한, YVO4 레이저를 사용하는 경우, 출력 10W의 연속발진의 YVO4 레이저로부터 사출된 레이저광을 비선형 광학소자에 의해 고조파로 변환하고, 공진기 안에 YVO4 결정과 비선형 광학소자를 넣어, 고조파를 사출하여도 된다. 또한, YVO4 레이저를 사용하는 경우, 에너지밀도는, 0.01∼100MW/cm2정도(바람직하게는, 0.1∼10MW/cm2)가 필요하다. 그리고, 0.5∼2000 cm/s 정도의 속도로 레이저광에 대하여 상대적으로 반도체막을 이동시켜 조사하면 된다.
계속해서, 얻어진 결정질 실리콘막(106)으로부터 촉매원소를 제거하는 게터링처리를 행한다. 결정질 실리콘막(106) 표면에, 오존 함유 수용액(대표적으로는 오존수)으로 산화막("케미컬옥사이드"로 불린다)을 형성하여 총 두께 1∼10nm의 산 화막으로 이루어진 장벽층(107)을 형성하고, 이 장벽층(107) 상에 희가스 원소를 포함하는 반도체층(게터링원소라고도 한다)(108)을 형성한다(도 4b). 장벽층(107)은 나중의 공정에서 반도체층(게터링영역)(108)만을 선택적으로 제거할 때에 식각 스토퍼로서 기능한다. 또한, 오존 함유 수용액 대신에, 황산, 염산, 초산 등으로 과산화 수소수를 혼합시킨 수용액으로 처리하더라도 마찬가지로 케미컬옥사이드를 형성할 수 있다. 또한, 산소분위기 하의 자외선의 조사로 오존을 발생시켜 상기 결정구조를 갖는 반도체막의 표면을 산화하여 형성하여도 된다. 또한, 플라즈마 CVD법이나 스퍼터링법이나 증착법 등으로 1∼10nm 정도의 산화막을 퇴적하여 장벽층(107)을 형성하여도 된다. 또 다른 방법으로, 클린 오븐을 사용하여, 200∼350℃ 정도로 가열하여 얇은 산화막을 형성하여도 된다. 이상과 같이 하여, 나중의 게터링 공정에서 결정질 실리콘막(106) 중의 니켈이 게터링영역(108)으로 이동가능한 막질 또는 막두께의 장벽층(107)을 형성한다.
희가스 원소를 포함하는 반도체층(108)은, 스퍼터링법으로 형성한다. 희가스 원소로서는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)으로부터 선택된 1종 또는 복수종을 사용한다. 그 중에서도 염가 가스인 아르곤(Ar)이 바람직하다. 여기서는, 희가스 원소를 포함하는 분위기에서 실리콘으로 이루어진 타깃을 사용하여, 게터링영역(108)을 형성한다. 또한, 일 도전형의 불순물 원소인 인을 포함하는 타깃을 사용하여 게터링영역을 형성한 경우, 희가스 원소에 의한 게터링에 덧붙여, 인의 쿨롱력을 이용하여 게터링을 행할 수도 있다. 이때, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 게터링영역(108)에 포함되는 산소농도는, 게터링영역으로서 사용하는 반도체막(108)에 포함되는 산소농도보다 높은 농도, 예를 들면 5×1018/cm3 이상으로 하는 것이 바람직하다.
가열처리를 행하여, 결정질실리콘막(106) 중에 잔류하는 촉매원소(니켈)를 게터링영역(108)으로 이동시키고, 농도를 저감 또는 제거하는 게터링을 행한다. 게터링을 행하는 가열처리로서는, 강한 빛을 조사하는 처리 또는 가열처리를 행하여도 된다. 결정질 실리콘막(106)에 포함되는 니켈이 거의 존재하지 않는다. 즉 막 중의 니켈농도가 1×1018/cm3 이하, 바람직하게는 1×1017/cm3 이하가 되도록 충분히 게터링한다(도 4b).
이어서, 장벽층(107)을 식각 스토퍼로서 사용하여, 게터링영역(108)만을 식각하여 선택적으로 제거한 후, 에쳔트를 함유하는 불산을 사용하여 산화막으로 이루어진 장벽층(107)을 제거한다.
그리고, 제 2 개구부(104) 상에 있어서, 결정질 실리콘막(106)에 마스크를 형성하고, 불필요한 영역의 막을 식각하여, 제 2 개구부(104) 내부에 반도체층(109∼111)을 형성한다. 여기서, 절연막을 형성하여 반도체막의 결정성을 향상시키기 위해 가열처리를 한다. 반도체층(109∼111)의 패턴 형성전에 반도체막의 상부를 열산화시키는 것이 바람직하다. 예를 들면, 감압 CVD 장치로 20nm 두께의 산화실리콘막을 형성한 후, 어닐링 퍼니스를 사용하여 가열처리를 한다. 이 처리에 의해, 반도체층의 상부는 산화된다. 그리고, 산화실리콘막 및 반도체층의 산화된 부분을 식각하여, 결정성이 향상된 반도체막을 얻을 수 있다.
또한, 반도체층(109∼111)을 형성한 후, TFT의 임계값을 제어하기 위해 미량의 불순물 원소(붕소 또는 인)를 도핑하여도 된다.
그리고, 레지스트 마스크(112a∼112c)를 사용하여 불순물 원소를 도핑하여, 나중의 n 채널형 TFT의 반도체층이 되는 영역에 n 형을 부여하는 불순물 원소(이하, n형 불순물 원소라 한다)를 도핑한다. n 형 불순물 원소로서 주기표의 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 여기서는 인(P)을 사용한다. 또한, 나중의 p 채널형 TFT의 반도체층으로 되는 영역에 p 형을 부여하는 불순물 원소(이하, p 형 불순물 원소라 한다)로서 주기표의 13족에 속하는 원소, 전형적으로는 붕소(B) 또는 갈륨(Ga)을 도입한다.
이상과 같이 하여, n 형 불순물 원소 및 p 형 불순물 원소를 1×1018∼1×1020/cm3의 농도범위로 포함하는 고농도 불순물영역(113∼115)이 형성된다(도 4c). 이때, n 형 불순물 원소를 도핑할 때에는, 나중의 p 채널형 TFT가 되는 영역의 반도체층은 마스크로 덮어, n 형 불순물 원소가 첨가되지 않도록 하는 것이 바람직하다. 또한, 나중의 p 채널형 TFT가 되는 영역의 반도체층에 n 형 불순물 원소가 첨가된 경우에는, 그것을 p 형으로 반전하는 만큼의 농도의 p 형 불순물 원소를 첨가하지 않으면 안 된다. 마찬가지로, p 형 불순물 원소를 첨가하는 경우에는, 나중의 n 채널형 TFT가 되는 영역의 반도체층을 마스크로 덮어두는 것이 바람직하다(도 4c).
이때, 도시하지 않았지만, 필요에 따라, 마스크를 사용하여 반도체층에 저농 도로 불순물 원소를 포함하는 반도체영역을 형성하여도 된다. 예를 들면, 레지스트 마스크를 사용하여 반도체층의 선택된 영역을 노출하고, 도우즈량을 1×1013∼5×1014/cm2로 하며, 가속전압을 5∼80keV로 한다. 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 도핑한다. 이에 따라, 반도체층의 선택된 영역에 저농도 불순물영역을 형성할 수 있다. 저농도 불순물영역에는 1×1018∼1×1020/cm3의 농도범위로 n 형 도전성을 부여하는 불순물 원소를 첨가한다.
이때, 본 실시예는 구동회로를 n 채널형 TFT과 p 채널형 TFT로 형성하고 있지만, n 채널형 TFT 만 또는 p 채널형 TFT만으로 모든 구동회로를 형성하는 것도 가능하다.
이어서, 반도체층(109∼111)을 덮어 게이트 절연막(116)을 형성한다. 게이트 절연막(116)은, LPCVD법, 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 두께를 20∼150nm로 하여 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 80nm의 두께로 산화질화실리콘막(조성비: Si=32%, O=59%, N=7%, H=2%)으로 형성하였다. 물론, 게이트 절연막은 산화질화실리콘막으로 한정되는 것이 아니다. 다른 실리콘을 포함하는 절연막을 사용하여도 된다.
또한, 산화실리콘막을 사용하는 경우에는, 플라즈마 CVD법으로 TEOS(Tetraethyl Orthosilicate)와 O2를 혼합하여, 반응압력 40Pa, 기판온도 300∼400℃로 하고, 고주파(13.56 MHz) 전력밀도 0.5∼0.8W/cm2로 방전시켜 형성할 수 있 다. 이와 같이 하여 제작되는 산화실리콘막은, 그 후 400∼500℃의 열어닐링에 의해 게이트 절연막으로서 양호한 특성을 얻을 수 있다.
이어서, 절연막(140)은, 나중에 형성되는 게이트전극과 같은 두께를 갖도록 형성한다. 절연막(140)은, 예를 들면, 산화실리콘막, 산화질화실리콘막 등과 같은 실리콘을 함유한 절연막을 CVD법 또는 스퍼터링법 등의 공지의 방법으로 형성한다.
다음에, 그 절연막(140) 상에, 나중의 공정에서 형성된 게이트전극이 그 내측에 형성된 개구부를 형성한다.
본 실시예에서는, 산화실리콘막을 절연막(140)으로 채용하도록 한다. 플루오르화물을 함유한 에쳔트를 사용하여 습식식각하여 개구부를 형성한다. 이 습식식각을 하면, 산화질화실리콘막으로 이루어진 게이트 절연막은, 식각비의 차이를 이용하는 식각 스토퍼로서 사용된다.
그리고, 게이트전극과 게이트선(102)을 접속하는 개구부의 저부에 콘택홀을 형성한 후, 막두께 100∼500nm의 내열성을 갖는 도전막을 형성한다. 본 실시예에서는, W의 타깃을 사용한 스퍼터링법으로 막두께 400nm의 W 막을 형성한다. 그 외에 6불화텅스텐(WF6)을 사용하는 열 CVD법으로 형성할 수도 있다. 이때, 도전막은 특별히 W에 한정되는 것은 아니고, Ta, W, Ti, Mo, Cu, Cr, Nd에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 형성하여도 된다. 또한, 인 등의 불순물 원소를 도입한 결정질실리콘막으로 대표되는 반도체막을 사용하여도 된다. 또한, AgPdCu 합금을 사용하여도 된다. 또한, 본 실시예에서는 단층구조 로 하였지만, 도전막을 2층 이상 적층하여 형성하여도 된다.
다음에, 포토리소그래피법을 사용하여 레지스트 마스크(도시하지 않음)를 형성하고, 게이트전극을 형성하기 위한 제 1 식각처리를 행한다. 본 실시예에서는 제 1 식각조건으로서, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 식각법을 사용하고, 식각용 가스로서 CF4와 Cl2와 O2를 사용하여, 각각의 가스유량비를 25/25/10(sccm)으로 하고, 1Pa의 압력으로 코일형 전극에 500W의 RF(13.56 MHz) 전력을 투입하여 플라즈마를 생성하여 식각을 행하였다. 기판측(시료 스테이지)에도 150W의 RF(13.56 MHz) 전력을 투입하여, 실질적으로 음의 자기바이어스 전압을 인가한다. 이렇게 해서 절연막(140) 내측에 게이트전극(117∼119)을 형성한다.
본 실시예에서는, 불순물 원소가 게이트전극을 형성하기 전에 반도체층에 도핑되기 때문에, 불순물 원소 함유 영역을 자기정렬방법으로 게이트전극에 형성할 수 없다. 이 게이트전극으로 인한 단차가 평탄화되고 불순물 원소 함유영역이 자기정렬방법으로 게이트전극에 형성되는 것은 가능하다. 특히, 도 18a 내지 도 18c에 따른 개구부에 개구부를 설치할 수 있다. 따라서, 절연막(140)이 제거되기 때문에, 불순물 원소를 게이트전극 형성 후에 반도체층 내에 도핑하여, 불순물 주입영역을 자기정렬방법으로 형성하여도 된다.
또한, 본 실시예에서는, 게이트 절연막(116) 형성 후 절연막(140)을 형성하였지만, 그 절연막(140) 내에 개구를 형성한 후 게이트 절연막(116)을 형성하여도 된다. 이 방법은, 동일한 종류의 막, 예를 들면 산화실리콘막으로 게이트 절연 막(116)과 절연막(140)을 형성할 경우 도 18a 내지 도 18c에 따라 자기정렬방법으로 불순물 주입영역을 형성할 때 효과적이다.
이어서, 게이트전극(117∼119)을 덮는 제 1 층간절연막(120a)을 형성한다. 이 제 1 층간절연막(120a)으로서는, CVD법 또는 스퍼터링법을 사용하여, 두께를 50∼200nm로 하여 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막두께 50nm의 산화질화실리콘막을 형성한다. 물론, 제 1 층간절연막(120a)은, 산화질화실리콘막으로 한정되는 것이 아니고, 다른 실리콘을 포함하는 절연막을 단층 또는 적층 구조로서 사용하여도 된다.
이어서, 가열처리를 행하여, 반도체층의 결정성을 회복하여, 각각의 반도체층에 첨가된 불순물 원소를 활성화시킨다. 이 가열처리는, 어닐링 퍼니스를 사용하는 열어닐링법으로 행한다. 열어닐링법으로서는, 산소농도가 1ppm 이하, 바람직하게는 0.1ppm 이하의 질소분위기중에서 400∼1000℃에서 행하면 된다. 본 실시예 1에서는 950℃, 4시간의 가열처리로 활성화처리를 행하였다. 이때, 열어닐링법 이외에, YAG 레이저 등을 사용한 레이저어닐링법, 또는 급속 열 어닐링법(RTA법)을 적용할 수 있다. 또한, 이 가열처리는, 제 1 층간절연막을 형성하기 전에 가열처리를 행하여도 된다. 단, 사용된 배선재료가 열에 약한 경우에는, 본 실시예 1과 같이 배선을 보호하기 위해 제 1 층간절연막을 형성한 후에 가열처리를 행하는 것이 바람직하다.
더구나, 가열처리(300∼550℃에서 1∼12시간의 가열처리)를 행하여, 수소화 처리를 행한다. 이 공정은 제 1 층간절연막(120a)에 포함되는 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 물론, 제 1 층간절연막의 존재에 관계없이 반도체층을 수소화할 수도 있다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용한다)나, 3∼100%의 수소를 포함하는 분위기중에서 300∼450℃에서 1∼12시간의 가열처리를 행하여도 된다.
이어서, 제 1 층간절연막(120a) 상에 절연재료로 이루어진 제 2 층간절연막(120b)을 형성한다. 공지의 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘막 또는 산화질화실리콘막 등의 실리콘을 포함하는 절연막을 형성하면 된다. 본 실시예에서는, 제 2 층간절연막(120b)으로서 산화실리콘막을 형성한다. 이어서, 제 2 층간절연막(120b)에 연속적으로 식각에 의해 제 3 개구부(121)를 형성하고, 더구나 이들 제 3 개구부(121)의 저면에 반도체층(109∼111)에 이르는 콘택홀을 형성한다. 이때, 본 실시예에서는, 제 1 층간절연막(120a)과 제 2 층간절연막(120b)을 나누어 형성하고 있지만, 동일한 재료로 일괄 형성하는 것도 가능하다. 그 경우에는, 에쳔트의 농도나 식각시간으로 개구부 형성을 제어하면 된다.
이어서, 각 TFT를 전기적으로 접속하기 위한 배선(122∼126)을 제 3 개구부(121) 내부에 반도체층(109∼111)에 이르도록 형성한다. 이때, 제 3 개구부(121)는, 식각에 의해 형성한다. 습식식각을 사용하는 경우에, 에쳔트의 농도나 식각처리시간에 의해 제 3 개구부(121)의 형성을 조절하여도 된다. 제 1 층간절연막(120a)과 제 2 층간절연막(120b)을 에쳔트에 대해서 에쳔트의 선택비가 큰 재료로 형성하여, 제 2 층간절연막(120b)의 막두께를 제 3 개구부의 원하는 깊이로 하 면, 제 1 층간절연막(120a)이 식각 스토퍼로서 기능하여, 개구부의 깊이 방향의 제어를 하기 쉬워진다.
이상과 같이 하여, 제 2 층간절연막(120b)에 형성된 개구부(121)의 깊이와 배선(122∼126)의 막두께는 대략 같게 된다(도 5a).
그리고, 제 2 층간절연막(120b) 및 배선(122∼126) 상에 제 3 층간절연막(127)을 형성한다. 제 3 층간절연막(127)은, 제 2 층간절연막(120b)과 마찬가지로, 공지의 CVD법이나 스퍼터링법을 사용하여, 산화실리콘막, 산화질화실리콘막 등의 실리콘을 포함하는 절연재료를 사용하여 형성하면 된다. 이때, 배선(122∼126)이 제 2 층간절연막(120b)으로 형성된 개구부(121)의 내부에 형성되어 있기 때문에, 제 3 층간절연막(127)은, 배선에 의한 요철의 영향을 받지 않고 평탄한 표면을 갖도록 형성할 수 있다.
이어서, 제 3 층간절연막(127)에 제 4 개구부(128)를 형성하고, 이 제 4 개구부(128) 안에 상부차광막(129)을 형성한다(도 5b). 상부차광막(129)으로서는, Al, Ti, W, Cr에서 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료를 사용하면 되고, 제 3 층간절연막(127)에 형성된 개구부(128) 내에 형성된다. 이때, 이 상부차광막(129)은 화소의 개구부(빛을 투과하여 표시에 기여하는 영역) 이외를 차광하도록 망 형상으로 배치한다. 또한, 구동회로의 상부에도 차광막을 형성하여도 된다. 또한, 상부차광막을 형성하는 도전막을 사용하여 구동회로의 n 채널형 TFT 및 p 채널형 TFT을 연결하기 위한 배선을 형성하여도 된다.
이어서, 제 3 층간절연막(127) 및 상부차광막(129)을 덮는 제 4 층간절연 막(130)을 형성한다. 제 4 층간절연막(130)도 다른 층간절연막과 마찬가지로, 공지의 CVD 법이나 스퍼터링법을 사용하여, 실리콘을 포함하는 절연막(예를 들면, 산화실리콘막, 산화질화실리콘막 등)으로 형성하면 된다.
이어서, 제 4 층간절연막(130)에 개구부(131)를 형성한다. 개구부(131)는, 다른 층간절연막에 형성된 개구부와 마찬가지로 식각에 의해 형성하면 된다. 이어서, 개구부(131)의 저면에 화소의 스위칭소자(화소 TFT)의 배선(드레인선)(126)에 이르는 콘택홀을 형성한다.
이어서, 개구부(131)에 배선(126)에 이르는 화소전극(132)을 형성한다. 화소전극(132)은, 투명도전막(ITO)을 사용하여 100nm 두께로 형성하면 된다. 또한, 화소전극 형성공정에서, 구동회로에서의 인출전극(133)을 형성하여도 된다. 이 인출전극(133)을 형성하는 경우도, 우선 개구부를 형성하고, 이어서 배선(122)에 이르는 콘택홀을 형성하고 나서 인출전극(133)을 형성하면 된다(도 6).
배선 및 전극에 의한 배선의 크기 또는 전극의 두께 정도의 큰 요철(단차)을 갖는 형상으로 되어 있는 액티브 매트릭스형 기판을 CMP법이나 SOG막 형성에 의한 평탄화공정을 추가하지 않아도 층간절연막 표면의 요철을 작게 할 수 있다.
이상과 같이 하여, n 채널형 TFT(201), p 채널형 TFT(202)의 CMOS 회로로 이루어진 구동회로(204)와, 화소 TFT(203)를 갖는 화소부(205)가 동일기판 상에 형성된 액티브 매트릭스 기판이 완성된다.
이와 같이 하여 본 발명을 적용함으로써, CMP법 등에 의한 연마처리에 의한 평탄화, 또한, SOG 막 형성에 의한 평탄화 등 층간절연막의 표면을 평탄화하기 위 해 새로운 장치를 도입하지 않고 기존의 장치를 사용하여 표면의 요철(단차)이 작은 액티브 매트릭스 기판을 실현하는 것을 가능하게 하고 있다.
본 발명을 적용함으로써, 액정표시장치에 있어서, 러빙처리를 균일하게 할 수 있기 때문에, 액정의 배향 혼란을 일으키지 않고, 아주 양호한 표시를 행할 수 있다. 더구나, 배향 혼란에 의한 화질저하를 막기 위해서 설치되어 있던 차광막을 형성할 필요가 없어지기 때문에, 개구율을 상승시킬 수 있어 휘도가 향상되고, 더구나 표시 능력을 상승시킬 수 있다.
또한, 본 발명을 적용하면, CMP법에 의한 연마기술을 적응할 수 있는 기판을 사용하고 있고, CMP법에 의한 연마기술을 도입하는 경우라도, CMP 장치에의 부하를 저감시킬 수 있다.
(실시예 2)
본 실시예에서는, 본 발명을 적용하여, 플라스틱 기판 상에 TFT를 형성하는 공정의 일례에 관해 도 7a 내지 도 7g를 참조하여 설명한다.
우선, 기판(500) 상에 하지 절연막(501)을 형성한다. 기판(500)으로는, 플라스틱 기판을 사용한다. 예를 들면, 그 플라스틱 기판은, 폴리이미드, 아크릴, PET(폴리에틸렌테레프탈레이트), PC(폴리카보네이트), PAR(폴리아릴레이트), PEEK(폴리에테르에테르케톤), PES(폴리에테르술폰), PEN(폴리에테르니트릴), 나일론, PSF(폴리술폰), PEI(폴리에테르이미드), PBT(폴리부틸렌테레프탈레이트) 등으로 이루어진다.
하지 절연막(501)은 스퍼터링법 또는 플라즈마 CVD법을 사용하여 형성한다. 이들 막형성 방법에서는, 기판온도는 실온∼300℃ 정도에서 형성하는 것이 바람직하다. 이때, 하지 절연막(501)은, 어떤 에쳔트에 대하여 식각 선택비가 커지도록 적층구조로 하고, 제 1 층(501a)이 식각 스토퍼의 기능을 갖도록 형성하여, 제 1 개구부(502)의 형성시에, 개구부의 깊이 방향의 제어가 쉬워진다.
이어서, 제 2 층내 하지 절연막(501b)에 제 1 개구부(502)를 형성한다. 제 1 개구부(502)는, 식각처리를 사용하여 형성하면 된다.
이어서, 제 1 개구부(502)를 갖는 하지 절연막(501) 상에 비정질실리콘막을 형성한다(도 7a). 비정질실리콘막은, 공지의 스퍼터링법, 플라즈마 CVD법, LPCVD법, 진공증착법, 광 CVD법이라고 하는 기술을 사용하여 형성하면 된다. 이어서, 개구부 상에 있어서, 비정질실리콘막에 마스크를 형성하고, 식각에 의해 불필요한 영역을 제거한다. 이에 따라, 제 1 개구부 내부에 반도체층(503)을 형성할 수 있다. 이때, 제 1 개구부(502)의 깊이와 반도체층(503)의 막두께는 대략 같아지도록 형성되어 있다.
이어서, 반도체층(503)을 레이저광 조사에 의한 결정화방법에 의해 결정화한다. 이때, 레이저광 조사에 의해 결정화하는 경우에는, 조사 처리전에 반도체층(503)의 함유 수소량을 5 atomic% 이하로 하는 것이 바람직하지만, 플라스틱막을 사용하는 경우, 고온의 가열처리는 불가능하다. 따라서, 비정질실리콘막의 막형성 직후의 단계에서, 수소농도가 낮아지도록 막형성조건을 사용하면 된다.
이때, 반도체막의 결정화에 사용하는 레이저로서는, 엑시머 레이저 등의 기 체 레이저나, YVO4 레이저나 YAG 레이저 등의 고체 레이저, 반도체 레이저를 사용하면 된다. 또한, 레이저의 발진의 형태는, 연속발진, 펄스발진 중 어느 것이어도 되며, 레이저빔의 형상도 선형, 직사각형, 원형 및 타원형 중 어느 것이어도 된다. 또한, 사용하는 파장은, 기본파, 제 2 고조파 및 제 3 고조파 중 어느 것이라도 된다. 또한, 주사방법은 종방향, 횡방향, 경사 방향의 어느 것이라도 되고, 더구나 순환하여도 된다. 이때, 결정화 처리공정은, 반도체막(503)을 식각하여 반도체층을 형성하기 전에 행하여도 상관없다.
이어서, 게이트 절연막(504)을 CVD법, 스퍼터링법 등 공지의 방법을 사용하여, (예를 들면, 산화실리콘막, 산화질화실리콘막 또는 질화산화실리콘막 등의)실리콘을 포함하는 절연막을 막두께 50∼150nm 정도로 형성한다. 이어서, 나중의 반도체층의 채널형성영역이 되는 영역에 불순물 원소가 첨가되지 않도록 하기 위한 마스크(이하, 채널보호막이라고도 한다)(505)를 형성한다. 반도체층에 불순물 원소를 첨가하여, 고농도로 불순물 원소를 포함하는 영역(나중의 소스영역 또는 드레인영역층이 되는 영역)(507)과 채널형성영역(506)을 형성한다. 이때, 필요에 따라서, 저농도로 불순물 원소를 포함하는 영역(Light Doped Drain rgion: LDD 영역)(507b)을 형성하여도 된다. 불순물 원소로서는, n 형을 부여하는 원소(대표적으로는, 인), p 형을 부여하는 원소(대표적으로는, 붕소)를 첨가하면 된다(도 7b).
이어서, 채널보호막(505)을 제거하고, 절연막(508)을 형성한다(도 7c). 절연막(508)은, CVD법, 스퍼터링법 등 공지의 방법을 사용하여, 실리콘을 포함하는 절 연막(예를 들면, 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막 등)을 막두께 100∼500nm 정도로 형성한다. 그 후, 절연막(508)에 제 2 개구부(509)를 형성한다. 이때, 제 2 개구부(509) 형성시에, 게이트 절연막(504)이 식각되지 않도록 하는 조건으로 한다. 또는 게이트 절연막(504)과 절연막(508)의 재료를 어떤 에쳔트에 대해서 식각 선택비가 큰 재료로 하여 형성하는 것이 필요하다.
이어서, 게이트전극을 형성하기 위해, Ta, W, Ti, Mo, Cu, Cr, Nd으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료로 이루어진 도전막을 형성한다. 제 2 개구부(509) 상에 있어서, 도전막에 마스크를 형성하고 불필요한 영역을 식각하여, 제 2 개구부(509) 내부에 게이트전극(510)을 형성한다. 이때, 제 2 개구부(509)의 깊이와 게이트전극(510)의 막두께는 대략 같아지도록 형성되어 있다(도 7d).
이어서, 제 1 층간절연막(511)을 형성하고, 그 후, 150∼300℃의 가열처리, 또는 레이저광의 조사에 의해 불순물 원소가 고농도로 첨가된 소스영역 또는 드레인 영역이 되는 영역의 활성화를 행한다(도 7e).
이어서, 제 2 층간절연막(512)을 형성하고, 제 2 층간절연막(512)에 제 3 개구부(513)를 형성한다. 제 2 층간절연막으로서는, 산화실리콘막, 질화실리콘막, 산화질화실리콘막 등 실리콘을 포함하는 절연막을 사용하여 막두께 500∼1000nm 정도에 형성하면 되며, 또한 제작방법으로서는 공지의 CVD법이나 스퍼터링법 등을 사용하면 된다. 그리고, 제 3 개구부(513)의 저면에 반도체층(503)에 이르는 콘택홀을 형성한다(도 7f).
이어서, 제 3 개구부(513) 내부에 각 TFT를 전기적으로 접속하는 배선(514)을 형성한다. 제 3 개구부(513)의 깊이와 배선(514)의 막두께는, 대략 같아지도록 형성되어 있다(도 7g).
이어서, TFT 특성을 향상시키기 위해 수소화처리를 행한다. 이 수소화로서는, 수소분위기 중에서의 300∼350℃에서 1시간 정도의 가열처리, 또는 저온에서 플라즈마 수소화를 행한다.
이상과 같이 하여, 본 발명을 적용하여, 400℃ 이하의 공정 온도에 의해, 플라스틱 기판 상에 TFT를 형성할 수 있다.
본 실시예에서는, 게이트전극의 형성 전에 불순물 원소의 주입을 하지만, 상기 실시예 1에서 설명된 것처럼 게이트전극을 형성한 후 상기 불순물 원소를 주입하여도 된다. 실시예 1에서 설명된 처럼, 개구부를 절연막(510) 내에 형성한 후 게이트 절연막(504)을 형성하여도 된다. 또한, 실시예 1에서 설명된 것처럼, 하지막(501b)의 두께를 조절하는 평탄화 처리를 하여서 절연막(508)의 형성을 생략하여도 된다.
본 발명은, 기판의 종류를 선택하지 않고 적용할 수 있으며, 또한 CMP법에 의한 연마처리나 SOG막의 막형성에 의한 평탄화를 하지 않고서 표면이 평탄화된 반도체장치를 형성할 수 있다.
(실시예 3)
본 실시예에서는, 보텀(bottom)형 TFT의 제작에 본 발명을 적용한 공정에 관해 도 8∼도 9를 참조하여 설명한다.
우선, 기판(600)에 제 1 개구부(601)를 형성한다. 이어서, 도 8a에는 도시하지 않았지만, 기판으로부터의 불순물의 확산을 방지하여 TFT의 전기 특성을 향상시키기 위한 하지 절연막을 형성하고 있다. 하지 절연막의 재료로서는, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 이들의 적층막 등을 형성하면 된다.
이어서, 제 1 개구부(601) 내부에 단층 구조 또는 적층 구조를 갖는 게이트배선(게이트전극을 포함함)(602)을 형성한다. 예를 들면, Ta(탄탈), Mo(몰리브덴), Ti(티타늄), W(텅스텐), Cr(크롬) 등의 고융점 금속재료, 이들 금속재료와 실리콘과의 화합물인 실리사이드를 사용하여도 된다. 또한, N 형 또는 P 형의 도전성이 부여된 폴리실리콘 등의 재료, 저저항 금속재료인 Cu(구리), 또는 Al(알루미늄) 등을 주성분으로 하는 재료를 게이트배선(602)의 재료로서 사용하면 된다. 이들의 층을 적어도 1층 갖는 게이트배선(602)을 통상 압력 CVD법, 플라즈마 CVD법, 감압 열 CVD법, 증착법 또는 스퍼터링법 등을 사용하여 10∼1000nm로 형성하거나, 또는 게이트배선(602)을 제 1 개구부(601) 상의 마스크(도시하지 않음)를 사용하여 식각함으로써 형성한다. 이때, 제 1 개구부(601)의 깊이와 게이트배선(602)의 막두께는, 대략 같아지도록 형성된다(도 8a).
이어서, 게이트 절연막(603)을 형성한다(도 8b). 게이트 절연막으로서는, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 이들의 적층막을 사용하여 100∼400nm의 막두께로 형성한다. 하지 절연막(603)은, 공지의 열 CVD법, 플라즈마 CVD법, 감압 CVD법, 증착법 또는 스퍼터링법 등을 사용하여 형성한다. 이어서, 게이트 절연막(603)에 제 2 개구부(604)를 형성한다(도 8c). 개구부 형성은, 상기 실 시 형태 또는 실시예 1에서 나타낸 것처럼 공지의 식각법을 사용하면 된다.
이어서, 제 2 개구부(604) 내부에 반도체층을 형성하기 위해, 비정질반도체막을 형성한다. 비정질반도체막으로서는, 실리콘막 또는 실리콘게르마늄(SixGe1-x: 0<x<1)으로 이루어진 막 중에서 어느 하나를 사용하면 된다. 이때, 반도체막은, 공지의 열 CVD법, 플라즈마 CVD법, 감압 열 CVD법, 증착법 또는 스퍼터링법 등의 방법을 사용하여 형성된다. 그 후, 반도체막의 결정화를 공지의 방법을 사용하여 행하여, 제 2 개구부(604)에서, 반도체막에 마스크를 형성한다(도시하지 않음). 불필요한 영역의 반도체막을 제거하여 반도체층(605)을 형성한다. 또한, 반도체층(605)을 형성한 후, 결정화공정을 행하여도 된다. 또한, 제 2 개구부(604)의 깊이와 반도체층(605)의 막두께는 대략 같게 형성된다(도 8d).
이어서, 반도체층(605) 상에 나중에 반도체층의 채널형성영역이 되는 영역에 불순물 원소가 첨가되지 않도록 하기 위한 절연막, 또는 레지스트 마스크(이하, 채널보호막이라고도 한다)(606)를 형성한다. 반도체층(605)에 불순물 원소를 첨가하여 불순물 원소를 고농도로 포함한 영역(나중의 소스영역 또는 드레인영역이 되는 영역)(607) 및 채널형성영역(608)이 형성된다. 필요한 경우, 불순물 원소를 저농도로 포함한 영역(Light Doped Drain region: LDD 영역)(607b)을 형성하여도 된다. 불순물 원소로서는, n 형을 부여하는 원소(대표적으로는 인) 및 p 형을 부여하는 원소(대표적으로는 붕소)를 첨가하면 된다(도 8e).
그 후, 반도체층에 첨가된 불순물 원소를 활성화하기 위한 처리를 행한다. 활성화를 위한 처리로서는, 퍼니스나 RTA 장치를 사용한 가열처리, 또는 레이저광 조사에 의한 처리를 행하면 된다.
이어서, 제 1 층간절연막(609)을 형성한다. 제 1 층간절연막(609)은, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 이들의 적층막을 사용하여 100∼400nm의 막두께로, 공지의 열 CVD법, 플라즈마 CVD법, 감압 CVD법, 증착법 또는 스퍼터링법 등을 사용하면 된다(도 9a).
이어서, 제 2 층간절연막(610)을 형성한다. 제 2 층간절연막(610)은, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 또는 이들의 적층막을 사용하여 500∼1000nm의 막두께로, 공지의 열 CVD법, 플라즈마 CVD법, 감압 CVD법, 증착법 또는 스퍼터링법 등을 사용하여 형성한다.
이어서, 제 2 층간절연막(610)에 제 3 개구부(611)를 형성한다. 개구부의 형성에는, 실시 형태 또는 실시예 1에서 나타낸 것처럼 공지의 식각법을 사용하면 된다(도 9b).
이어서, 제 3 개구부(611) 저면에 반도체층(605)에 이르는 콘택홀을 형성하고, 이어서 제 3 개구부(611) 내부에 각 TFT을 전기적으로 접속하기 위한 배선(612)을 형성한다. 배선(612)은, Al, Ti, Mo, W나 이들의 원소를 포함하는 도전성재료를 막두께가 300∼500nm 정도가 되도록 형성한다. 상기한 도전성재료로 이루어진 도전막에 마스크를 형성하고, 식각하여 배선(612)을 형성하면 된다. 그래서, 제 3 개구부(611)의 깊이와 배선(612)의 막두께가 대략 같아지도록 형성된다(도 9c).
이상과 같이 절연막에 개구부를 형성하고 그 내부에 다음 층을 형성하는 공정을 반복함으로써, 최상층의 절연막의 표면을 CMP법 연마처리에 의한 평탄화나 SOG막의 형성에 의한 평탄화 등의 방법을 사용하지 않고서 평탄화할 수 있다.
이때, 수소화 등의 가열처리에 관해서는 특별히 한정되지 않으며, 실시자가 적절히 행하면 된다.
따라서, 본 발명은 TFT의 형상에 상관없이 적용하는 것이 가능하다. 따라서, CMP법에 의한 연마처리나 SOG막의 형성에 의한 평탄화처리를 하지 않고서 표면이 평탄화된 반도체장치를 형성할 수 있다.
(실시예 4)
본 발명은, 액정표시장치 뿐만 아니라, 전극 사이에 발광성재료를 끼운 소자를 갖는 발광장치에도 적용할 수 있다. 그 예를 도 10에 나타낸다.
도 10은 액티브 매트릭스 구동방식의 발광장치의 구조를 나타낸 일례이다. 도 10에 나타낸 구동회로부(650)의 n 채널형 TFT(652)와 p 채널형 TFT(653) 및 화소부(651)의 스위칭용 TFT(654)와 전류제어용 TFT(655)는, 실시예 2와 마찬가지로 본 발명을 적용하여 제작된다. 본 실시예에서는, 게이트전극의 도전층은 2중층(double-layered)의 막으로 형성된다.
게이트전극(608∼611)의 상층에는, 질화실리콘, 산화질화실리콘으로 이루어진 제 1 층간절연막(618)이 형성되어 있다. 이어서, 제 2 층간절연막(619)이 형성된다. 이 제 2 층간절연막(619)은, 아크릴 등의 유기수지막이 상기 제 1 층간절연막(618)과 같은 재료로 이루어진 무기 절연막 상에 형성된 구조 내에 있다.
제 2 층간절연막(619) 상에는, 질화실리콘 등의 무기절연재료로 이루어진 제 3 층간절연막(620)을 형성하고 있다. 제 2 층간절연막을 형성하는 유기수지재료는 흡습성이 있어, H2O를 흡장하는 성질을 갖고 있다. 그 H2O가 재방출되면 유기 화합물에 산소를 공급하여, 유기발광소자를 열화시키는 원인이 되기 때문에, H2O의 흡장 및 재방출을 막기 위해서, 제 2 층간절연막(619) 위에 질화실리콘 또는 산화질화실리콘으로 이루어진 제 3 층간절연막(620)을 형성한다. 이 제 1 층간절연막(619)으로 TFT 내로 H2O가 침투하는 것을 막는다.
이어서, 제 3 층간절연막(620) 상에, ITO(산화인듐주석) 등의 투명 도전성 재료로 형성되는 양극(621)을 형성하고, 이어서, 제 3 층간절연막(620)에 개구부를 형성하여, 개구부의 저면에, 반도체층에 이르는 콘택홀을 형성하고, 각 TFT을 전기적으로 접속하는 배선(612∼617)을 형성한다.
이어서, 배선(612∼617) 및 양극(621)을 덮는 절연막으로서 질화실리콘막을 스퍼터링법에 의해 형성한다. 그 후, 유기발광소자(625)를 형성하는 영역의 질화실리콘막을 제거하여, 뱅크(622)를 형성한다. 이어서, 정공주입층, 정공수송층, 발광층 등을 갖는 유기 화합물층(623), MgAg나 LiF 등의 알칼리 금속 또는 알칼리 토류 금속 등의 재료를 사용하여 형성하는 음극(624)으로 이루어지고 있다. 이때, 유기 화합물층(623)의 상세한 구조는 임의로 한다.
음극(624)은, 일함수가 작은 마그네슘(Mg), 리튬(Li) 또는 칼슘(Ca)을 포함 한 재료를 사용한다. 바람직하게는, MgAg(Mg:Ag=10:1로 혼합한 재료)로 이루어진 전극을 사용하면 된다. 그 외에도 MgAgAl 전극, LiAl 전극, 또한 LiFAl 전극을 들 수 있다. 더구나, 그것의 상층에는, 질화실리콘 또는, DLC 막으로 제 4 층간절연막(626)을 형성한다. 이 제 4 층간절연막(626)의 두께는 2∼30nm, 바람직하게는 5∼10nm의 두께로 형성한다. DLC 막은 플라즈마 CVD법으로 형성가능하며, 100℃ 이하의 온도로 형성할 수 있다. DLC 막의 내부응력은, 산소와 질소를 미량으로 혼입시키는 것으로 완화하는 것이 가능하며, 보호막으로서 사용하는 것이 가능하다. 그리고, DLC 막은 산소를 비롯하여, CO, CO2, H2O 등의 가스 장벽성이 높은 것이 알려져 있다. 제 4 층간절연막(626)은, 음극(624)을 형성한 후, 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 음극(624)과 유기 화합물층(623)의 계면상태는 유기발광소자의 발광효율에 크게 영향을 주기 때문이다.
구동회로부(650)는, n 채널형 TFT(652) 및 p 채널형 TFT(653)를 갖고, 배선(612, 613)이 접속되어 있다. 이들 TFT를 사용하여 시프트 레지스터나 래치회로, 버퍼회로 등을 형성한다.
화소부(651)에서는, 데이터배선(614)이 스위칭용 TFT(654)의 소스측에 접속되고, 드레인측의 배선(615)은 전류제어용 TFT(655)의 게이트전극(611)과 접속하고 있다. 또한, 전류제어용 TFT(655)의 소스측은 전원공급배선(617)과 접속하고, 드레인측의 전극(616)이 양극(621)과 접속하고 있다.
도 10에서는 스위칭용 TFT(654)를 멀티게이트 구조로 하고, 전류제어용 TFT(655)에는 게이트전극과 중첩된 저농도 드레인(LDD)을 설치하고 있다. 다결정실리콘을 사용한 TFT는 높은 동작속도를 나타내기 때문에, 핫 캐리어 주입 등의 열화도 발생하기 쉽다. 그 때문에, 화소 내에서 기능에 따라서 구조가 다른 TFT(오프전류가 충분히 낮은 스위칭용 TFT와, 핫 캐리어 주입에 강한 전류제어용 TFT)를 형성하는 것은, 높은 신뢰성을 갖고, 또한, 양호한 화상표시가 가능한 (동작성능이 높은) 표시장치를 제작하는 데에 있어서 대단히 유효하다.
도 10에 나타낸 것처럼, TFT(654, 655)를 형성하는 반도체층의 하층측(기판(601)측)에는, 하지 절연막(602)이 형성되어 있다. 그 반대의 상층측에는 제 1 층간절연막(618)이 형성되어 있다. 한편, 유기발광소자(625)의 하층측에는 제 3 층간절연막(620)이 형성되어 있다. 음극(624) 상에는 제 4 층간절연막(626)으로서 DLC막이 형성되어 있다. TFT(654, 655)에게 아주 해로운 나트륨 등의 알칼리 금속은, 오염원으로서 기판(601)과 유기발광소자(625)를 생각할 수 있지만, 하지 절연막(602)과 제 1 층간절연막(618)으로 둘러싸는 것에 의해 차단되어 있다. 한편, 유기발광소자(625)에 산소와 H2O가 가장 해롭기 때문에, 그것을 차단하기 위해 제 3 층간절연막(620) 및 제 4 층간절연막(626)이 형성되어 있다. 제 3 층간절연막(620) 및 제 4 층간절연막(626)은, 유기발광소자(625)가 갖는 알칼리금속을 차단하는 기능을 갖는다.
도 10에 나타낸 구조의 유기발광장치에 있어서, 효율적인 제작방법의 일례는, ITO로 대표되는 투명도전막으로 이루어진 양극(621)을 스퍼터링법에 의해 연속 적으로 형성하는 공정을 채용할 수 있다. 유기절연막으로 이루어진 제 2 층간절연막(619)의 표면에 현저한 손상을 주지 않고, 치밀한 질화실리콘막 또는 산화질화실리콘막을 형성하기 위해서는 스퍼터링법이 적합하다.
이상과 같이, 본 발명을 적용하여 형성된 TFT와 유기발광장치를 조합하여 화소부를 형성하여, 발광장치를 완성시킬 수 있다. 이러한 발광장치는 TFT를 사용하여 구동회로를 동일 기판 상에 형성할 수도 있다.
(실시예 5)
본 실시예 5에서는, 실시예 1∼4에 기재된 발명의 배선부 형성의 다른 일례에 관해서 도 11a∼도 13g를 참조하여 설명한다. 이때, 도 13a 내지 도 13g에서는, 실시예 2의 TFT 제작공정을 사용하여 본 실시예를 설명하고 있지만, 이것으로 한정되는 것은 아니며 실시 형태나 실시예 1∼3의 어느 것을 적용하는 것도 가능하다. 또한, 도 13a 내지 도 13g의 TFT 제작방법은 실시예 2에 따르면 되기 때문에 설명은 생략한다.
상기 실시예 3에 의하면, 절연막에 개구부를 형성하고, 개구부 내부에 반도체층 또는 전극을 형성하여, 도 13a∼도 13f에 나타낸 것처럼 표면이 평탄화된 반도체장치를 형성한다. 이어서, 제 1 층간절연막(800, 900)을 형성하여, 제 1 개구부(801, 901)를 형성한다. 이어서, 배선(802, 803, 902, 903)을 형성한다. 이때, 배선(802, 902)은 제 1 개구부(801, 901) 내부에 형성하지만, 배선(803, 903)에 관해서는, 도 11a 또는 도 12a에 나타낸 것처럼 적어도 일부가 개구부(801)로부터 돌출하도록 형성한다.
이어서, 제 1 층간절연막(800, 900)과 배선(802, 803, 902, 903)을 덮는 제 2 층간절연막(804, 904)을 형성한다. 제 2 층간절연막(804, 904)의 표면은, 도 11a 또는 도 12a의 원으로 둘러싼 영역으로 도시된 것처럼, 배선(803, 904)의 영향을 받아 볼록 형상이 된다.
이어서, 제 2 층간절연막(804, 904)에 제 2 개구부(805, 905)를 형성한다(도 11b, 도 12b). 제 2 층간절연막(804, 904)을 식각하여 제 2 개구부(805, 905)를 형성하더라도, 제 2 개구부(805, 905)의 내측에는, 배선(803, 903)의 영향으로 생긴 볼록부(806, 906)가 남아 있다.
이어서, 제 2 개구부(805, 905) 내부에 남은 볼록부(806, 906)의 제거 및 배선(803, 903)에 이르는 콘택홀을 형성하기 위해 마스크(807, 907)를 사용하여 식각을 행한다. 우선, 습식식각에 의해, 볼록부(806, 906)의 두께 상당의 식각이 행하여진다. 습식식각은 등방성 식각으로, 깊이 방향의 식각과 같은 속도로, 기판과 평행한 방향(횡방향)의 식각도 행해진다. 이 습식식각처리에 의해 볼록부(806, 906)가 제거된다. 이어서, 마스크(807, 907)를 그대로 하여, 이방성 건식식각을 행한다. 이 건식식각에 의해, 마스크(807, 907)의 개구부와 같은 지름의 콘택홀을 형성할 수 있다. 이상에 의해, 도 11c 또는 도 12c의 808 및 908로 나타낸 영역이 식각처리에 의해 제거되어, 콘택홀을 형성할 수 있다.
이어서, 제 2 개구부(805, 905) 상에 도전층을 형성하고, 제 2 개구부(805, 905) 상에 있어서, 그 도전층에 마스크를 형성하여 불필요한 영역을 식각에 의해 제거하여, 화소전극(809, 909)을 형성한다.
배선(803, 903)이 제 1 개구부(801, 901)로부터 적어도 일부가 돌출하도록 형성됨으로써, 제 2 층간절연막(804, 904)에 형성된 콘택홀의 깊이를 상기 돌출된 배선의 막두께분 만큼 얕게 할 수 있기 때문에, 콘택홀의 종횡비를 감소할 수 있으므로, 콘택홀을 형성하는 공정을 간편하게 할 수 있다. 더구나, CMP법에 의한 연마처리나 SOG막 형성에 의한 평탄화처리를 하지 않고서 표면이 평탄화된 반도체막을 형성할 수 있다(도 11d, 도 12d, 도 13g).
통상, 층간절연막의 막두께는, 예를 들면 게이트전극과 층간절연막으로 생긴 기생용량을 저감하기 위해, 막두께를 두껍게 형성한다. 그러나, 층간절연막의 막두께를 두껍게 함으로써, 예를 들면, 도통을 하기 위한 콘택홀의 형성에 시간이 걸려 버린다. 또한, 형성된 콘택홀은, 종횡비가 크기 때문에, 배선을 형성할 때에 사용되는 스퍼터링 형성 등으로는, 커버리지가 나쁘고, 콘택홀 상부에서 차양(eave)이 형성되어 버려, 콘택홀 저면까지 배선이 형성되지 않아 단선이 일어나 버린다고 하는 문제도 있다.
그러나, 본 실시예와 같이 개구부 내부 및 외부에 연속적으로 형성하여 배선을 형성하는 본 발명을 적용하면, 다마신(damascene) 공정과 같은 매립 배선이 아니기 때문에, 콘택홀을 형성하는 영역만 층간절연막의 막두께를 얇게 할 수 있어, 종횡비가 작은 콘택홀을 형성하는 것이 가능하다. 더구나, CMP법에 의한 연마처리나 SOG 막의 막형성에 의한 평탄화를 사용하지 않더라도 평탄화할 수 있다.
본 실시예는, 실시 형태 및 실시예 1∼4와 조합하여 적용하는 것이 가능하다.
(실시예 6)
본 발명을 실시하여 형성된 CMOS 회로와 화소부는, 액티브 매트릭스형 액정표시장치에 사용할 수 있다. 즉, 그들 액정표시장치를 표시부에 조합한 전기기구 모두에 본 발명을 실시할 수 있다.
그러한 전기기구로서는, 비디오카메라, 디지털 카메라, 프로젝터(리어형 또는 프론트형), 헤드 마운트 디스플레이(고글형 디스플레이), 퍼스널컴퓨터, 휴대정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 그들의 일례를 도 14, 도 15 및 도 16에 나타낸다.
도 14a는 퍼스널컴퓨터로서, 본체(2001), 화상입력부(2002), 표시부(2003), 키보드(2004) 등을 포함한다. 도 14b는 비디오카메라로서, 본체(2101), 표시부(2102), 음성입력부(2103), 조작스위치(2104), 배터리(2105), 화상 수신부(2106) 등을 포함한다. 도 14c는 모바일 컴퓨터로서, 본체(2201), 카메라부(2202), 화상 수신부(2203), 조작스위치(2204), 표시부(2205) 등을 포함한다. 이들 전기기구의 표시부에 사용되는 표시장치는, 평면형의 표시장치의 일례이다. 표시장치가 구동회로 일체형인 경우, 화소부와 구동회로의 집적도가 다르다. 따라서, 본 발명을 적용하면, CMP법에 의한 연마처리나 SOG 막의 형성에 의한 평탄화를 하지 않고서, 그것의 표면을 평탄화할 수 있다.
도 14d는 고글형 디스플레이로서, 본체(2301), 표시부(2302), 아암부(2303) 등을 포함한다. 고글형 디스플레이의 표시부(2302)에 사용되는 표시장치는, 곡면 형태의 표시장치의 일례이다. 도 14e는 프로그램을 기록한 기록매체(이하, 기록매 체로 부른다)를 사용하는 재생장치로서, 본체(2401), 표시부(2402), 스피커부(2403), 기록매체(2404), 조작스위치(2405) 등을 포함한다. 또, 이 재생장치는 기록매체로서 DVD(Digital Versatile Disc), CD 등을 사용하여, 음악감상이나 영화감상이나 게임이나 인터넷을 행할 수 있다. 도 14f는 디지털 카메라로서, 본체(2501), 표시부(2502), 접안부(2503), 조작스위치(2504), 화상 수신부(도시하지 않는다) 등을 포함한다. 재생장치의 표시부(2402) 및 디지털 카메라의 표시부(2502)에 사용하는 표시장치는, 평면형의 표시장치의 일례이다. 따라서, 본 발명을 적용하면, CMP법에 의한 연마처리나 SOG 막의 형성에 의한 평탄화를 하지 않고서 그 표면을 평탄화할 수 있고, 미세가공이 가능해지기 때문에, 보다 고선명이고 고휘도의 표시가 가능하게 된다.
도 15a는 프론트형 프로젝터로서, 투사장치(2601), 스크린(2602) 등을 포함한다.
도 15b는 리어형 프로젝터로서, 본체(2701), 투사장치(2702), 미러(2703), 스크린(2704) 등을 포함한다.
이때, 도 15c는 도 15a 및 도 15b에서 투사장치(2601, 2702) 구조의 일례를 나타낸 도면이다. 투사장치(2601, 2702)는, 광원 광학계(2801), 미러(2802, 2804∼2806), 다이크로익(dichroic) 미러(2803), 프리즘(2807), 액정표시장치(2808), 위상차판(2809), 투사광학계(2810)로 구성된다. 투사광학계(2810)는, 투사렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판식의 예를 나타내었지만, 특별히 한정되지 않고, 예를 들면 단판식이어도 된다. 또한, 도 15c에서 화살표로 나타낸 광로 에 실시자가 적절히, 광학렌즈나, 편광기능을 갖는 필름이나, 위상차를 조절하기 위한 필름 및 IR 필름을 설치하여도 된다.
또한, 도 15d는 도 15c에서 광원 광학계(2801) 구조의 일례를 나타낸 도면이다. 본 실시예에서는, 광원 광학계(2801)는, 반사기(2811), 광원(2812), 렌즈어레이(2813, 2814), 편광변환소자(2815), 시준기(2816)로 구성된다. 이때, 도 15d에 나타낸 광원 광학계는, 일례로서 특별히 한정되지 않는다. 예를 들면, 광원 광학계에 실시자가 적절히, 광학렌즈나, 편광기능을 갖는 필름이나, 위상차를 조절하는 필름, IR 필름 등을 설치하여도 된다.
이때, 도 15a 내지 도 15d에 나타낸 프로젝터에서는, 투과형 전기광학장치를 사용한 경우를 나타내고 있고, 반사형 액정표시장치의 적용예는 도시하지 않고 있다.
도 16a는 휴대전화로서, 표시용 패널(3001)과 조작용 패널(3002)을 나타낸 것이다. 표시용 패널(3001)과 조작용 패널(3002)은, 접속부(3003)에서 서로 접속되어 있다. 접속부(3003)에서, 표시용 패널(3001)의 표시부(3004)가 설치되는 면과 조작용 패널(3002)의 조작키(3006)가 설치되는 면과의 각도 θ는, 임의로 바꿀 수 있다. 또한, 휴대전화는, 음성출력부(3005), 조작키(3006), 전원스위치(3007), 음성입력부(3008)를 갖고 있다. 본 발명은, 휴대전화의 표시부에 사용되는 플라스틱 기판 상에 형성되는 반도체장치에도 적용할 수 있다. 본 발명을 적용함으로써, CMP법에 의한 연마처리나 SOG 막의 형성에 의한 평탄화처리를 하지 않고서 평탄화할 수 있다.
도 16b는 휴대서적(전자서적)으로, 본체(3101), 표시부(3102, 3103), 기억매체(3104), 조작스위치(3105), 안테나(3106) 등을 포함한다.
도 16c는 디스플레이로서, 본체(3201), 지지대(3202), 표시부(3203) 등을 포함한다. 디스플레이와 같이 휘어지기 쉽고, 원래 큰 주름을 갖는 대형 유리기판을 사용하여 제작된 전기기구에도 본 발명의 평탄화는 적용할 수 있다.
이상과 같이, 본 발명의 적용범위는 매우 넓어, 모든 분야의 전기기구에 적용하는 것이 가능하다. 이때, 본 실시예의 전기기구는 상기 실시 형태와 실시예 1∼5를 조합하여 제작된 어떠한 표시장치를 사용하더라도 실현할 수 있다.
(실시예 7)
본 실시예 7에서는, 본 발명을 사용하여 다층 배선의 일례를 도 17a 및 도 17b를 참조하여 설명한다. 그러나, 본 실시예는 도 17a 및 도 17b에서 실시예 2와 5의 TFT의 제작 공정을 사용하여 설명하였지만, 이것으로 한정하지 않고, 상기 실시 형태와 실시예 1∼4에도 적용 가능하다. 도 17a 및 도 17b의 TFT의 제작공정이 상기 실시예 2 뒤에 있으므로, 그 설명을 생략하겠다.
본 실시예 7에서는, 소스영역과 드레인영역의 각 불순물 도핑 농도가 같으므로, 필요한 경우 LDD 구조 또는 GOLD 구조를 사용하여 그 농도를 변경하여도 되고, 그 게이트 수는 하나로 한정하지 않고, 2개 이상이어도 된다. 배선층의 수는, 도 17a 및 도 17b의 예로 한정되지 않고, 그 배선층의 수는 도 17a 및 도 17b의 예 이상 또는 이하이어도 된다.
도 17a에 형성된 TFT는, 개구를 갖는 하지 절연막(701), 그 하지 절연막(701) 내에 설치된 개구부 내에 형성된 반도체막(702), 상기 하지 절연막(701)과 반도체막(702)을 도포하는 게이트 절연막(703), 그 게이트 절연막(703)상에 형성된 개구부를 갖는 제 1 절연막(704), 및 그 제 1 절연막(704)에 설치된 개구부에 형성된 게이트전극(705)을 구비한다. 그 반도체막(702)은, 채널형성영역(706)과 n형 불순물 영역(707, 708)을 구비한다.
기판(700) 상에 하지 절연막(701)을 형성한다. n채널형 TFT의 게이트전극(705)과 제 1 절연막(704)을 도포하는 제 1 층간절연막(709)을 형성한다. 개구부는 제 1 층간절연막(709) 내에 설치되고, 그 개구부의 저부에서 배선(711, 712)은, 상기 불순물 영역(707, 708)과 각각 콘택홀이 접촉하도록 설치된 콘택홀을 통해 형성된다. 그 배선(711)은, 상기 실시예 4에 도시된 방법으로 형성한다. 제 1 층간절연막(709)은 제 2 층간절연막(710)으로 도포되고, 배선을 수용하기 위한 개구부를 그 제 2 층간절연막(710) 내에 형성한다. 그 제 2 층간절연막(710) 내 및 제 2 층간절연막(710)의 표면에 설치된 콘택홀을 통해 배선(711)은, 다른 TFT와 전기적으로 접속한다. 제 2 층간절연막(710)은, 개구부에 의해 제 3 층간절연막(713)으로 도포된다. 또한, 개구부는, 그 제 3 층간절연막(713) 내에 형성되고, 그 개구부 내에 배선을 수용한다. 상층의 배선은 같은 방법으로 일체형(built-in)이 된다.
도 17b는 배선 714 및 715 근처의 확대도이다. 배선 714 및 715는, 배선 717 및 719에 각각 대응한다. 절연막(716)의 개구부 내부와 외부에 형성된 배선들과의 개구부의 상부를 향하여 돌출하는 배선 아래에 형성된 절연막(720)은, 습식식각의 측면 식각을 사용하여 서브 마이크로 미터와 같이 가능한 한 미세하게 형성된다. 따라서, 절연막(716)의 개구의 상부를 향하여 돌출하는 배선 폭은, 미세 가공된 절연막(720)과 배선의 막 두께, 상세하게는 약 1 내지 1.5㎛의 두배의 폭의 합이 된다. 이 상태에서, 도 12b의 도면부호 906에 대응한 공정으로 제거되어 콘택홀을 형성할 경우, 그 콘택홀의 저면은 하부 배선의 헤드가 볼록하게 노출되는 형상으로 형성될 수 있다. 그 배선 아래의 절연막은, 개구부에 남은 섬 형상으로 형성되거나, 서로 인접한 2개의 개구부를 형성하여도 된다.
이때, 콘택홀의 유효 지름은, 도면부호 721로, 초기 콘택홀의 지름보다 그리고 절연막(716)의 개구부로부터 돌출하여 형성된 배선(717)의 볼록부보다 작다. 상술한 것처럼, 콘택홀의 유효지름(721)은, 초기에 만들어진 콘택홀의 지름보다 작게 감소될 수 있다. 이로 인해, 배선(719)의 중첩 마진이 감소하여, 배선의 집적도를 쉽게 향상시킬 수 있다.
콘택홀에 대응한 크기(721)를 갖는 콘택홀을 상기 배선 717과 배선 719가 접속하도록 형성되는 경우와 비교하여, 콘택홀 내의 배선(719)의 막 두께는, 콘택홀의 종횡비가 더 작기 때문에 두꺼워질 수 있다. 따라서, 콘택홀의 단선과 그 콘택홀내의 배선의 막두께를 얇게 하여 생긴 콘택 저항의 증가를 발생시키기 어려워, 상기 콘택홀에 관한 신뢰성을 향상시킨다.
TFT의 집적도는 상술한 구조에 따라 다층 배선으로 이룰 수 있기 때문에, 반도체장치의 기판 상에 TFT가 차지하는 면적은, 상기 실시예들의 TFT를 사용하여 감소시킬 수 있다. 상술한 구조에서는, 일반적으로 요철이 층수가 증가함에 따라 증 가되므로, 단선 등의 결점이 증가하지만, 그 단선 등의 결점은 감소될 수 있고, CMP에 의한 연마나 SOG막에 의한 평탄화 처리를 하지 않고 본 발명을 사용하여 표면을 평탄화할 수 있음으로써 신뢰성을 향상시킬 수 있다.
본 실시예에서는, 개구부를 절연막(716) 내에 형성하여 미세 가공된 절연막(720)을 형성하지만, 이 공정을, 미세 가공된 절연막(720)을 무시하고 절연막(716) 상에 또 다른 절연막(돌출부)을 형성하는 경우 생략하여도 된다. 상기 절연막(그 돌출)의 높이는 설계자가 조정하여도 된다.
도 1은 종래 예시도,
도 2는 본 발명의 실시예를 나타낸 도면,
도 3은 본 발명의 실시예를 나타낸 도면,
도 4는 본 발명의 실시예의 일 예시도,
도 5는 본 발명의 실시예의 일례를 나타낸 도면.
도 6은 본 발명의 실시예의 일 예시도,
도 7은 본 발명의 실시예의 일 예시도,
도 8은 본 발명의 실시예의 일 예시도,
도 9는 본 발명의 일 예시도,
도 10은 본 발명을 적용한 발광장치의 일 예시도,
도 11은 본 발명의 실시예의 일 예시도,
도 12는 본 발명의 실시예의 일 예시도,
도 13은 본 발명의 실시예의 일 예시도,
도 14는 전기기구의 일 예시도,
도 15는 전기기구의 일 예시도,
도 16은 전기기구의 일 예시도,
도 17은 본 발명의 실시예의 일 예시도,
도 18은 본 발명의 실시예의 일 예시도.
*도면의 주요 부분에 대한 부호의 설명*
18 : 제 1 층간절연막 19 : 제 2 층간절연막(A)
20 : 개구부 21a∼21d : 마스크
22a∼22d : 배선 23 : 제 2 층간절연막(B)

Claims (29)

  1. 유리기판과,
    상기 유리기판 위에 형성된 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체층과,
    상기 반도체층의 상기 소스 영역 및 상기 드레인 영역의 적어도 일부와 상기 유리기판 위에 형성되고, 개구부를 갖는 제 1 절연막과,
    상기 개구부 내에 형성된 게이트 전극과,
    상기 제 1 절연막 및 상기 게이트 전극을 덮는 제 2 절연막을 구비한 것을 특징으로 하는 반도체장치.
  2. 개구부를 갖는 절연막과,
    상기 개구부의 저면으로부터 상기 절연막의 개구부 외측의 표면까지 연속적으로 형성된 배선을 구비하고,
    상기 배선의 적어도 일측면이 상기 개구부내에 설치되고,
    상기 배선의 일부가 상기 절연막의 상면에 설치되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 개구부의 깊이 값은 상기 배선의 두께 값과 같은 것을 특징으로 하는 반도체장치.
  4. 개구부를 갖는 제 1 절연막과,
    상기 개구부의 저면으로부터 상기 제 1 절연막의 개구부 외측의 표면까지 연속적으로 형성된 배선과,
    상기 제 1 절연막과 상기 배선을 덮는 제 2 절연막을 구비하고,
    상기 배선의 적어도 일측면이 상기 개구부내에 설치되고,
    상기 배선의 일부가 상기 제 1 절연막의 상면에 설치되고,
    상기 제 2 절연막 내부에서, 상기 배선까지 이르는 콘택홀이 상기 제 1 절연막의 상면에 상기 배선을 형성하는 위치에 형성되고,
    상기 개구부의 깊이 값은 상기 제 1 절연막의 두께 값보다 작은 것을 특징으로 하는 반도체장치.
  5. 제 1 개구부를 갖는 제 1 절연막과,
    상기 제 1 개구부의 저면으로부터 상기 제 1 절연막의 개구부 외측의 표면까지 연속적으로 형성된 배선과,
    상기 제 1 절연막과 상기 배선을 덮고 제 2 개구부를 갖는 제 2 절연막을 구비하고,
    상기 배선의 적어도 일측면이 상기 제 1 개구부내에 설치되고,
    상기 배선의 일부가 상기 제 1 절연막의 상면에 설치되고,
    상기 제 2 개구부의 적어도 일부가 상기 제 1 절연막의 상면에 배선을 형성한 위치의 상부 상에 형성되고, 상기 배선에 이르는 콘택홀이 상기 제 2 개구부의 저면의 위치에 대응하도록 형성된 것을 특징으로 하는 반도체장치.
  6. 제 1 개구부와 상기 제 1 개구부에 인접한 제 2 개구부를 갖는 제 1 절연막과,
    상기 제 1 개구부와 상기 제 2 개구부 사이에 절연막의 표면을 통해 상기 제 1 개구부의 저면으로부터 상기 제 2 개구부의 저면까지 연속적으로 형성된 배선과,
    상기 제 1 절연막 및 상기 배선 위의 제 2 절연막을 구비하고,
    상기 제 2 절연막은 상기 제 1 개구부 및 상기 제 2 개구부까지 연장되어 상기 제 1 절연막의 내측면 및 상기 배선의 측면과 접촉하고,
    상기 배선의 적어도 제 1 측면이 상기 제 1 개구부내에 설치되고,
    상기 제 1 측면에 대향하는 상기 배선의 적어도 제 2 측면이 상기 제 2 개구부내에 설치되고,
    상기 배선의 일부가 상기 제 1 절연막의 상면에 설치되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 1 개구부와 상기 제 1 개구부에 인접한 제 2 개구부를 갖는 제 1 절연막과,
    상기 제 1 개구부와 상기 제 2 개구부 사이에 상기 제 1 절연막의 표면을 통해 상기 제 1 개구부의 저면으로부터 상기 제 2 개구부의 저면까지 연속적으로 형성된 배선과,
    상기 제 1 절연막과 상기 배선을 덮는 제 2 절연막을 구비하고,
    상기 배선의 적어도 제 1 측면이 상기 제 1 개구부내에 설치되고,
    상기 제 1 측면에 대향하는 상기 배선의 적어도 제 2 측면이 상기 제 2 개구부내에 설치되고,
    상기 배선의 일부가 상기 제 1 절연막의 상면에 설치되고,
    상기 제 2 절연막에서, 상기 배선에 이르는 콘택홀이, 상기 제 1 개구부와 상기 제 2 개구부 사이에 상기 제 1 절연막의 표면 상에 배선을 형성한 위치에 형성된 것을 특징으로 하는 반도체장치.
  8. 제 1 개구부와 상기 제 1 개구부에 인접한 제 2 개구부를 갖는 제 1 절연막과,
    상기 제 1 개구부와 상기 제 2 개구부 사이에 상기 제 1 절연막의 표면을 통해 상기 제 1 개구부의 저면으로부터 상기 제 2 개구부의 저면까지 연속적으로 형성된 배선과,
    상기 제 1 절연막과 상기 배선을 덮고 제 3 개구부를 갖는 제 2 절연막을 구비하고,
    상기 제 3 개구부의 적어도 일부가 상기 제 1 개구부와 상기 제 2 개구부 사이에 상기 제 1 절연막의 표면 상에 배선을 형성한 위치의 상부 상에 형성되고, 상기 배선에 이르는 콘택홀이 상기 제 2 개구부의 저면의 위치에 대응하도록 형성된 것을 특징으로 하는 반도체장치.
  9. 개구부 내측에 섬 형상으로 잔존하는 제 1 절연막으로 형성된 개구부를 갖는 제 1 절연막과,
    상기 개구부 내측과 상기 섬 형상으로 잔존하는 상기 제 1 절연막의 상부 상에 연속적으로 형성된 배선과,
    상기 제 1 절연막 및 상기 배선 위의 제 2 절연막을 구비하고,
    상기 제 2 절연막은 상기 개구부까지 연장되어 상기 제 1 절연막의 내측면 및 상기 배선의 측면과 접촉하는 것을 특징으로 하는 반도체장치.
  10. 개구부 내측에 섬 형상으로 잔존하는 제 1 절연막으로 형성된 개구부를 갖는 제 1 절연막과,
    상기 개구부 내측과 상기 섬 형상으로 잔존하는 상기 제 1 절연막의 상부 상에 연속적으로 형성된 배선과,
    상기 제 1 절연막과 상기 배선을 덮는 제 2 절연막을 포함하고,
    상기 제 2 절연막에서, 상기 배선에 이르는 콘택홀이 섬 형상으로 잔존하는 상기 제 1 절연막을 형성한 위치에 형성된 것을 특징으로 하는 반도체장치.
  11. 제4항, 제9항, 제10항 중 어느 한 항에 있어서,
    상기 개구부의 깊이 값은 상기 배선의 두께 값과 같은 것을 특징으로 하는 반도체장치.
  12. 개구부 내측에 섬 형상으로 잔존하는 제 1 절연막으로 형성된 제 1 개구부를 갖는 제 1 절연막과,
    상기 제 1 개구부 내측과 상기 섬 형상으로 잔존하는 상기 제 1 절연막의 상 부 상에 연속적으로 형성된 배선과,
    상기 제 1 절연막과 상기 배선을 덮고 제 2 개구부를 갖는 제 2 절연막을 포함하고,
    상기 제 2 개구부의 적어도 일부가 상기 제 1 개구부와 상기 제 2 개구부 사이에 상기 제 1 절연막의 표면 상에 배선을 형성한 위치의 상부 상에 형성되고, 상기 배선에 이르는 콘택홀이 상기 제 2 개구부의 저면의 위치에 대응한 위치에 형성된 것을 특징으로 하는 반도체장치.
  13. 제5항 또는 제12항에 있어서,
    상기 제 1 개구부의 깊이 값은 상기 배선의 두께 값과 같은 것을 특징으로 하는 반도체장치.
  14. 제6항, 제7항, 제8항 또는 제12항 중 어느 한 항에 있어서,
    상기 제 1 개구부의 깊이 값, 상기 제 2 개구부의 깊이 값, 및 상기 배선의 두께 값은 같은 것을 특징으로 하는 반도체장치.
  15. 제1항, 제2항, 제4항, 제5항, 제6항, 제7항, 제8항, 제9항, 제10항 또는 제12항 중 어느 한 항에 있어서,
    상기 반도체장치는, 퍼스널컴퓨터, 비디오 카메라, 모바일 컴퓨터, 고글형 디스플레이, 기록매체, 프론트형 프로젝터, 리어형 프로젝터, 휴대전화 및 디스플레이로 이루어진 전자장치에 탑재되는 것을 특징으로 하는 반도체장치.
  16. 절연 표면 위에 제 1 불순물 영역 및 제 2 불순물 영역을 포함하는 반도체막과,
    상기 반도체막에 인접한 게이트 절연막과,
    상기 게이트 절연막에 인접한 게이트 전극과,
    상기 반도체막 위의 제 1 절연막(704)과,
    상기 제 1 절연막 위에 제 1 개구부(오른쪽) 및 제 2 개구부(왼쪽)를 갖는 제 2 절연막으로서, 상기 제 1 개구부 내부에 상기 제 2 절연막으로 이루어진 제 1 돌출부가 설치되어 있는 상기 제 2 절연막(709)과,
    상기 제 1 개구부 내에 형성되고, 상기 제 1 돌출부를 덮으며, 상기 제 1 불순물 영역(708)에 전기적으로 접속된 제 1 배선(712;오른쪽)과,
    상기 제 2 개구부 내에 형성되고, 상기 제 2 불순물 영역(707)에 전기적으로 접속된 제 2 배선(712;왼쪽)을 구비한 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서,
    상기 제 1 배선 및 상기 제 2 배선 위에 제 3 개구부 및 제 4 개구부를 갖는 제 3 절연막과,
    상기 제 3 개구부 내에 형성된 제 3 배선과,
    상기 제 4 개구부 내에 형성된 제 4 배선을 더 구비하고,
    상기 제 3 배선은 콘택홀을 통해서 상기 제 1 배선에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서,
    상기 제 3 배선 및 상기 제 4 배선 위에 형성되고, 제 5 개구부 및 상기 제 5 개구부 내의 상기 제 4 절연막으로 이루어진 제 2 돌출부와, 제 6 개구부 및 상기 제 6 개구부 내의 상기 제 4 절연막으로 이루어진 제 3 돌출부를 갖는 제 4 절연막과,
    상기 제 5 개구부 내에 형성되고, 상기 제 2 돌출부를 덮는 제 5 배선과,
    상기 제 6 개구부 내에 형성되고, 상기 제 3 돌출부를 덮으며, 콘택홀을 통해서 상기 제4 배선에 전기적으로 접속되는 제 6 배선을 더 구비한 것을 특징으로 하는 반도체장치.
  19. 제18항에 있어서,
    제 7 개구부와, 상기 제 5 배선 및 상기 제 6 배선 위에 형성된 제 8 개구부를 갖는 제 5 절연막과,
    상기 제 7 개구부 내에 형성된 제 7 배선과,
    상기 제 8 개구부 내에 형성된 제 8 배선을 더 구비하고,
    상기 제 7 배선은 콘택홀을 통해서 상기 제 5 배선에 전기적으로 접속되고,
    상기 제 8 배선은 콘택홀을 통해서 상기 제 6 배선에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.
  20. 제16항에 있어서,
    상기 제 1 배선의 상면이 상기 제 1 절연막의 상면과 같은 높이인 것을 특징으로 하는 반도체장치.
  21. 제17항에 있어서,
    상기 제 3 개구부의 깊이 값, 상기 제 4 개구부의 깊이 값, 상기 제 3 배선의 두께 값, 및 상기 제 4 배선의 두께 값은 같은 것을 특징으로 하는 반도체장치.
  22. 제16항에 있어서,
    상기 제 1 돌출부는 상기 제 1 절연막으로부터 연장되는 것을 특징으로 하는 반도체장치.
  23. 개구부와 상기 개구부 내의 돌출부를 갖는 제 1 절연막과,
    상기 개구부 내에 형성되고, 상기 돌출부를 덮는 제 1 배선과,
    상기 제 1 절연막 및 상기 배선 위에 형성되고, 콘택홀을 갖는 제 2 절연막과,
    상기 제 2 절연막 위에 형성되고, 상기 콘택홀을 통해서 상기 제 1 배선에 전기적으로 접속되는 제 2 배선을 구비한 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서,
    상기 제 2 배선은 상기 제 1 배선의 상면과 직접 접촉하고, 상기 상면은 상기 돌출부 위에 위치된 것을 특징으로 하는 반도체장치.
  25. 제23항에 있어서,
    상기 개구부의 깊이는 상기 제 1 배선의 두께와 같은 것을 특징으로 하는 반도체장치.
  26. 제 1 개구부와 상기 제 1 개구부 내의 돌출부를 갖는 제 1 절연막과,
    상기 제 1 개구부 내에 형성되고, 상기 돌출부를 덮은 제 1 배선과,
    상기 제 1 절연막 및 상기 제 1 배선 위에 형성되고, 제 2 개구부와 상기 제 2 개구부 내의 콘택홀을 갖는 제 2 절연막과,
    상기 제 2 개구부 내에 형성되고, 상기 콘택홀을 통해서 상기 제 1 배선에 전기적으로 접속되는 제 2 배선을 구비한 것을 특징으로 하는 반도체장치.
  27. 제26항에 있어서,
    상기 제 2 배선은 상기 제 1 배선의 상면과 직접 접촉하고, 상기 상면은 상기 돌출부 위에 위치된 것을 특징으로 하는 반도체장치.
  28. 제26항에 있어서,
    상기 제 1 개구부의 깊이는 상기 제 1 배선의 두께와 같은 것을 특징으로 하는 반도체장치.
  29. 제18항에 있어서,
    상기 제 5 개구부의 깊이 값, 상기 제 6 개구부의 깊이 값, 상기 제 5 배선의 두께 값, 및 상기 제 6 배선의 두께 값은 같은 것을 특징으로 하는 반도체장치.
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