JP2018182223A - 半導体装置およびその製造方法 - Google Patents

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Shinichi Uchida
慎一 内田
康▲隆▼ 中柴
Yasutaka Nakashiba
康▲隆▼ 中柴
飯田　哲也
Tetsuya Iida
哲也 飯田
愼一 桑原
Shinichi Kuwabara
愼一 桑原
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Abstract

【課題】製造工程の複雑化を招くことなく、トランスの絶縁耐圧の向上を図る。【解決手段】半導体装置の製造方法は、層間絶縁膜ＩＬ４上に形成された導体膜をパターニングして、互いに同層のコイルＣＬ１ｂと導体パターンＣＰを形成した後、コイルＣＬ１ｂと導体パターンＣＰとをマスクとして層間絶縁膜ＩＬ４の一部をエッチングすることにより、層間絶縁膜ＩＬ４の表面に凹凸形状ＵＳを形成する工程を含む。【選択図】図９

Description

本発明は、半導体装置およびその製造技術に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送を可能とする半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１４−２２６００号公報（特許文献１）には、絶縁領域を含むアイソレータ全体の占有面積を増加することなく、沿面絶縁耐圧を向上することができる技術が記載されている。具体的に、特許文献１には、互いに積層された絶縁層間に凹凸形状を形成することにより、沿面距離を長くして、沿面絶縁耐圧を向上する技術が記載されている。
特開２０１４−２２６００号公報
例えば、誘導結合した一対のインダクタを利用して電気的非接触の信号伝送を可能とするトランス（マイクロアイソレータ）がある。このトランスによれば、電気的非接触の状態での信号伝送が可能となるため、一方の回路からの電気的ノイズが他方の回路に悪影響を及ぼすことを抑制できる利点が得られる。そして、このように構成されているトランスでは、互いに大きく電位の異なる回路間での電気的非接触の信号伝送も可能となるように、絶縁耐圧の向上が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、層間絶縁膜上に形成された導体膜をパターニングして、互いに同層のインダクタと導体パターンを形成した後、インダクタと導体パターンとをマスクとして層間絶縁膜の一部をエッチングすることにより、層間絶縁膜の表面に凹凸形状を形成する工程を含む。
一実施の形態によれば、製造工程の複雑化を招くことなく、トランスの絶縁耐圧の向上を図ることができる。
負荷を駆動する駆動制御部の構成例を示す図である。 信号の伝送例を示す説明図である。 関連技術において、トランスを形成した半導体チップの模式的な構造を示す断面図である。 実施の形態１における半導体チップの模式的なデバイス構造を示す断面図である。 図４に示す半導体チップの領域の一部を拡大して示す図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 変形例における半導体チップの模式的な構造を示す断面図である。 変形例における半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 実施の形態２において、互いに同層で形成されたコイルと導体パターンとの平面レイアウトを示す模式図である。 実施の形態２の変形例１における平面レイアウトを示す模式図である。 実施の形態２の変形例２における平面レイアウトを示す模式図である。 負荷を駆動する駆動制御部の構成例を示す図である。 実施の形態３における半導体装置の模式的な構成を示す断面図である。 変形例における半導体装置の模式的な構成を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜回路構成＞
図１は、モータなどの負荷を駆動する駆動制御部の構成例を示す図である。図１に示すように、本実施の形態１における駆動制御部は、制御回路ＣＣと、トランスＴＲ１と、トランスＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷ＬＯＤと電気的に接続されている。特に、図１に示すように、本実施の形態１においては、制御回路ＣＣとトランスＴＲ１とトランスＴＲ２とが半導体チップＣＨＰ１に形成され、かつ、駆動回路ＤＲが半導体チップＣＨＰ２に形成されている。
具体的に、図１に示すように、半導体チップＣＨＰ１には、例えば、制御回路ＣＣが形成され、かつ、送信回路ＴＸ１と受信回路ＲＸ１が形成されているとともに、受信回路ＲＸ２と送信回路ＴＸ２とが形成されている。一方、図１に示すように、半導体チップＣＨＰ２には、駆動回路ＤＲが形成されている。
送信回路ＴＸ１と受信回路ＲＸ１とは、制御回路ＣＣから出力される制御信号を駆動回路ＤＲに伝達するための回路である。一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲから出力される信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する回路であり、駆動回路ＤＲは、制御回路ＣＣからの制御に基づいて、負荷ＬＯＤを制御するインバータＩＮＶを動作させる回路である。
送信回路ＴＸ１、ＴＸ２と受信回路ＲＸ１、ＲＸ２とを含む半導体チップＣＨＰ１内の回路には、電源電位ＶＣＣ１が供給され、接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、接地電位ＧＮＤ２により接地される。このとき、例えば、半導体チップＣＨＰ１に供給される電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さくなっている。言い換えれば、インバータＩＮＶに供給される電源電位ＶＣＣ２は、半導体チップＣＨＰ１に供給される電源電位ＶＣＣ１よりも大きくなっている。
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスＴＲ１が介在している。これにより、本実施の形態１では、送信回路ＴＸ１から受信回路ＲＸ１に、トランスＴＲ１を介して信号を伝達することができる。この結果、半導体チップＣＨＰ２に形成されている駆動回路ＤＲは、トランスＴＲ１を介して、半導体チップＣＨＰ１に形成された制御回路ＣＣから出力された制御信号を受信することができる。
このように、本実施の形態１では、誘導結合を利用して電気的に絶縁したトランスＴＲ１によって、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができるので、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御信号を伝達することができる。このことから、本実施の形態１によれば、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
本実施の形態１において、トランスＴＲ１を構成するコイルＣＬ１ａとコイルＣＬ１ｂとは、ともに、半導体チップＣＨＰ１に形成されている。すなわち、トランスＴＲ１は、半導体チップＣＨＰ１に形成されたコイルＣＬ１ａとコイルＣＬ１ｂとにより形成されることになる。コイルＣＬ１ａとコイルＣＬ１ｂとは、それぞれインダクタとして機能し、トランスＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能することになる。
同様に、送信回路ＴＸ２と受信回路ＲＸ２との間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスＴＲ２が介在している。これにより、本実施の形態１では、送信回路ＴＸ２から受信回路ＲＸ２に、トランスＴＲ２を介して信号を伝達することができる。この結果、半導体チップＣＨＰ１に形成されている制御回路ＣＣは、トランスＴＲ２を介して、半導体チップＣＨＰ２に形成された駆動回路ＤＲから出力された信号を受信することができる。
このように、本実施の形態１では、誘導結合を利用して電気的に絶縁したトランスＴＲ２によって、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができるので、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、信号を伝達することができる。このことから、本実施の形態１によれば、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
トランスＴＲ１は、半導体チップＣＨＰ１に形成されたコイルＣＬ１ａとコイルＣＬ１ｂとにより形成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。このとき、コイルＣＬ１ａが一次コイルで、コイルＣＬ１ｂが二次コイルである。このように、本実施の形態１では、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、本実施の形態１においては、送信回路ＴＸ１からトランスＴＲ１のコイルＣＬ１ａに信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することで、送信回路ＴＸ１から出力された制御信号に対応した信号を受信回路ＲＸ１で受信できる。
同様に、トランスＴＲ２は、半導体チップＣＨＰ１に形成されたコイルＣＬ２ａとコイルＣＬ２ｂとにより形成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。このように、本実施の形態１においては、送信回路ＴＸ２からトランスＴＲ２のコイルＣＬ２ｂに信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することで、送信回路ＴＸ２から出力された制御信号に対応した信号を受信回路ＲＸ２で受信できる。
送信回路ＴＸ１からトランスＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間で信号の送受信が行なわれる。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスＴＲ２が介在する。これにより、駆動回路ＤＲは、半導体チップＣＨＰ１から半導体チップＣＨＰ２に送信された信号に応じて、負荷ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、基準電位の電圧レベルが異なっている。すなわち、半導体チップＣＨＰ１では、基準電位が接地電位ＧＮＤ１に固定されている。一方、図１に示すように、半導体チップＣＨＰ２は、インバータＩＮＶと電気的に接続されており、半導体チップＣＨＰ２には、インバータＩＮＶを駆動する駆動回路ＤＲが形成されている。インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を半導体チップＣＨＰ２に形成された駆動回路ＤＲで行なうことにより、インバータＩＮＶによる負荷ＬＯＤの制御が実現される。具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、半導体チップＣＨＰ２に形成されている駆動回路ＤＲによって、ハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、半導体チップＣＨＰ２に形成されている駆動回路ＤＲによって、ローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれることになる。
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれることになる。ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されているわけではないのである。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする制御が行なわれる。したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、電源電位ＶＣＣ２となる。このとき、ハイサイド用ＩＧＢＴのオン／オフ制御は、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれることになる。
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオンしている場合とオフしている場合で変動することになる。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、６００Ｖ）まで変動することになる。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位（６００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲにおいては、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を入力するように構成されていることになる。この結果、半導体チップＣＨＰ２に形成されている駆動回路ＤＲには、６００Ｖの基準電位が入力されることになり、駆動回路ＤＲは、この６００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴのオンするように制御することになる。したがって、半導体チップＣＨＰ２には、６００Ｖ程度の高電位が印加されることになる。このように、本実施の形態１における半導体チップＣＨＰ１には、低電位（数十Ｖ）を取り扱う回路が形成されている一方で、本実施の形態１における半導体チップＣＨＰ２には、高電位（数百Ｖ）を取り扱う回路が形成されていることになる。このことから、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされることになる。
この点に関し、本実施の形態１において、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間での信号の伝達は、トランスＴＲ１とトランスＴＲ２とを介在して行なわれるため、異電位回路間での信号の伝達が可能となる。
上述したように、トランスＴＲ１とトランスＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、トランスＴＲ１を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くしておくことが重要である。同様に、トランスＴＲ２を形成するにあたっても、半導体装置の動作信頼性を向上する観点から、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くしておくことが重要である。
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスＴＲ１のコイルＣＬ１ａ（一次コイル）に送る。この信号ＳＧ２による電流がトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
＜関連技術の説明＞
続いて、トランスのデバイス構造に関する関連技術について説明する。
図３は、関連技術において、トランスを形成した半導体チップＣＨＰ１の模式的な構造を示す断面図である。図３において、関連技術における半導体チップＣＨＰ１は、半導体基板１Ｓを有し、この半導体基板１Ｓ上には、図示しないトランジスタが形成されている。そして、トランジスタが形成された半導体基板１Ｓ上には、コンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１が形成されている。さらに、層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３が形成されている。そして、層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４上には、表面保護膜（パッシベーション膜）ＰＡＳが形成されている。さらに、表面保護膜ＰＡＳ上には、ポリイミド樹脂膜ＰＩＦが形成されている。
次に、図３には、半導体チップＣＨＰ１内の領域Ｒ１と領域Ｒ２と領域Ｒ３とが図示されている。領域Ｒ１には、トランスを構成するコイルＣＬ１ａとコイルＣＬ１ｂとが形成されている。具体的には、図３に示すように、領域Ｒ１のコンタクト層間絶縁膜ＣＩＬ上に形成された配線パターンと、領域Ｒ１の層間絶縁膜ＩＬ１上に形成された配線パターンとをプラグで接続した構造からコイルＣＬ１ａが形成されている。一方、このコイルＣＬ１ａの上方には、図３に示すように、領域Ｒ１の層間絶縁膜ＩＬ４上に形成された配線パターンからなるコイルＣＬ１ｂが形成され、このコイルＣＬ１ｂと同層にパッドＰＤが形成されている。
続いて、図３に示すように、領域Ｒ２には、ポリイミド樹脂膜ＰＩＦの表面から、ポリイミド樹脂膜ＰＩＦと表面保護膜ＰＡＳと層間絶縁膜ＩＬ４とを貫通して、層間絶縁膜ＩＬ３に達する複数の溝ＤＴが形成されている。そして、これらの溝ＤＴの内部には、絶縁材料が埋め込まれている。
そして、図３に示すように、領域Ｒ３には、半導体チップＣＨＰ１の内部への水分の浸入を抑制する防護壁としての機能を有するシールリングＳＲが形成されている。
以上のように構成されている関連技術における半導体チップＣＨＰ１では、以下に示す利点を得ることができる。すなわち、例えば、図１を使用して説明したように、トランスＴＲ１によって、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間である異電位回路間での信号の伝達が行なわれる。このとき、トランスＴＲ１を構成するコイルＣＬ１ａ（一次コイル）とコイルＣＬ１ｂ（二次コイル）とは、低電位を取り扱う半導体チップＣＨＰ１に形成されている。ただし、半導体チップＣＨＰ１に形成されているコイルＣＬ１ｂ（二次コイル）は、パッドＰＤと電気的に接続されており、コイルＣＬ１ｂは、このパッドＰＤを介して半導体チップＣＨＰ２に形成されている駆動回路ＤＲと電気的に接続されている。そして、半導体チップＣＨＰ２に形成されている駆動回路ＤＲには、高電位が印加されることから、この駆動回路ＤＲと電気的に接続されているコイルＣＬ１ｂにも高電位が印加されることになる。このことは、図３に示す半導体チップＣＨＰ１において、高電位が印加されるコイルＣＬ１ｂと、接地電位（０Ｖ）と電気的に接続されているシールリングＳＲとの間に大きな電位差が生じることになる。
ここで、コイルＣＬ１ａには、低電位が印加される一方、コイルＣＬ１ｂには、高電位が印加されることから、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧が問題となることが懸念される。ところが、本発明者が検討したところ、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧が問題として顕在化する前に、例えば、図３において、高電位が印加されるコイルＣＬ１ｂと、接地電位ＧＮＤ１が供給される半導体基板１Ｓと電気的に接続されているシールリングＳＲとの間での絶縁破壊が問題点として顕在化することを見出した。すなわち、本発明者の推測に基づくと、例えば、図３において、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面では、界面に沿ってリーク電流が流れやすい。この結果、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧が問題として顕在化する前に、高電位が印加されるコイルＣＬ１ｂと、接地電位ＧＮＤ１が供給されるシールリングＳＲとの間での絶縁破壊が生じてしまうというものである。
そこで、関連技術においては、図３に示すように、コイルＣＬ１ａとコイルＣＬ１ｂとが形成されている領域Ｒ１と、シールリングＳＲが形成されている領域Ｒ３とに挟まれる領域２に複数の溝ＤＴを形成し、これらの溝ＤＴの内部に絶縁材料を埋め込んでいる。これにより、図３に示すように、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面に凹凸形状が形成される。このことは、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面に沿ったコイルＣＬ１ｂとシールリングＳＲとの距離が大きくなることを意味する。この結果、半導体チップＣＨＰ１のサイズを大きくすることなく、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面に沿ったコイルＣＬ１ｂとシールリングＳＲとの距離が大きくすることができる。この結果、高電位が印加されるコイルＣＬ１ｂと接地電位ＧＮＤ１が印加されるシールリングＳＲとの間の距離が長くなり、これによって、関連技術によれば、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制することができる。
＜関連技術における改善の検討＞
ところが、本発明者が関連技術を検討したところ、関連技術には、改善の余地が存在することが明らかになったので、以下に、この点について説明する。
図３に示すように、関連技術においては、コイルＣＬ１ｂが形成されている領域Ｒ１と、シールリングＳＲが形成されている領域Ｒ３とに挟まれる領域Ｒ２に、絶縁材料を埋め込んだ溝ＤＴを形成している。これにより、関連技術によれば、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面に沿ったコイルＣＬ１ｂとシールリングＳＲとの距離を大きくすることができる。この結果、関連技術によれば、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制することができる利点を得ることができる。
しかしながら、関連技術における半導体装置の製造方法では、溝ＤＴを形成する工程と、溝ＤＴに絶縁材料を埋め込む工程とを新たに追加する必要がある。特に、溝ＤＴを形成する工程では、マスクを使用したフォトリソグラフィ工程とエッチング工程とが必要となり、さらに、溝ＤＴに絶縁材料を埋め込む工程では、絶縁材料を堆積する工程と、ポリイミド膜ＰＩＦの表面から絶縁材料を除去する工程とが必要となる。
このように、関連技術においては、絶縁材料を埋め込んだ溝ＤＴを形成することによって、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制する利点を得ることができる一方、上述したように、新たな製造工程を追加する必要があり、製造工程の複雑化を招くことになる。そして、製造工程の複雑化は、それだけ新たな製造工程が増えることを意味するから、製造歩留りの低下を招くおそれも高くなる。さらには、新たな製造工程を追加するとともに、溝ＤＴを形成するためのマスクも作成する必要があるため、製造コストの上昇を招くことにもなる。
つまり、関連技術においては、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制することができる一方で、製造工程の複雑化に起因する製造歩留りの低下と製造コストの上昇を抑制する観点から、改善の余地が存在するのである。そこで、本実施の形態１では、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制することを実現しながらも、製造歩留りの低下と製造コストの上昇を抑制することができる工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明する。
＜半導体チップの構成＞
図４は、本実施の形態１における半導体チップＣＨＰ１の模式的なデバイス構造を示す断面図である。図４において、本実施の形態１における半導体チップＣＨＰ１は、半導体基板１Ｓを有し、この半導体基板１Ｓ上には、図示しないトランジスタ（例えば、電界効果トランジスタ）が形成されている。そして、トランジスタが形成された半導体基板１Ｓ上には、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬ上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。さらに、層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３が形成されている。そして、層間絶縁膜ＩＬ３上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４上には、例えば、窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳが形成されている。表面保護膜ＰＡＳ上には、ポリイミド樹脂膜ＰＩＦが形成されている。
次に、図４には、半導体チップＣＨＰ１内の領域Ｒ１と領域Ｒ２と領域Ｒ３とが図示されている。領域Ｒ１には、トランスを構成するコイルＣＬ１ａとコイルＣＬ１ｂとが形成されている。具体的には、図４に示すように、領域Ｒ１のコンタクト層間絶縁膜ＣＩＬ上に形成された配線パターンと、領域Ｒ１の層間絶縁膜ＩＬ１上に形成された配線パターンとをプラグで接続した構造からコイルＣＬ１ａが形成されている。一方、このコイルＣＬ１ａの上方には、図４に示すように、領域Ｒ１の層間絶縁膜ＩＬ４上に形成された配線パターンからなるコイルＣＬ１ｂが形成され、このコイルＣＬ１ｂと同層にパッドＰＤが形成されている。このようにして、半導体チップＣＨＰ１の領域Ｒ１には、コイルＣＬ１ａとコイルＣＬ１ｂとが形成されており、このコイルＣＬ１ａとコイルＣＬ１ｂとによって、トランスが構成されることになる。すなわち、半導体チップＣＨＰ１の領域Ｒ１には、誘導結合を利用して異なる電位間の信号伝送を可能とするトランスが形成されている。
続いて、図４に示すように、半導体チップＣＨＰ１の領域Ｒ２における層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの境界領域に凹凸形状ＵＳが形成されている。この凹凸形状は、互いに隣り合う凸部と凹部とから構成されている。そして、図４に示すように、凹凸形状を構成する凸部上には、導体パターンＣＰが形成されている。この導体パターンＣＰは、半導体チップＣＨＰ１の領域Ｒ１に形成されているコイルＣＬ１ｂと同層で形成されている。そして、導体パターンＣＰの電位は、フローティング電位となっている。
次に、図４に示すように、半導体チップＣＨＰ１の領域Ｒ３には、半導体チップＣＨＰ１の内部への水分の浸入を抑制する防護壁としての機能を有するシールリングＳＲが形成されている。このように、トランスを構成するコイルＣＬ１ａ（インダクタ）とコイルＣＬ１ｂ（インダクタ）は、半導体チップＣＨＰ１の領域Ｒ１に形成され、かつ、コイルＣＬ１ｂと同層に配置されている導体パターンは、半導体チップＣＨＰ１の領域Ｒ２に形成されている。すなわち、図４に示すように、断面視において、領域Ｒ２は、半導体チップＣＨＰ１の端部と領域Ｒ１とに挟まれる領域であり、この領域Ｒ２に導体パターンＣＰが形成され。この領域Ｒ２に形成されている導体パターンＣＰは、凹凸形状ＵＳを構成する凸部上に形成されている。さらに詳細に言えば、半導体チップＣＨＰ１は、トランスを構成するコイルＣＬ１ａとコイルＣＬ１ｂとが形成された領域Ｒ１と、導体パターンＣＰが形成された領域Ｒ２と、シールリングＳＲが形成された領域Ｒ３とを有する。そして、図４に示すように、断面視において、領域Ｒ２は、領域Ｒ１と領域Ｒ３で挟まれる領域であり、この領域Ｒ２においては、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの間に凹凸形状ＵＳが形成され、この凹凸形状を構成する凸部上に導体パターンＣＰが形成されている。
以上のように、本実施の形態１における半導体装置は、誘導結合を利用して異なる電位間の信号伝送を可能とする構成要素が形成された半導体チップＣＨＰ１を含む。そして、半導体チップＣＨＰ１は、例えば、図４に示すように、半導体基板１Ｓの上方に形成された層間絶縁膜ＩＬ４と、層間絶縁膜ＩＬ４上に形成された最上層配線層である配線層と、配線層を覆い、かつ、層間絶縁膜ＩＬ４上に形成された層間絶縁膜（表面保護膜ＰＡＳ）と、配線層に形成されたコイルＣＬ１ｂ（インダクタ）と、配線層に形成された導体パターンＣＰとを備える。さらに、図４に示すように、本実施の形態１における半導体チップＣＨＰ１は、最上層配線層の下方に位置する下層配線層を有し、下層配線層には、コイルＣＬ１ｂと誘導結合可能なコイルＣＬ１ａが形成されている。
このとき、図４に示すように、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳ（層間絶縁膜）との間には、凹凸形状ＵＳが形成されている。この凹凸形状は、互いに隣り合う凸部と凹部とを含み、凸部上には、導体パターンＣＰが配置されている。ここで、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳ（層間絶縁膜）とは、互いに異なる種類の膜から構成されている。具体的に、層間絶縁膜ＩＬ４は、酸化シリコン膜から構成されている一方、表面保護膜ＰＡＳは、窒化シリコン膜から構成されている。
続いて、図５は、図４に示す半導体チップＣＨＰ１の領域Ｒ２の一部を拡大して示す図である。図５において、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの間には、互いに隣り合う凸部と凹部とからなる凹凸形状ＵＳが形成されており、凹凸形状ＵＳを構成する凸部上に導体パターンＣＰが形成されている。このとき、図５に示すように、凹凸形状ＵＳを構成する凸部の上面の幅を「ｗ」とし、凹凸形状ＵＳを構成する凹部の底面から凸部の上面までの高さを「ｈ」とする場合、ｗ＜２×ｈの関係が成立する。
＜半導体装置の製造方法＞
本実施の形態１における半導体チップＣＨＰ１を含む半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、半導体製造技術を使用することにより、図６に示す構造を形成する。具体的に、図６に示す構造では、例えば、シリコンからなる半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成され、このコンタクト層間絶縁膜ＣＩＬ上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されている。そして、層間絶縁膜ＩＬ１上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ４が形成されている。そして、領域Ｒ１においては、コイルＣＬ１ａが形成され、かつ、領域Ｒ３には、シールリングＳＲが形成されている。
以上のような図６に示す構造を形成した後、図７に示すように、層間絶縁膜ＩＬ４上に導体膜ＣＦを形成する。導体膜ＣＦは、例えば、アルミニウム膜やアルミニウム合金膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。
次に、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、導体膜ＣＦをパターニングする。導体膜ＣＦのパターニングは、領域Ｒ１にイコイルＣＬ１ｂ（インダクタ）とパッドＰＤとを形成し、かつ、領域Ｒ２に導体パターンＣＰを形成し、かつ、領域Ｒ３にシールリングの最上層を形成するように行なわれる。これにより、層間絶縁膜ＩＬ４上に、コイルＣＬ１ｂとパッドＰＤと導体パターンＣＰとシールリングの最上層とを同層で形成することができる。
続いて、図９に示すように、パターニングされた導体膜ＣＦをハードマスクとして、層間絶縁膜ＩＬ４の一部をエッチングすることにより、層間絶縁膜ＩＬ４の表面に凹凸形状ＵＳを形成する。具体的には、図９に示すように、パターニングされた導体膜ＣＦを構成するコイルＣＬ１ｂとパッドＰＤと導体パターンＣＰとシールリングの最上層とをハードマスクとして、層間絶縁膜ＩＬ４の一部をエッチングする。これにより、領域Ｒ１においては、コイルＣＬ１ｂやパッドＰＤから露出する層間絶縁膜ＩＬ４の表面に溝が形成される。同様に、領域Ｒ２においては、導体パターンＣＰから露出する層間絶縁膜ＩＬ４の表面に溝が形成され、かつ、領域Ｒ３においては、シールリングＳＲの最上層から露出する層間絶縁膜ＩＬ４の表面に溝が形成される。
その後、図１０に示すように、凹凸形状をした層間絶縁膜ＩＬ４上に形成されたコイルＣＬ１ｂとパッドＰＤと導体パターンＣＰとシールリングの最上層とを覆うように、表面保護膜ＰＡＳを形成する。この表面保護膜ＰＡＳは、例えば、窒化シリコン膜から構成され、例えば、ＣＶＤ法（Chemical Vapor Deposition）を使用することにより形成できる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳにパッドＰＤの表面を露出する開口部を形成する。そして、図４に示すように、開口部を形成した表面保護膜ＰＡＳ上に感光性のポリイミド樹脂膜ＰＩＦを形成し、フォトリソグラフィ技術を使用することにより、このポリイミド樹脂膜ＰＩＦに開口部を形成する。これにより、図４に示すように、パッドＰＤの表面は、表面保護膜ＰＡＳに形成された開口部およびポリイミド樹脂膜ＰＩＦに形成された開口部によって、露出する。
その後の工程は、通常の半導体製造技術を使用することにより、本実施の形態１における半導体チップＣＨＰ１を含む半導体装置を製造することができる。
＜実施の形態１における特徴＞
次に、本実施の形態１における特徴点について説明する。まず、本実施の形態１における第１特徴点は、例えば、図４に示すように、トランスを構成するコイルＣＬ１ａとコイルＣＬ１ｂとが形成された半導体チップＣＨＰ１の領域Ｒ１と、シールリングＳＲが形成された半導体チップＣＨＰ１の領域Ｒ３とに挟まれた領域Ｒ２に、凹凸形状ＵＳを形成する点にある。具体的に、本実施の形態１における第１特徴点は、層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの間に凹凸形状ＵＳが形成されている点にある。これにより、例えば、図４に示すように、高電位が印加されるコイルＣＬ１ｂ（二次コイル）と、基準電位（０Ｖ）が印加されるシールリングＳＲとの間の層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面に沿った沿面距離を大きくすることができる。このことは、本実施の形態１における第１特徴点によれば、高電位が印加されるコイルＣＬ１ｂと、基準電位（０Ｖ）が印加されるシールリングＳＲとの間に流れるリーク電流を減少できることを意味し、これによって、コイルＣＬ１ｂとシールリングＳＲとの間の絶縁耐圧を向上できることになる。この結果、本実施の形態１における第１特徴点によれば、半導体装置の信頼性を向上できる。
続いて、本実施の形態１における第２特徴点は、例えば、図４に示すように、半導体チップＣＨＰ１の領域Ｒ２に形成されている凹凸形状ＵＳ上に導体パターンＣＰが形成されている点にある。具体的に、本実施の形態１における第２特徴点は、領域Ｒ２の凹凸形状ＵＳを構成する凸部上に、領域Ｒ１のコイルＣＬ１ｂと同層で形成された導体パターンＣＰが形成されている点にある。これは、本実施の形態１における半導体装置の製造方法に工夫を施した結果、半導体チップＣＨＰ１の最終構造に第２特徴点の構成が反映されたものである。つまり、本実施の形態１における第２特徴点の本質は、本実施の形態１における半導体装置の製造方法での工夫点にある。
具体的に、本実施の形態１における半導体装置の製造方法での工夫点は、例えば、図８〜図９に示すように、互いに同層で形成された導体パターンＣＰとコイルＣＬ１ｂを含むパターニングされた導体膜をハードマスクにして、層間絶縁膜ＩＬ４の一部をエッチングする点にある。この場合、まず、図８に示すように、層間絶縁膜ＩＬ４上に形成された導体膜ＣＦ（図７参照）をパターニングすることにより、領域Ｒ１にコイルＣＬ１ｂを形成すると同時に、領域Ｒ２に導体パターンＣＰを形成する。この場合、領域Ｒ１の層間絶縁膜ＩＬ４上にコイルＣＬ１ｂを形成する工程で、領域Ｒ２の層間絶縁膜ＩＬ４上に導体パターンＣＰを形成していることから、本実施の形態１では、導体パターンＣＰを形成するための新たな工程の追加を行なう必要がない（第１利点）。
そして、本実施の形態１における半導体装置の製造方法では、図９に示すように、上述した導体パターンＣＰをハードマスクにして、領域Ｒ２の層間絶縁膜ＩＬ４の一部をエッチングすることにより、領域Ｒ２の層間絶縁膜ＩＬ４の表面に凹凸形状ＵＳを形成している。この場合も、コイルＣＬ１ｂと同層で形成された導体パターンＣＰを利用して凹凸形状ＵＳを形成していることから、本実施の形態１では、凹凸形状ＵＳを形成するための新たなマスクの追加をする必要がない（第２利点）。
したがって、本実施の形態１における半導体装置の製造方法での工夫点によれば、凹凸形状ＵＳを形成するために、凹凸形状ＵＳを形成するだけのための専用の製造工程を追加する必要がなくなることになる。このことは、本実施の形態１における半導体装置の製造方法によれば、製造工程の複雑化を抑制しながら、層間絶縁膜ＩＬ４の表面に凹凸形状ＵＳを形成できることを意味している。このことから、本実施の形態１によれば、製造工程の複雑化に起因する製造歩留りの低下や製造コストの上昇を招くことを抑制しながら、凹凸形状ＵＳを形成することによってもたらされるコイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制できることになる。つまり、本実施の形態１では、第１特徴点と第２特徴点（製造方法の工夫点の反映）とを組み合わせることによって、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制することを実現しながらも、製造歩留りの低下と製造コストの上昇を抑制することができるという顕著な効果を得ることができる。
次に、本実施の形態１における第３特徴点は、例えば、図５に示すように、凹凸形状ＵＳを構成する凸部の上面の幅を「ｗ」とし、凹凸形状ＵＳを構成する凹部の底面から凸部の上面までの高さを「ｈ」とする場合、ｗ＜２×ｈの関係が成立する点にある。これにより、本実施の形態１における第３特徴点によれば、高電位が印加されるコイルＣＬ１ｂ（二次コイル）と、基準電位（０Ｖ）が印加されるシールリングＳＲとの間の層間絶縁膜ＩＬ４と表面保護膜ＰＡＳとの界面に沿った実質的な沿面距離を大きくすることができる。なぜなら、本実施の形態１では、例えば、図５に示すように、凹凸形状ＵＳを構成する凸部上に導体パターンＣＰが形成されていることから、凸部の上面は、導体パターンＣＰに密着しており、この凸部の上面の幅に相当する距離は、導体パターンによる導通経路となると考えられることから、実質的な沿面距離の増大に寄与しにくくなるからである。つまり、たとえ、層間絶縁膜ＩＬ４の表面に凹凸形状ＵＳを形成したとしても、ｗ＞２×ｈの関係が成立してしまうと、実質的な沿面距離の増大を確保することが困難となる。この点に関し、本実施の形態１における第３特徴点によれば、凹凸形状ＵＳを設けることによって、確実に実質的な沿面距離を増大させることができることから、コイルＣＬ１ｂとシールリングＳＲとの間の絶縁耐圧を向上できやすくなる。このことから、本実施の形態１における第１特徴点と第２特徴点とを組み合わせる場合には、さらに、実質的な沿面距離の増大を確保しやすくする観点から、さらに、本実施の形態１における第３特徴点も採用することが望ましいといえる。
＜変形例＞
続いて、本実施の形態１における変形例について説明する。
＜＜半導体チップの構成＞＞
図１１は、本変形例における半導体チップＣＨＰ１の模式的な構造を示す断面図である。図１１に示すように、本変形例では、層間絶縁膜ＩＬ４の表面保護膜ＰＡＳとの間ではなく、層間絶縁膜ＩＬ３と層間絶縁膜ＩＬ４との間に凹凸形状ＵＳが形成され、かつ、層間絶縁膜ＩＬ４上ではなく、層間絶縁膜ＩＬ３上にコイルＣＬ１ｂと導体パターンＣＰとが同層で形成されている。したがって、本変形例では、実施の形態１とは異なり、コイルＣＬ１ｂと導体パターンＣＰとは、最上層配線層に形成されているのではなく、中間配線層に形成されている。言い換えれば、コイルＣＬ１ｂと導体パターンＣＰとが形成されている配線層の上方には、他の配線層が存在することになる。
ここで、層間絶縁膜ＩＬ３と層間絶縁膜ＩＬ４とは、同じ種類の膜から構成されている。具体的に、層間絶縁膜ＩＬ３は、酸化シリコン膜から構成され、かつ、層間絶縁膜ＩＬ４も、酸化シリコン膜から構成されている。
＜＜半導体装置の製造方法＞＞
本変形例における半導体チップＣＨＰ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、図１２に示すように、半導体基板１Ｓの上方に形成された層間絶縁膜ＩＬ３上に、コイルＣＬ１ｂと導体パターンＣＰとを同層で形成した後、同層で形成されたコイルＣＬ１ｂと導体パターンＣＰとをハードマスクにして、導体パターンＣＰから露出する層間絶縁膜ＩＬ３の一部をエッチングする。これにより、図１２に示すように、層間絶縁膜ＩＬ３の表面に凹凸形状ＵＳを形成することができる。
次に、図１３に示すように、凹凸形状を形成した層間絶縁膜ＩＬ３上に形成された導体パターンＣＰとコイルＣＬ１ｂとを覆うように、層間絶縁膜ＩＬ４を形成する。層間絶縁膜ＩＬ４は、例えば、酸化シリコン膜から構成され、例えば、ＣＶＤ法を使用することにより形成される。このとき、図１３に示すように、層間絶縁膜ＩＬ４の表面は、下層の層間絶縁膜ＩＬ３の表面に形成された凹凸形状ＵＳを反映した形状となる。
その後、図１４に示すように、例えば、化学的機械的研磨法（ＣＭＰ法）を使用することにより、層間絶縁膜ＩＬ４の表面を平坦化する。そして、図１５に示すように、表面が平坦化された層間絶縁膜ＩＬ４上に、例えば、窒化シリコン膜からなる表面保護膜ＰＡＳを形成する。その後の工程は、省略する。以上のようにして、本変形例における半導体チップＣＨＰ１を含む半導体装置を製造することができる。
＜＜変形例に特有の利点＞＞
本変形例においても、上述した実施の形態１における第１特徴点と第２特徴点とを含んでいるため、コイルＣＬ１ｂとシールリングＳＲとの間での絶縁破壊を抑制することを実現しながらも、製造歩留りの低下と製造コストの上昇を抑制することができるという顕著な効果を得ることができる。
さらに、本変形例によれば、以下に示す利点を有する。すなわち、本変形例における半導体装置の製造方法では、例えば、図１３〜図１４に示すように、下層にコイルＣＬ１ｂと導体パターンＣＰとが形成された状態で、層間絶縁膜ＩＬ４の表面の平坦化処理が実施される。層間絶縁膜ＩＬ４の表面の平坦化処理は、ＣＭＰ法で行なわれるが、ＣＭＰ法では、下地に形成されているパターン（コイルＣＬ１ｂと導体パターンＣＰ）の密度の疎密によって、疎のパターン上の層間絶縁膜ＩＬ４の表面が凹む、いわゆるデッシングが生じる。この点に関し、領域Ｒ２に導体パターンＣＰが形成されていない場合には、領域Ｒ２の層間絶縁膜ＩＬ４の下層にパターンが形成されないため、領域Ｒ２の層間絶縁膜ＩＬ４の表面ではデッシングが生じやすくなる。これに対し、本変形例では、図１３〜図１４に示すように、下層にコイルＣＬ１ｂと導体パターンＣＰとが形成された状態で、層間絶縁膜ＩＬ４の表面の平坦化処理が実施される。つまり、本変形例では、下層のパターンの疎密が少ない状態で、層間絶縁膜ＩＬ４の表面の平坦化処理が実施される。この結果、本変形例によれば、ＣＭＰ法による層間絶縁膜ＩＬ４の平坦化工程において、層間絶縁膜ＩＬ４の表面の平坦性を向上することができる。
（実施の形態２）
本実施の形態２では、コイルＣＬ１ｂと導体パターンＣＰとの平面レイアウトに関する工夫点について、図面を参照しながら説明する。
図１６は、本実施の形態２において、互いに同層で形成されたコイルＣＬ１ｂと導体パターンＣＰ１（ＣＰ）との平面レイアウトを示す模式図である。図１６に示すように、平面視において、導体パターンＣＰ１は、コイルＣＬ１ｂ（インダクタ）を囲む閉じたパターンから構成されている。これにより、コイルＣＬ１ｂを中心としたすべての方向に導体パターンＣＰ１が形成されることになる。これは、コイルＣＬ１ｂを囲むあらゆる方向に導体パターンＣＰ１に整合して形成されて凹凸形状が存在することを意味する。この結果、本実施の形態２によれば、コイルＣＬ１ｂのいずれの方向に基準電位（０Ｖ）が印加されているシールリングが存在しても、必ず導体パターンＣＰ１に整合して形成された凹凸形状が介在することになる。これにより、コイルＣＬ１ｂが配置されている位置に対して、シールリングがいずれの方向に存在しても、高電位が印加されるコイルＣＬ１ｂと、基準電位（０Ｖ）が印加されるシールリングＳＲとの間に流れるリーク電流を減少できる。したがって、本実施の形態２におけるコイルＣＬ１ｂと導体パターンＣＰとの平面レイアウトによれば、コイルＣＬ１ｂとシールリングＳＲとの間の絶縁耐圧を向上できることになる。すなわち、本実施の形態２によれば、半導体装置の信頼性を向上できる。
さらに、導体パターンＣＰ１をコイルＣＬ１ｂの周囲を囲む閉じたパターンから構成することにより、以下に示す利点も得ることができる。具体的に、本実施の形態２によれば、高電位が印加されるコイルＣＬ１ｂの配置自由度を向上することができる。例えば、コイルＣＬ１ｂは、半導体チップのいずれの位置に配置されるかはレイアウト設計に依存するが、導体パターンＣＰ１をコイルＣＬ１ｂの周囲を囲む閉じたパターンから構成しない場合、レイアウト設計によっては、コイルＣＬ１ｂの配置位置が、導体パターンＣＰ１の形成されていない方向に異電位が印加される配線パターンが近接配置されてしまうこともあり得る。この場合、高電位が印加されるコイルＣＬ１ｂと配線パターンとの間の絶縁破壊が生じる可能性が大きくなる。このような状況を防ぐため、導体パターンＣＰ１をコイルＣＬ１ｂの周囲を囲む閉じたパターンから構成しない場合には、導体パターンＣＰ１の形成されていない方向に異電位が印加される配線パターンが近接配置されてしまうことがないように配慮して、レイアウト設計をする必要があることになる。このことは、細やかに設計ルールを決定しなければならなくなることを意味し、これは、レイアウト設計の煩雑化を招くことを意味することになる。
これに対し、本実施の形態２のように、導体パターンＣＰ１をコイルＣＬ１ｂの周囲を囲む閉じたパターンから構成する場合には、コイルＣＬ１ｂを中心とするいずれの方向も同等である。このことから、例えば、異電位が印加される配線パターンをコイルＣＬ１ｂの配置位置から所定距離だけ離して配置するという設計ルールだけを設けるだけで、確実に絶縁破壊の発生ポテンシャルを低減することができることを意味する。すなわち、本実施の形態２によれば、絶縁破壊の発生を防止するために、配線パターンの配置方向を配慮する必要がなくなる。このことは、レイアウト設計の容易性が向上することを意味し、これによって、レイアウト設計の効率を向上することができ、これによって、ターンアラウンドタイム（ＴＡＴ）を短縮することができる。したがって、本実施の形態２によれば、ターンアラウンドタイムの短縮による製造コストの削減を図ることができる。
＜変形例１＞
続いて、実施の形態２の変形例１について説明する。図１７は、本変形例１において、互いに同層で形成されたコイルＣＬ１ｂと導体パターンＣＰとの平面レイアウトを示す模式図である。図１７に示すように、コイルＣＬ１ｂの周囲を囲む導体パターンＣＰは、平面視において、複数の間隙を有しながらコイルＣＬ１ｂを囲む導体パターンＣＰ２ａと、複数の間隙を有しながら導体パターンＣＰ２ａを囲む導体パターンＣＰ２ｂとを有する。
このように構成されている本変形例１によれば、コイルＣＬ１ｂにおけるノイズの増大を抑制することができる。すなわち、コイルＣＬ１ｂの周囲を囲む閉じたパターンから導体パターンＣＰを構成すると、コイルＣＬ１ｂから発生する磁束変化に起因する電磁誘導現象によって、導体パターンＣＰに逆起電力が発生し、この逆起電力に起因するノイズがコイルＣＬ１ｂに加わることが考えられる。
これに対し、本変形例１によれば、導体パターンＣＰを構成する導体パターンＣＰ２ａと導体パターンＣＰ２ｂのいずれもが、閉じたパターンから構成されていないため、上述したメカニズムによるコイルＣＬ１ｂへのノイズの重畳を抑制することができる。そして、本変形例１では、導体パターンＣＰ２ａに形成されている間隙と、導体パターンＣＰ２ｂに形成されている間隙とは、互い違いに配置されている。これにより、本変形例１によれば、導体パターンＣＰ２ａに形成されている間隙と、導体パターンＣＰ２ｂに形成されている間隙とが一直線上に配置されることを防止することができる。この結果、例えば、コイルＣＬ１ｂとシールリングとを結ぶ線分上に凹凸形状が存在しなくなることを抑制することができ、これによって、コイルＣＬ１ｂとシールリングとの間の絶縁破壊を抑制することができる。すなわち、本変形例１によれば、導体パターンＣＰの存在に起因するノイズがコイルＣＬ１ｂに加わることを防止しながらも、確実に、コイルＣＬ１ｂとシールリングとの間の絶縁破壊を抑制することができる。
＜変形例２＞
次に、実施の形態２の変形例２について説明する。図１８は、本変形例２において、互いに同層で形成されたコイルＣＬ１ｂと導体パターンＣＰ３（ＣＰ）との平面レイアウトを示す模式図である。図１８に示すように、コイルＣＬ１ｂの周囲を囲む導体パターンＣＰ３は、平面視において、コイルＣＬ１ｂを囲むスパイラル状のパターンから構成されている。このように構成されている導体パターンＣＰ３によっても、導体パターンＣＰ３が閉じたパターンから構成されていないため、上述したメカニズムによるコイルＣＬ１ｂへのノイズの重畳を抑制することができる。つまり、本変形例２によっても、導体パターンＣＰ３の存在に起因するノイズがコイルＣＬ１ｂに加わることを防止しながら、確実に、コイルＣＬ１ｂとシールリングとの間の絶縁破壊を抑制することができる。
（実施の形態３）
続いて、本実施の形態３について説明する。
図１９は、本実施の形態３において、モータなどの負荷を駆動する駆動制御部の構成例を示す図である。図１９に示すように、本実施の形態３における駆動制御部は、制御回路ＣＣと、トランスＴＲ１と、トランスＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷ＬＯＤと電気的に接続されている。特に、図１９に示すように、本実施の形態３においては、制御回路ＣＣと、送信回路ＴＸ１と、トランスＴＲ１を構成するコイルＣＬ１ａと、受信回路ＲＸ２と、トランスＴＲ２を構成するコイルＣＬ２ａとが半導体チップＣＨＰ１に形成されている。一方、図１９に示すように、本実施の形態３においては、受信回路ＲＸ１と、トランスＴＲ１を構成するコイルＣＬ１ｂと、送信回路ＴＸ２と、トランスＴＲ２を構成するコイルＣＬ２ｂとが半導体チップＣＨＰ２に形成されている。
図２０は、本実施の形態３における半導体装置の模式的な構成を示す断面図である。図２０に示すように、本実施の形態３における半導体装置は、ダイアタッチフィルムＤＡＦを介して、半導体チップＣＨＰ１上に半導体チップＣＨＰ２が積層配置されている。
まず、図２０に示すように、半導体チップＣＨＰ１において、最上層配線層には、コイルＣＬ１ａと、導体パターンＣＰとが同層で形成され、かつ、導体パターンＣＰに整合して凹凸形状ＵＳが形成されている。さらに、半導体チップＣＨＰ１の左端部には、シールリングＳＲ１ａが形成されている一方、半導体チップＣＨＰ１の右端部には、シールリングＳＲ１ｂが形成されている。
次に、図２０に示すように、半導体チップＣＨＰ２において、最上層配線層には、コイルＣＬ１ｂが形成されている。そして、半導体チップＣＨＰ２の左端部には、シールリングＳＲ２ｂが形成され、かつ、半導体チップＣＨＰ２の右端部には、シールリングＳＲ２ａが形成されている。
特に、本実施の形態３における半導体装置では、半導体チップＣＨＰ１に形成されたコイルＣＬ１ａと、半導体チップＣＨＰ２に形成されたコイルＣＬ１ｂとが誘導結合可能なように、半導体チップＣＨＰ２が、半導体チップＣＨＰ１の上方に積層配置されている。
ここで、本実施の形態３では、互いに誘導結合するコイルＣＬ１ａとコイルＣＬ１ｂとが、それぞれ、別々の半導体チップ（ＣＨＰ１、ＣＨＰ２）に形成されている。このことから、前記実施の形態１のように（図４参照）、半導体チップＣＨＰ１内に高電位が印加されるコイルＣＬ１ｂと基準電位（０Ｖ）が印加されるシールリングとが存在する構成にはならない。すなわち、本実施の形態３における半導体装置の構成では、半導体チップＣＨＰ１に形成されているコイルＣＬ１ａは、低電位が印加されるコイルであることから、このコイルＣＬ１ａと、基準電位（０Ｖ）が印加されるシールリングとの間の絶縁破壊が問題点として顕在化することはないと考えられる。
ただし、本発明者が検討したところ、図２０に示すように、半導体チップＣＨＰ１に形成され、基準電位（０Ｖ）が印加されるシールリングＳＲ１ａと、半導体チップＣＨＰ２に形成され、高電位（「基準電位（６００Ｖ）＋所定電圧」）が印加されるコイルＣＬ１ｂとは、太矢印に示すような半導体チップＣＨＰ２の端部を通るリークパスによって、リーク電流が流れることを新たに見出した。したがって、本実施の形態３における半導体装置においても、図２０に示すように、コイルＣＬ１ａと同層で形成された導体パターンＣＰに整合して形成された凹凸形状を設けるという技術的思想を採用する技術的意義は、半導体チップＣＨＰ２に形成されたコイルＣＬ１ｂと、半導体チップＣＨＰ１に形成されたシールリングＳＲ１ａとの絶縁破壊を抑制する観点から充分に存在するのである。つまり、前記実施の形態１における技術的思想は、前記実施の形態１における半導体装置だけでなく、本実施の形態３における半導体装置にも有用なのである。特に、図２０に示す構造は、層間絶縁膜（酸化シリコン膜）ＩＬ４と表面保護膜（窒化シリコン膜）ＰＡＳとの間に凹凸形状ＵＳが形成されていることから、層間絶縁膜（酸化シリコン膜）ＩＬ４と表面保護膜（窒化シリコン膜）ＰＡＳとの界面が主要なリークパスとなる場合に有効である。
なお、図２０において、半導体チップＣＨＰ２に形成されているコイルＣＬ１ｂと、同じく半導体チップＣＨＰ２に形成されているシールリングＳＲ２ｂとの間の絶縁耐圧は、問題点として顕在化しない。なぜなら、半導体チップＣＨＰ２における基準電位（ハイサイド用）は、例えば、０Ｖではなく、６００Ｖであり、コイルＣＬ１ｂには、「基準電位（６００Ｖ）＋所定電圧」が印加されることから、シールリングＳＲ２ｂとコイルＣＬ１ｂとの間の電位差は、コイルＣＬ１ｂとシールリングＳＲ１ａとの電位差に比べて問題として顕在化しない程に小さいからである。
＜変形例＞
続いて、実施の形態３における変形例について説明する。
図２１は、本変形例における半導体装置の模式的な構成を示す断面図である。図２１に示す変形例では、半導体チップＣＨＰ１の最上層配線層ではなく、最上層配線層の下層に位置する配線層にコイルＣＬ１ａと導体パターンＣＰとが同層で形成されている。
このように構成されている本変形例における半導体装置では、半導体チップＣＨＰ１に形成されたシールリングＳＲ１ａと、半導体チップＣＨＰ２に形成されたコイルＣＬ１ｂとが、太矢印に示すような半導体チップＣＨＰ２の端部を通るリークパスによって、リーク電流が流れる場合の絶縁破壊を抑制する観点から有効である。すなわち、本変形例では、層間絶縁膜（酸化シリコン膜）ＩＬ３と層間絶縁膜（酸化シリコン膜）ＩＬ４との間に凹凸形状ＵＳが形成されていることから、層間絶縁膜（酸化シリコン膜）ＩＬ３と層間絶縁膜（酸化シリコン膜）ＩＬ４との界面が主要なリークパスとなる場合に有効である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＰ 導体パターン
ＣＰ１ 導体パターン
ＣＰ２ａ 導体パターン
ＣＰ２ｂ 導体パターン
ＣＰ３ 導体パターン
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
Ｒ１ 領域
Ｒ２ 領域
Ｒ３ 領域
ＵＳ 凹凸形状

Claims (19)

  1. 誘導結合を利用して信号伝送を可能とする半導体装置であって、
    前記半導体装置は、第１半導体チップを含み、
    前記第１半導体チップは、
    第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成された配線層と、
    前記配線層を覆い、かつ、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
    前記配線層に形成された第１インダクタと、
    前記配線層に形成された導体パターンと、
    を備え、
    前記第１層間絶縁膜と前記第２層間絶縁膜との間には、凹凸形状が形成され、
    前記凹凸形状は、互いに隣り合う凸部と凹部とを含み、
    前記凸部上には、前記導体パターンが配置されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１層間絶縁膜と前記第２層間絶縁膜とは、互いに異なる種類の膜から構成されている、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１層間絶縁膜は、酸化シリコン膜であり、
    前記第２層間絶縁膜は、窒化シリコン膜である、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記凸部の上面の幅をｗとし、
    前記凹部の底面から前記凸部の上面までの高さをｈとする場合、
    ｗ＜ｈ×２の関係が成立する、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、前記配線層の下方に位置する下層配線層を有し、
    前記下層配線層には、前記第１インダクタと誘導結合可能な第２インダクタが形成されている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記半導体装置は、第２半導体チップを含み、
    前記第２半導体チップには、前記第１半導体チップに形成された前記第１インダクタと誘導結合可能な第２インダクタが形成されている、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記配線層は、最上層配線層である、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記配線層の上方には、他の配線層が存在する、半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１インダクタは、前記第１半導体チップの第１領域に形成され、
    前記導体パターンは、前記第１半導体チップの第２領域に形成され、
    断面視において、前記第２領域は、前記第１半導体チップの端部と前記第１領域とに挟まれる領域である、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記第１半導体チップは、
    前記第１インダクタが形成された第１領域と、
    前記導体パターンが形成された第２領域と、
    シールリングが形成された第３領域と、
    を有し、
    断面視において、前記第２領域は、前記第１領域と前記第３領域で挟まれる領域である、半導体装置。
  11. 請求項１に記載の半導体装置において、
    平面視において、前記導体パターンは、前記第１インダクタを囲む閉じたパターンである、半導体装置。
  12. 請求項１に記載の半導体装置において、
    平面視において、前記導体パターンは、
    複数の間隙を有しながら前記第１インダクタを囲む第１パターンと、
    複数の間隙を有しながら前記第１パターンを囲む第２パターンと、
    を有する、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記第１パターンに形成されている間隙と、前記第２パターンに形成されている間隙とは、互い違いに配置されている、半導体装置。
  14. 請求項１に記載の半導体装置において、
    平面視において、前記導体パターンは、前記第１インダクタを囲むスパイラル状のパターンである、半導体装置。
  15. 請求項１に記載の半導体装置において、
    前記導体パターンの電位は、フローティング電位である、半導体装置。
  16. 請求項１に記載の半導体装置において、
    前記第１層間絶縁膜と前記第２層間絶縁膜とは、同じ種類の膜から構成されている、半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記第１層間絶縁膜は、酸化シリコン膜であり、
    前記第２層間絶縁膜も、酸化シリコン膜である、半導体装置。
  18. （ａ）半導体基板の上方に第１層間絶縁膜を形成する工程、
    （ｂ）前記第１層間絶縁膜上に導体膜を形成する工程、
    （ｃ）前記導体膜をパターニングすることにより、第１領域にインダクタを形成し、かつ、第２領域に導体パターンを形成する工程、
    （ｄ）パターニングされた前記導体膜をマスクとして、前記第１層間絶縁膜の一部をエッチングすることにより、前記第１層間絶縁膜の表面に凹凸形状を形成する工程、
    （ｅ）前記（ｄ）工程の後、パターニングされた前記導体膜を覆い、かつ、前記凹凸形状を形成した前記第１層間絶縁膜の表面上に第２層間絶縁膜を形成する工程、
    を備える、半導体装置の製造方法。
  19. 請求項１８に記載の半導体装置の製造方法において、
    前記半導体装置の製造方法は、さらに、前記（ｅ）工程の後、化学的機械的研磨法を使用することにより、前記第２層間絶縁膜の表面を平坦化する工程を有する、半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020183867A1 (ja) * 2019-03-08 2020-09-17 ローム株式会社 電子部品
CN112531011A (zh) * 2019-09-18 2021-03-19 株式会社东芝 数字隔离器
US11640950B2 (en) 2020-09-09 2023-05-02 Samsung Electronics Co., Ltd. Semiconductor chip and semiconductor package

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200100967A (ko) * 2019-02-19 2020-08-27 주식회사 엘지화학 Ic 칩 및 이를 이용한 회로 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
US7474002B2 (en) * 2001-10-30 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dielectric film having aperture portion
JP5055768B2 (ja) * 2006-01-16 2012-10-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5465894B2 (ja) * 2009-02-26 2014-04-09 ラピスセミコンダクタ株式会社 半導体装置
JP2014022600A (ja) 2012-07-19 2014-02-03 Renesas Electronics Corp 半導体集積回路
US9711451B2 (en) * 2014-01-29 2017-07-18 Renesas Electronics Corporation Semiconductor device with coils in different wiring layers
JP6841634B2 (ja) * 2016-11-08 2021-03-10 ローム株式会社 電子部品

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020183867A1 (ja) * 2019-03-08 2020-09-17 ローム株式会社 電子部品
JPWO2020183867A1 (ja) * 2019-03-08 2021-03-18 ローム株式会社 電子部品
US11557422B2 (en) 2019-03-08 2023-01-17 Rohm Co., Ltd. Electronic component
US11742132B2 (en) 2019-03-08 2023-08-29 Rohm Co., Ltd. Electronic component
CN112531011A (zh) * 2019-09-18 2021-03-19 株式会社东芝 数字隔离器
JP2021048222A (ja) * 2019-09-18 2021-03-25 株式会社東芝 デジタルアイソレータ
JP7244394B2 (ja) 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ
US11640950B2 (en) 2020-09-09 2023-05-02 Samsung Electronics Co., Ltd. Semiconductor chip and semiconductor package

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