JP6841634B2 - 電子部品 - Google Patents
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Description
本発明は、沿面放電に起因する高電圧電極および低電圧電極の短絡を抑制できる電子部品を提供することを目的とする。
本発明の第2局面に係る電子部品は、絶縁層と、前記絶縁層上に形成された高電圧電極と、前記高電圧電極の周囲において前記絶縁層に埋め込まれた埋め込み低電圧電極と、前記絶縁層の表面に沿って前記高電圧電極および前記埋め込み低電圧電極の間の領域に形成された凹凸構造とを含む。
<第1実施形態>
図1は、本発明の第1実施形態に係るトランスチップ5(電子部品)が組み込まれたモジュール1の模式的な平面図である。
樹脂パッケージ2は、たとえばエポキシ樹脂を含む封止樹脂7を用いて四角(正方形)板状に形成されている。複数のリード3は、本実施形態では、樹脂パッケージ2の互いに対向する一対の端面を介して、樹脂パッケージ2の内外に跨って設けられている。モジュール1のパッケージタイプは、SOP(Small Outline Package)である。モジュール1には、SOPに限らず、たとえば、QFP(Quad Flat Package)、SOJ(Small Outline J-lead Package)等、種々の形態のパッケージを採用できる。
コントローラチップ4、トランスチップ5およびドライバチップ6は、四角(長方形)板状に形成されている。トランスチップ5は、本実施形態では、コントローラチップ4およびドライバチップ6よりも小さい。コントローラチップ4およびトランスチップ5は、第1ダイパッド8上に配置されている。ドライバチップ6は、第1ダイパッド8から間隔を空けて設けられた第2ダイパッド9上に配置されている。
複数の第1パッド10は、ボンディングワイヤ12によって対応するリード3に接続されている。複数の第2パッド11は、コントローラチップ4におけるトランスチップ5に近い側の長辺に沿って配列されている。コントローラチップ4において、複数の第1パッド10および複数の第2パッド11の配置形態は一例に過ぎず、適宜変更可能であり、図1の形態に限定されるものではない。
複数の第1パッド16は、ボンディングワイヤ18によってトランスチップ5の対応する高電圧パッド13に接続されている。複数の第2パッド17は、ドライバチップ6におけるリード3に近い側の長辺に沿って配列されている。複数の第2パッド17は、ボンディングワイヤ19によってリード3に接続されている。ドライバチップ6において、複数の第1パッド16および複数の第2パッド17の配置形態は一例に過ぎず、適宜変更可能であり、図1の形態に限定されるものではない。
図2に示すように、トランスチップ5は、その内部において、高電圧側の螺旋状の上コイル25(高電圧コイル)と、低電圧側の螺旋状の下コイル26(低電圧コイル)とを含む。上コイル25および下コイル26は、上下方向に間隔を空けて互いに対向している。
上コイル25および下コイル26との磁気結合によって一つの変圧器27が構成されている。コントローラチップ4およびドライバチップ6は、変圧器27(上コイル25および下コイル26)により直流絶縁され、かつ、変圧器27(上コイル25および下コイル26)により交流接続されている。
配線37側の第1パッド10は、ボンディングワイヤ12を介してグランドに接続されている。配線37側の第2パッド11は、ボンディングワイヤ15を介してトランスチップ5の低電圧パッド14に接続されている。したがって、トランスチップ5には、グランド電位を基準電位とした15Vの電圧が印加されている。
コントローラチップ4は、第1印加状態(Sw1:ON、Sw2:OFF)と第2印加状態(Sw1:OFF、Sw2:ON)を交互に繰り返すことにより、周期的な昇圧前パルス電圧を生成する。コントローラチップ4により生成された昇圧前パルス電圧は、ボンディングワイヤ15を介して下コイル26に与えられる。図2の例では、5Vの昇圧前パルス電圧が、下コイル26に与えられる。
図3は、トランスチップ5の平面構造を説明するための模式図である。図4は、トランスチップ5の上コイル25の平面構造を説明するための模式図である。図5は、トランスチップ5の下コイル26の平面構造を説明するための模式図である。図6は、図4の二点鎖線VIにより取り囲まれた部分の拡大図である。図7は、図6の一点鎖線VII-VIIに沿う縦断面図である。図8は、トランスチップ5の要部拡大図である。
図3〜図7を参照して、トランスチップ5は、第1主面41a、第2主面41bおよびそれらを接続する側面41cを有し、かつ機能素子(本実施形態では、上コイル25および下コイル26を含む変圧器27)を含む機能素子本体41を含む。
機能素子本体41の第2主面41bは、基板42によって形成されている。機能素子本体41の第1主面41aは、絶縁層積層構造43によって形成されている。基板42は、Si(シリコン)基板やSiC(炭化珪素)基板等の半導体基板であってもよい。基板42が半導体基板からなる場合、本実施形態に係るトランスチップ5は、半導体装置の一種であるともみなせる。
図5を参照して、下コイル26は、中央に平面視楕円形の内方領域48が区画されるように、当該内方領域48の周囲を取り囲む楕円環状の領域に形成されている。下コイル26は、トランスチップ5の長手方向に間隔を空けて2つずつペアで合計4つ形成されている。4つの下コイル26および4つの上コイル25は、それぞれ、絶縁層積層構造43の積層方向に互いに対向している。
パッド開口52は、高電圧パッド13のうちの縁部を除く内方領域を露出させている。パッド開口52は、低電圧パッド14のうちの縁部を除く内方領域を露出させている。表面絶縁層50は、本実施形態では、絶縁層積層構造43側からこの順に積層された保護膜54およびパッシベーション膜55を含む積層構造を有している。
複数の凹部56は、本実施形態では、表面絶縁層50を貫通し、かつ、絶縁層積層構造43を露出させている。より具体的には、複数の凹部56は、パッシベーション膜55および保護膜54を貫通するように形成されている。複数の凹部56は、絶縁層積層構造43のうちの最上層の層間絶縁膜46を露出させている。複数の凹部56の底部は、最上層の層間絶縁膜46内に位置している。
複数の凹部56は、高電圧パッド13および低電圧パッド14の対向方向に間隔を空けて形成され、かつ、高電圧パッド13および低電圧パッド14の対向方向に交差する方向に延びるように形成されている。このような構造の複数の凹部56により、高電圧パッド13および低電圧パッド14の間の沿面距離を効果的に増加させることができる。
本実施形態では、機能素子本体41の長手方向他方側においても、3つの高電圧パッド13を一括して取り囲むように複数の凹部56(凹凸構造51)が形成されている。機能素子本体41の長手方向他方側に形成された複数の凹部56(凹凸構造51)の構造は、機能素子本体41の長手方向一方側に形成された複数の凹部56(凹凸構造51)の構造と同様であるので、その説明を省略する。
図9は、図6に対応する拡大図であり、凹凸構造51の第1変形例を示す図である。図9に示すように、凹凸構造51は、高電圧パッド13を取り囲むように形成された有端状の複数の凹部56を含む。複数の凹部56は、内側に位置する凹部56の両端部間の空き領域が、外側に位置する凹部56によって閉塞されるように形成されている。図9では、全ての凹部56が有端状に形成された形態が示されているが、一つの凹部56だけが有端状に形成されていてもよい。
図10は、図6に対応する拡大図であり、凹凸構造51の第2変形例を示す図である。図10では、凹凸構造51は、複数の凹部56が、平面視螺旋状の一つの凹部を形成するように互いに接続され、かつ、高電圧パッド13を取り囲んでいる構造を有している。
平面視螺旋状の一つの凹部において、複数の凹部56は、高電圧パッド13およびシールド電極層49の対向方向に間隔を空けて形成され、かつ、高電圧パッド13およびシールド電極層49の対向方向に交差する方向に延びるように形成されている。
図11は、図6に対応する拡大図であり、凹凸構造51の第3変形例を示す図である。図11では、凹凸構造51が、高電圧パッド13および低電圧パッド14の間の表面絶縁層50、ならびに、高電圧パッド13およびシールド電極層49の間の表面絶縁層50に離散的に形成された複数の凹部56を含む。
複数の凹部56は、高電圧パッド13および低電圧パッド14の対向方向および当該対向方向に交差する方向に沿って間隔を空けて形成されている。複数の凹部56は、本変形例では、高電圧パッド13および低電圧パッド14の間の領域において行列状の規則的な配列で形成されている。
複数の凹部56は、高電圧パッド13およびシールド電極層49の対向方向および当該対向方向に交差する方向に沿って間隔を空けて形成されている。複数の凹部56は、本変形例では、高電圧パッド13およびシールド電極層49の間の領域において行列状の規則的な配列で形成されている。
このような構造であっても、高電圧パッド13および低電圧パッド14の間の表面絶縁層50の表面に沿う沿面距離、ならびに、高電圧パッド13およびシールド電極層49の間の表面絶縁層50の表面に沿う沿面距離を増加させることができる。
より具体的には、高電圧パッド13および低電圧パッド14の間の領域において、複数の凹部56は、高電圧パッド13および低電圧パッド14の対向方向に間隔を空けて形成され、かつ、当該対向方向に交差する方向(直交する方向)に延びる帯状に形成されている。
このような構造であっても、高電圧パッド13および低電圧パッド14の間の表面絶縁層50の表面に沿う沿面距離、ならびに、高電圧パッド13およびシールド電極層49の間の表面絶縁層50の表面に沿う沿面距離を増加させることができる。
本実施形態に係る樹脂層58は、前述の樹脂パッケージ2を形成する封止樹脂7(本実施形態ではエポキシ樹脂)の一部により形成されている。樹脂層58は、凹凸構造51(複数の凹部56)と接する部分において、当該凹凸構造51と噛合う凹凸状のアンカー構造59を有している。
これにより、表面絶縁層50からの樹脂層58の剥離が抑制されており、かつ、樹脂層58および表面絶縁層50の境界領域(つまり、樹脂層58および表面絶縁層50が接する部分)に空隙が形成されるのが抑制されている。
図4に示すように、各上コイル25の内方領域47には、内側コイルエンド配線65が形成されている。各ペアにおいて、隣り合う上コイル25間には、外側コイルエンド配線66が形成されている。各ペアにおいて、一方の上コイル25および他方の上コイル25は、外側コイルエンド配線66によって電気的に接続されている。これにより、一方の上コイル25、他方の上コイル25、内側コイルエンド配線65および外側コイルエンド配線66が同電位となっている。
本実施形態では、バリア電極68は、コイル溝67の内面に近い側からタンタル(Ta)膜、窒化タンタル(TaN)膜およびタンタル(Ta)膜がこの順に積層された積層構造を有している。コイル溝67においてバリア電極68の内側には、銅(Cu)を含む導電体69が埋め込まれている。これにより、バリア電極68および導電体69を含む上コイル25が形成されている。
上コイル25の上面は、当該上コイル25が埋め込まれた絶縁層44の上層に形成された絶縁層44のエッチングストッパ膜45に接している。上コイル25の下面は、当該上コイル25が埋め込まれた絶縁層44の下層に形成された絶縁層44の層間絶縁膜46に接している。
これにより、内側コイルエンド配線65およびビア70、ならびに、外側コイルエンド配線66およびビア(図示せず)を介して、上コイル25に伝達された信号を高電圧パッド13から出力できる。内側コイルエンド配線65およびそれに接続されたビア70、ならびに、外側コイルエンド配線66およびそれに接続されたビア(図示せず)を合わせたものが、それぞれ、図2の高電圧配線30および高電圧配線31となる。
バリア電極72,75には、前述のバリア電極68と同じ材料を適用できる。導電体73,76には、前述の導電体69と同じ材料を適用できる。外側コイルエンド配線66およびそれに接続されたビア(図示せず)も、内側コイルエンド配線65およびそれに接続されたビア70と同様の構成をとることができる。
より具体的には、下コイル26の側面は、当該下コイル26が埋め込まれた絶縁層44のエッチングストッパ膜45および層間絶縁膜46に接している。下コイル26の上面は、当該下コイル26が埋め込まれた絶縁層44の上層に形成された絶縁層44のエッチングストッパ膜45に接している。下コイル26の下面は、当該下コイル26が埋め込まれた絶縁層44の下層に形成された絶縁層44の層間絶縁膜46に接している。
低電圧配線34は、貫通配線80と、引き出し配線81とを含む。貫通配線80は、各低電圧パッド14から少なくとも下コイル26が形成された絶縁層44を貫通して、下コイル26よりも下方の絶縁層44に達する柱状に形成されている。
貫通配線80は、上側の低電圧層配線82および下側の低電圧層配線82の間を接続する複数のビア84と、上側の低電圧層配線82および低電圧パッド14を接続するビア85と、下側の低電圧層配線83および引き出し配線81を接続するビア86とを含む。引き出し配線81は、低電圧パッド14側から下コイル26側に向けて引き出されるように、下コイル26よりも下方の絶縁層44に形成されている。
ビア84,85,86,88,89は、それぞれ上コイル25と同様に、配線溝にバリア電極および導電体を埋め込むことによって形成されている。一例として、図8に示すように、ビア84は、それぞれ配線溝93にバリア電極95および導電体97を埋め込むことによって形成されている。ビア85は、それぞれ配線溝94にバリア電極96および導電体98を埋め込むことによって形成されている。
下コイル26側の内側コイルエンド配線77は、貫通配線80および引き出し配線81を介して或る低電圧パッド14に接続されている。下コイル26側の外側コイルエンド配線78は、貫通配線(図示せず)および引き出し配線99を介して他の低電圧パッド14に接続されている。これにより、低電圧パッド14に入力された信号を、貫通配線80および引き出し配線81を介して下コイル26に伝達できる。
シールド層配線100,101,102は、上コイル25と同様に、配線溝にバリア電極および導電体を埋め込むことによって形成されている。ビア103,104も、上コイル25と同様に、配線溝にバリア電極および導電体を埋め込むことによって形成されている。
図13Aを参照して、基板42と、基板42上に形成された絶縁層積層構造43とを含む機能素子本体41が準備される。
次に、たとえばマスク(図示せず)を介するエッチングにより、電極層の不要な部分が除去されて、電極層が所定の形状にパターニングされる。これにより、機能素子本体41の第1主面41a上に高電圧パッド13および低電圧パッド14が形成される。
次に、たとえばCVD法により、絶縁材料(たとえばSiN)が保護膜54上に堆積されて、パッシベーション膜55が形成される。これにより、保護膜54およびパッシベーション膜55を含む表面絶縁層50が形成される。
次に、図13Dを参照して、たとえばマスク113を介するエッチング(ここではドライエッチング)により、表面絶縁層50の不要な部分が除去される。この工程では、表面絶縁層50に加えて、絶縁層積層構造43の一部(最上層の層間絶縁膜46の一部)も除去される。これにより、表面絶縁層50に凹凸構造51(複数の凹部56)が形成される。これにより、高電圧パッド13を露出させるパッド開口52と、低電圧パッド14を露出させるパッド開口53とが形成される。その後、マスク113が除去される。
以上、本実施形態に係るトランスチップ5では、高電圧パッド13および低電圧パッド14の間の表面絶縁層50に複数の凹部56を含む凹凸構造51が形成されている。これにより、高電圧パッド13および低電圧パッド14の間の表面絶縁層50の表面に沿う沿面距離を増加させることができ、かつ、高電圧パッド13および低電圧パッド14の間の絶縁距離を増加させることができる。
図14は、本発明の第2実施形態に係るトランスチップ121の要部拡大図であって、当該トランスチップ121のうちの凹凸構造122が形成された領域を示す図である。図14において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
凹凸構造122は、表面絶縁層50の表面から絶縁層積層構造43に向かって窪んだ複数の凹部123を含む。複数の凹部123は、前述の第1実施形態に係る複数の凹部56と異なり、表面絶縁層50を貫通しておらず、当該表面絶縁層50内(より具体的には、パッシベーション膜55内)に側壁および底壁を有している。複数の凹部123の形態(平面視形状)としては、図6、図9〜図12を参照して述べた複数の凹部56の形態(平面視形状)と同様のものを採用できる。
図15Aを参照して、前述の図13A〜図13Bの工程と同様の工程を経て、機能素子本体41の第1主面41a上に表面絶縁層50が形成される。
次に、図15Bを参照して、たとえばマスク126を介するエッチング(ここではドライエッチング)により、表面絶縁層50の不要な部分が除去される。これにより、高電圧パッド13を露出させるパッド開口52と、低電圧パッド14を露出させるパッド開口53とが、表面絶縁層50に形成される。
次に、図15Dを参照して、たとえばマスク128を介するエッチング(ここではドライエッチング)により、表面絶縁層50の不要な部分が除去される。この工程では、表面絶縁層50の表層部だけが選択的に除去される。これにより、表面絶縁層50に凹凸構造122(複数の凹部123)が形成される。その後、マスク128が除去される。
以上、本実施形態に係るトランスチップ121は、表面絶縁層50内(より具体的には、パッシベーション膜55内)に側壁および底壁を有する複数の凹部123を含む凹凸構造122を有している。したがって、高電圧パッド13およびシールド電極層49の間の沿面距離、ならびに、高電圧パッド13およびシールド電極層49の間の沿面距離は、第1実施形態に係るトランスチップ5ほど増加しないが、凹凸構造122の存在しないデバイスと比べると、これらの沿面距離を増加させることができる。よって、前述の第1実施形態において述べた効果とほぼ同様の効果を奏することができる。
図16は、本発明の第3実施形態に係るトランスチップ131の要部拡大図であって、当該トランスチップ131のうちの凹凸構造132が形成された領域を示す図である。図16において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
凹凸構造132は、表面絶縁層50上に形成され、かつ当該表面絶縁層50との間で凹凸を形成する複数の凸部133を含む。複数の凸部133の形態(平面視形状)としては、図6、図9〜図12を参照して述べた複数の凹部56の形態(平面視形状)と同様のものを採用できる。複数の凸部133は、絶縁材料によって形成されている。
図17Aを参照して、前述の図13A〜図13Bの工程と同様の工程を経て、機能素子本体41の第1主面41a上に表面絶縁層50が形成される。
次に、図17Bを参照して、たとえばマスク136を介するエッチング(ここではドライエッチング)により、表面絶縁層50の不要な部分が除去される。これにより、高電圧パッド13を露出させるパッド開口52と、低電圧パッド14を露出させるパッド開口53とが、表面絶縁層50に形成される。
次に、図17Dを参照して、凹凸構造132(複数の凸部133)を形成すべき領域を露出させる開口138を選択的に有するフォトマスク139を介して樹脂膜137が露光される。
その後、表面絶縁層50に形成された凹凸構造132を埋めて当該表面絶縁層50を覆う封止樹脂7が形成される。本実施形態では、封止樹脂7のうちの凹凸構造132を埋めて表面絶縁層50と接する部分が樹脂層58として形成される。このようにして、トランスチップ131が形成される。
この場合、まず、図17Cの工程において、たとえばCVD法によって無機系の絶縁材料(たとえばSiO2)を表面絶縁層50上に堆積させて、当該表面絶縁層50上に絶縁膜(図示せず)が形成される。
次に、図17Eの工程において、たとえばマスク(図示せず)を介するエッチング(ここではドライエッチング)により、絶縁膜の不要な部分が除去される。これにより、表面絶縁層50上に複数の凸部133を含む凹凸構造132が形成される。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の第1実施形態では、表面絶縁層50に凹凸構造51が形成された例について説明したが、図19に示される構造が採用されてもよい。図19は、一変形例に係るトランスチップ141の要部拡大図であって、当該トランスチップ141のうちの凹凸構造142が形成された領域を示す図である。図19において、前述の第1実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
凹凸構造142(複数の凹部143)は、第1実施形態に係る表面絶縁層50に凹凸構造51(複数の凹部56)を形成する工程の一部を、絶縁層積層構造43に凹凸構造142(複数の凹部143)を形成する工程として適用することによって形成できる。凹凸構造142(複数の凹部143)は、第2実施形態に係る表面絶縁層50に凹凸構造122(複数の凹部123)を形成する工程の一部を、絶縁層積層構造43に凹凸構造142(複数の凹部143)を形成する工程として適用することによっても形成できる。
ただし、機能素子(つまり、上コイル25および下コイル26を含む変圧器27)および機能素子本体41を保護する観点からすると、機能素子本体41が表面絶縁層50によって覆われた前述の第1実施形態に係る構造の方が好ましい。絶縁層積層構造43に凹凸構造142が形成された構造は、前述の第1実施形態〜第3実施形態にも適用可能である。
複数の凸部153の形態(平面視形状)としては、図6、図9〜図12を参照して述べた複数の凹部56の形態(平面視形状)と同様のものを採用できる。複数の凸部153の絶縁材料としては、たとえばポリイミド樹脂、ポリアミド樹脂またはフェノール樹脂等の有機系絶縁材料の他、SiO2、SiN、SiC、AlN等の無機系絶縁材料を例示できる。
前述の樹脂層58は、凹凸構造152を埋めて、高電圧パッド13および低電圧パッド14の間の絶縁層積層構造43を被覆している。このような構造によっても、前述の第1実施形態において述べた効果と同様の効果を奏することができる。
前述の各実施形態では、基板42が、シリコン基板やSiC基板等の半導体基板からなる例について説明した。しかし、任意の絶縁材料からなる絶縁基板が、基板42として採用されてもよい。絶縁基板としては、たとえばガラス基板やセラミック基板等を例示できる。
本発明に係る電子部品は、トランスチップに限らず、たとえば、図21に示されるように、半導体装置161に適用されてもよい。図21は、本発明の電子部品を半導体装置161に適用した場合の一形態を示す模式的な断面図である。図21において、前述の第1実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。
半導体層162は、p型またはn型の基板42だけを含む構造を有していてもよい。半導体層162は、p型またはn型の基板42と、当該基板42上に積層されたp型またはn型のエピタキシャル層とを含む構造を有していてもよい。半導体素子164としては、ダイオード、バイポーラトランジスタ、電界効果トランジスタ等を例示できる。
半導体素子164がバイポーラトランジスタの場合、たとえばn型の半導体層162の表層部に、p型の不純物領域163、n型の不純物領域163およびp型の不純物領域163が形成され、当該n型の半導体層162の表層部において、これらの領域が互いに電気的に接続されて成るpnp構造が形成された構造となる。
図21では、説明の便宜上、絶縁層積層構造43内に形成された内部配線およびビアの図示を省略して示しているが、半導体素子164は、絶縁層積層構造43内に形成された内部配線およびビアを介して、高電圧パッド13および低電圧パッド14と電気的に接続されている。したがって、半導体素子164は、高電圧パッド13および低電圧パッド14間に印加された電圧に基づいて制御される。
13 高電圧パッド(高電圧電極)
14 低電圧パッド(低電圧電極)
25 上コイル
26 下コイル
41 機能素子本体
41a 機能素子本体の第1主面
41b 機能素子本体の第2主面
42 基板
43 絶縁層積層構造(第1絶縁層/素子側絶縁層)
49 シールド電極層(埋め込み低電圧電極)
50 表面絶縁層(第2絶縁層/絶縁層)
51 凹凸構造
56 凹凸構造の凹部
58 樹脂層
59 樹脂層のアンカー構造
121 トランスチップ
122 凹凸構造
123 凹凸構造の凹部
131 トランスチップ
132 凹凸構造
133 凹凸構造の凸部
141 トランスチップ
142 凹凸構造
143 凹凸構造の凹部
151 トランスチップ
152 凹凸構造
153 凹凸構造の凸部
161 半導体装置(電子部品)
162 半導体層
163 不純物領域
164 半導体素子
Claims (16)
- 第1絶縁層と、
前記第1絶縁層の表面上に形成された高電圧電極と、
前記高電圧電極と間隔を空けて前記第1絶縁層の表面上に形成された低電圧電極と、
前記高電圧電極および前記低電圧電極を露出させるように前記第1絶縁層の表面上に形成された第2絶縁層と、
前記第1絶縁層の表面に沿って前記高電圧電極および前記低電圧電極の間の領域に形成された凹凸構造とを含み、
前記凹凸構造は、前記第2絶縁層を貫通し、かつ、前記第1絶縁層を露出させる複数の凹部を含む、電子部品。 - 前記複数の凹部は、前記高電圧電極および前記低電圧電極の対向方向に沿って間隔を空けて形成されている、請求項1に記載の電子部品。
- 前記複数の凹部は、前記高電圧電極および前記低電圧電極の対向方向に交差する方向に延びている、請求項1または2に記載の電子部品。
- 前記複数の凹部は、前記高電圧電極を取り囲むように形成されている、請求項1〜3のいずれか一項に記載の電子部品。
- 前記複数の凹部は、前記高電圧電極および前記低電圧電極の間の領域に離散的に形成されている、請求項1〜4のいずれか一項に記載の電子部品。
- 第1絶縁層と、
前記第1絶縁層の表面上に形成された高電圧電極と、
前記高電圧電極と間隔を空けて前記第1絶縁層の表面上に形成された低電圧電極と、
前記高電圧電極および前記低電圧電極を露出させるように前記第1絶縁層の表面上に形成された第2絶縁層と、
前記第1絶縁層の表面に沿って前記高電圧電極および前記低電圧電極の間の領域に形成された凹凸構造とを含み、
前記凹凸構造は、前記第2絶縁層の表面から前記第1絶縁層に向かって窪んだ複数の凹部を含み、
前記複数の凹部は、前記高電圧電極および前記低電圧電極の間の領域に離散的に形成されている、電子部品。 - 第1絶縁層と、
前記第1絶縁層の表面上に形成された高電圧電極と、
前記高電圧電極と間隔を空けて前記第1絶縁層の表面上に形成された低電圧電極と、
前記高電圧電極および前記低電圧電極を露出させるように前記第1絶縁層の表面上に形成された第2絶縁層と、
前記第2絶縁層の表面上に形成され、かつ、当該第2絶縁層との間で凹凸を形成する複数の凸部を含み、前記第2絶縁層の表面に沿って前記高電圧電極および前記低電圧電極の間の領域に形成された凹凸構造とを含む、電子部品。 - 前記複数の凸部は、前記高電圧電極および前記低電圧電極の対向方向に沿って間隔を空けて形成されている、請求項7に記載の電子部品。
- 前記複数の凸部は、前記高電圧電極および前記低電圧電極の対向方向に交差する方向に延びている、請求項7または8に記載の電子部品。
- 前記複数の凸部は、前記高電圧電極を取り囲むように形成されている、請求項7〜9のいずれか一項に記載の電子部品。
- 前記複数の凸部は、前記高電圧電極および前記低電圧電極の間の領域に離散的に形成されている、請求項7〜10のいずれか一項に記載の電子部品。
- 前記複数の凸部は、前記第2絶縁層を形成する絶縁材料とは異なる絶縁材料を含む、請求項7〜11のいずれか一項に記載の電子部品。
- 第1絶縁層と、
前記第1絶縁層の表面上に形成された高電圧電極と、
前記高電圧電極と間隔を空けて前記第1絶縁層の表面上に形成された低電圧電極と、
前記第1絶縁層の表面に沿って前記高電圧電極および前記低電圧電極の間の領域に形成された凹凸構造とを含み、
前記凹凸構造は、前記第1絶縁層の表面上に形成された複数の凸部を含む、電子部品。 - 前記凹凸構造を埋める樹脂層をさらに含む、請求項1〜13のいずれか一項に記載の電子部品。
- 前記樹脂層は、前記凹凸構造と接する部分において、当該凹凸構造と噛合う凹凸状のアンカー構造を有している、請求項14に記載の電子部品。
- 第1主面および第2主面を有し、かつ機能素子を含む機能素子本体と、
前記機能素子本体の前記第1主面に互いに間隔を空けて形成された高電圧電極および低電圧電極と、
前記機能素子本体の前記第1主面に沿って前記高電圧電極および前記低電圧電極の間の領域に形成された凹凸構造とを含み、
前記機能素子本体は、前記第1主面を形成する素子側絶縁層と、前記素子側絶縁層を支持し、かつ前記第2主面を形成する半導体層とを含み、
前記機能素子は、前記半導体層に形成された半導体素子を含む、電子部品。
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