JP7423717B2 - 半導体装置 - Google Patents

Description

この発明は、トランスを備える半導体装置に関する。

たとえばパワーエレクトロニクスの分野において、互いに対向配置された一対のコイルを有するトランスの開発が進められている。
特許文献１は、一対のインダクタを有するトランスを開示している。一方のインダクタは、中心軸を回転軸として１８０°回転して他方のインダクタに対向配置されている。

特開２０１３－１１５１３１号公報

一般的に、トランスの耐圧対策箇所は、一対のコイル間の絶縁膜である。当該絶縁膜にはトランスのコイル間の大きな電圧が加わるので、薄い絶縁膜では、その電圧に耐えることができないためである。
一方、トランスから絶縁膜の面内方向（横方向）に離れた領域に、低電圧領域（たとえば、低電圧コイル用の配線が形成された領域等）が設けられることがある。通常、低電圧領域－トランス間の距離は、トランスのコイル間の距離に比べて数十倍以上に設定される。そのため、低電圧領域－トランス間の領域で絶縁破壊が起こることについて、現在までほとんど検討されてこなかった。

しかしながら、この出願の発明者らが鋭意検討した結果、トランスのコイル間にサージ破壊試験を行ったときに、コイル間の破壊がなくても、絶縁膜が横方向に沿って破壊する場合があることがわかった。

本発明の一実施形態に係る半導体装置は、第１リードフレームと、前記第１リードフレームに接合された第１半導体チップと、第２リードフレームと、前記第２リードフレームに接合された第２半導体チップと、前記第２リードフレームに接合され、平面視において前記第１半導体チップと前記第２半導体チップとの間に配置されたインダクタチップとを含み、前記インダクタチップは、下側インダクタ配線と、断面視において前記下側インダクタ配線に対向するように前記下側インダクタ配線の上方に形成され、互いに隣り合う配線を有する上側インダクタ配線と、平面視において前記下側インダクタ配線および前記上側インダクタ配線を取り囲み、接地電位とは異なる電位である周辺配線とを含み、前記上側インダクタ配線を形成する配線において互いに隣り合う配線間の距離は、前記周辺配線と前記上側インダクタ配線を形成する配線のうち最も外側の配線との距離よりも小さく、前記周辺配線と前記上側インダクタ配線を形成する配線のうち最も外側の配線との距離は、前記上側インダクタ配線が有する曲線部分の全体にわたって一定である。

図１は、本発明の一実施形態を示す半導体モジュールの模式的な平面図である。 図２は、前記半導体モジュールの接続形態および各部の電位を示す図である。 図３は、トランスチップの平面構造を説明するための模式図である。 図４は、前記トランスチップの下コイルの平面構造を説明するための模式図である。 図５は、前記トランスチップの上コイルの平面構造を説明するための模式図である。 図６は、前記トランスチップの断面図（図３のVI－VI線断面図）である。 図７は、図６のトランスチップの要部拡大図である。 図８は、トランスを備える半導体チップにおける層間膜の厚さと破壊電圧との関係を示す図である。 図９は、前記トランスチップ内のキャパシタのパターンに関する変形例を示す。 図１０は、前記トランスチップ内のキャパシタのパターンに関する変形例を示す。 図１１は、前記トランスチップ内のキャパシタのパターンに関する変形例を示す。 図１２は、前記トランスチップ内のキャパシタのパターンに関する変形例を示す。 図１３は、前記トランスチップ内のキャパシタのパターンに関する変形例を示す。 図１４は、前記キャパシタに代わる電界シールド部の一例としての電極板の構造を説明するための図である。 図１５は、前記電極板のパターンに関する変形例を示す。 図１６は、前記電極板のパターンに関する変形例を示す。 図１７は、前記トランスチップの基板の接続状態に関する変形例を示す。 図１８は、前記トランスチップの基板の接続状態に関する変形例を示す。 図１９は、前記トランスチップの基板の接続状態に関する変形例を示す。 図２０は、本発明の他の実施形態１に係るトランスチップの模式的な平面図である。 図２１は、本発明の他の実施形態１に係る下コイルが配置された層の模式的な平面図である。 図２２は、本発明の他の実施形態１に係る上コイルが配置された層の模式的な平面図である。 図２３は、図２０の切断線XXIII－XXIIIでトランスチップを切断したときに現れる断面図である。 図２４は、図２３における上コイルおよびその周辺の拡大図である。 図２５は、本発明の他の実施形態２に係るトランスチップの模式的な平面図である。 図２６は、本発明の他の実施形態２に係る下コイルが配置された層の模式的な平面図である。 図２７は、本発明の他の実施形態２に係る上コイルが配置された層の模式的な平面図である。 図２８は、図２５の切断線XXVIII－XXVIIIでトランスチップを切断したときに現れる断面図である。 図２９は、図２８における上コイルおよびその周辺の拡大図である。 図３０Ａは、同種界面構造の形成に関連する工程を説明するための断面図である。 図３０Ｂは、図３０Ａの次の工程を示す図である。 図３０Ｃは、図３０Ｂの次の工程を示す図である。 図３０Ｄは、図３０Ｃの次の工程を示す図である。 図３０Ｅは、図３０Ｄの次の工程を示す図である。 図３０Ｆは、図３０Ｅの次の工程を示す図である。 図３０Ｇは、図３０Ｆの次の工程を示す図である。 図３０Ｈは、図３０Ｇの次の工程を示す図である。 図３１は、同種界面構造の変形例を示す図である。 図３２は、同種界面構造の変形例を示す図である。 図３３は、同種界面構造の変形例を示す図である。 図３４は、同種界面構造の変形例を示す図である。

以下では、この発明の実施の形態および参考例を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態を示す半導体モジュール１の模式的な平面図である。図１では、半導体モジュール１の内部構造の明瞭化のためモジュール１の中央部を透視して示している。

半導体モジュール１は、複数のチップが１パッケージ化されたモジュールであって、樹脂パッケージ２と、複数のリード３と、複数のチップ類４とを含む。
樹脂パッケージ２は、たとえばエポキシ樹脂を用いて四角（正方形）板状に形成されている。
複数のリード３は、この実施形態では、樹脂パッケージ２の互いに対向する一対の端面を介して、樹脂パッケージ２の内外に跨って設けられている。これにより、半導体モジュール１のパッケージタイプは、ＳＯＰ（Small Outline Package）となっている。なお、半導体モジュール１には、ＳＯＰに限らず、たとえば、ＱＦＰ（Quad Flat Package）、ＳＯＪ（Small Outline J-lead Package）等、色々なタイプのパッケージを採用することができる。

複数のチップ類４は、この発明の低電圧素子の一例としてのコントローラチップ５（コントローラＩＣ）と、この発明の半導体装置の一例としてのトランスチップ６と、この発明の高電圧素子の一例としてのドライバチップ７（ドライバＩＣ）とを含む。
トランスチップ６が樹脂パッケージ２のほぼ中央部に配置され、コントローラチップ５およびドライバチップ７は、それぞれ、トランスチップ６に対して一方のリード３側およびその反対のリード３側に配置されている。すなわち、コントローラチップ５およびドライバチップ７は、それらの間にトランスチップ６を挟むように配置され、それぞれ、複数のリード３に隣り合っている。

各チップ５～７は、四角（長方形）板状に形成されており、この実施形態では、互いにほぼ同じ大きさのコントローラチップ５およびドライバチップ７に対して、トランスチップ６が小さく形成されている。また、コントローラチップ５およびトランスチップ６は共通の第１ダイパッド８上に配置され、ドライバチップ７は、第１ダイパッド８から間隔を置いて設けられた第２ダイパッド９上に配置されている。

コントローラチップ５の表面には、複数のパッド１０およびパッド１１が形成されている。複数のパッド１０は、コントローラチップ５のリード３に近い側の長辺に沿って配列され、ボンディングワイヤ１２によってリード３に接続されている。複数のパッド１１は、コントローラチップ５のリード３の反対側（トランスチップ６に近い側）の長辺に沿って配列されている。

トランスチップ６の表面には、複数の低電圧パッド１３および高電圧パッド１４が形成されている。複数の低電圧パッド１３は、トランスチップ６のコントローラチップ５に近い側の長辺に沿って配列され、ボンディングワイヤ１５によってコントローラチップ５のパッド１１に接続されている。すなわち、この実施形態では、コントローラチップ５のパッド１１がトランスチップ６の一次側に接続されている。複数の高電圧パッド１４は、トランスチップ６の幅方向中央部においてトランスチップ６の長辺に沿って配列されている。

ドライバチップ７の表面には、複数のパッド１６およびパッド１７が形成されている。複数のパッド１６は、ドライバチップ７のトランスチップ６に近い側の長辺に沿って配列され、ボンディングワイヤ１８によってトランスチップ６の高電圧パッド１４に接続されている。すなわち、この実施形態では、ドライバチップ７のパッド１６がトランスチップ６の二次側に接続されている。複数のパッド１７は、ドライバチップ７のトランスチップ６の反対側（リード３に近い側）の長辺に沿って配列され、ボンディングワイヤ１９によってリード３に接続されている。

なお、図１で示した各チップ５～７のパッド類の配置形態は一例に過ぎず、パッケージタイプやチップ類４の配置形態に応じて適宜変更することができる。
図２は、図１の半導体モジュール１の接続形態および各部の電位を示す図である。
図２に示すように、半導体モジュール１ではトランスチップ６において、この発明の低電圧コイルの一例としての一次側（低圧側）の下コイル２０と、この発明の高電圧コイルの一例としての二次側（高圧側）の上コイル２１とが上下方向に間隔を置いて対向している。下コイル２０および上コイル２１は、それぞれ、渦巻き状に形成されている。

下コイル２０の内側コイルエンド２２（渦巻きの内側末端）および外側コイルエンド９２（渦巻きの外側末端）には、それぞれ、低電圧配線２４および低電圧配線９３が接続されている。低電圧配線２４，９３の末端は、低電圧パッド１３として露出している。
上コイル２１の内側コイルエンド２３および外側コイルエンド９４には、それぞれ、高電圧配線２５（内側コイルエンド配線）および高電圧配線９５（外側コイルエンド配線）が接続されている。高電圧配線２５，９５の末端は、高電圧パッド１４として露出している。

コントローラチップ５には、或るパッド１０と或るパッド１１とを接続する配線９０の途中に、トランジスタＴｒ１が設けられている。また、他のパッド１０と他のパッド１１とを接続する配線９１の途中に、トランジスタＴｒ２が設けられている。トランジスタＴｒ１，Ｔｒ２は、それぞれ、配線９０，９１の導通・遮断を行うスイッチング素子である。配線９０側のパッド１０，１１は、それぞれ、ボンディングワイヤ１２，１５を通じて入力電圧および外側コイルエンド９２側の低電圧パッド１３に接続されている。配線９１側のパッド１０，１１は、それぞれ、ボンディングワイヤ１２，１５を通じて接地電圧および内側コイルエンド２２側の低電圧パッド１３に接続されている。

第１印加状態（Ｔｒ１：ＯＮ、Ｔｒ２：ＯＦＦ）と第２印加状態（Ｔｒ１：ＯＦＦ、Ｔｒ２：ＯＮ）が交互に繰り返されるようにコントローラチップ５を制御することによって、トランスチップ６の下コイル２０に周期的なパルス電圧が発生する。たとえば、図２では、基準電圧＝０Ｖ（接地電圧）に対して５Ｖのパルス電圧が下コイル２０で発生する。
トランスチップ６では、直流信号が下コイル２０と上コイル２１との間で遮断されつつ、電磁誘導によって、下コイル２０で発生したパルス電圧に基づく交流信号のみが選択的に高圧側（上コイル２１）に伝達される。伝達される交流信号は、下コイル２０と上コイル２１との間の変圧比に応じて昇圧され、ボンディングワイヤ１８を通じて、ドライバチップ７に取り出される。たとえば、図２では、５Ｖのパルス電圧が、基準電圧＝１２００Ｖに対して１５Ｖのパルス電圧としてドライバチップ７に取り出される。ドライバチップ７は、入力された１５Ｖのパルス電圧をＳｉＣパワーＭＯＳＦＥＴ（たとえば、ソース－ドレイン間電圧＝１２００Ｖ）のゲート電極（図示せず）に印加することによって、当該ＭＯＳＦＥＴのスイッチング動作を行う。

なお、図２で示した具体的な電圧値は、半導体モジュール１の動作を説明するために用いた一例に過ぎない。ドライバチップ７（ＨＶ領域）の基準電圧は１２００Ｖを超える値（たとえば、３７５０Ｖ等）であってもよい。
図３は、図１のトランスチップ６の平面構造を説明するための模式図である。図４は、トランスチップ６の下コイル２０が配置された層の平面構造を説明するための模式図である。図５は、トランスチップ６の上コイル２１が配置された層の平面構造を説明するための模式図である。図６は、トランスチップ６の断面図（図３のVI－VI線断面図）である。図７は、図６における上コイル２１およびその周辺の拡大図である。図６では、明瞭化のために、金属部分のみをハッチングで示している。

次に、トランスチップ６の内部構造を、より具体的に説明する。
トランスチップ６は、図６に示すように、半導体基板２６と、半導体基板２６上に形成された絶縁層積層構造２７とを含む。半導体基板２６としては、Ｓｉ（シリコン）基板、ＳｉＣ（炭化珪素）基板等を適用することができる。
絶縁層積層構造２７は、半導体基板２６の表面から順に積層された複数（図６では１２層）の絶縁層２８からなる。複数の絶縁層２８は、半導体基板２６の表面に接する最下層の絶縁層２８を除いて、それぞれ、下層のエッチングストッパ膜２９と、上層の層間絶縁膜３０との積層構造からなる。最下層の絶縁層２８は、層間絶縁膜３０のみからなる。エッチングストッパ膜２９としては、たとえば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜等を使用することができ、層間絶縁膜３０としては、たとえば、ＳｉＯ_２膜を使用することができる。

下コイル２０および上コイル２１は、絶縁層積層構造２７において互いに異なる絶縁層２８に形成され、一層以上の絶縁層２８を挟んで互いに対向している。この実施形態では、下コイル２０が半導体基板２６から４層目の絶縁層２８に形成され、上コイル２１は、下コイル２０との間に６層の絶縁層２８を挟んで、１１層目の絶縁層２８に形成されている。

図３～図５に示すように、下コイル２０および上コイル２１は、それぞれ、中央に平面視楕円形の内方領域３１，３２が区画されるように、その内方領域３１，３２の周囲を取り囲む楕円環状の領域に形成されている。
各内方領域３１，３２を取り囲む領域における下コイル２０および上コイル２１の構造は、図７に示された上コイル２１を参照して説明できる。すなわち、図７に示すように、内方領域３２を取り囲む領域において、絶縁層２８には、楕円渦巻き状のコイル溝３３が形成されている。コイル溝３３は、層間絶縁膜３０およびその下方のエッチングストッパ膜２９を貫通して形成されている。これにより、コイル溝３３の上端および下端は、それぞれ、上方の絶縁層２８のエッチングストッパ膜２９および下方の絶縁層２８の層間絶縁膜３０に開放した面となっている。

コイル溝３３の内面（側面および底面）には、バリアメタル３４が形成されている。バリアメタル３４は、コイル溝３３に上方が開放した空間が形成されるように、当該側面および底面に倣って膜状に形成されている。この実施形態では、バリアメタル３４は、コイル溝３３の内面に近い側からＴａ（タンタル）膜、ＴａＮ（窒化タンタル）膜およびＴａ膜をこの順に積層することによって形成されている。そして、コイル溝３３においてバリアメタル３４の内側にＣｕ（銅）配線材料３５を埋め込むことによって、バリアメタル３４およびＣｕ配線材料３５からなる埋め込みコイルの一例としての上コイル２１が形成されている。

上コイル２１は、その上面が絶縁層２８の上面と面一になるように形成されている。これにより、上コイル２１は、側面、上面および下面において、互いに異なる絶縁層２８に接している。具体的には、上コイル２１が埋め込まれた絶縁層２８は、エッチングストッパ膜２９および層間絶縁膜３０が上コイル２１の側面に接しており、この絶縁層２８の上側に形成された絶縁層２８は、下層のエッチングストッパ膜２９のみが上コイル２１の上面に接している。また、下側の絶縁層２８は、上層の層間絶縁膜３０のみが上コイル２１の下面に接している。

なお、ここでは説明を省略するが、下コイル２０も上コイル２１と同様に、コイル溝にバリアメタルおよびＣｕ配線材料を埋め込むことによって形成されている。
図３，図６および図７に示すように、高電圧パッド１４は、絶縁層積層構造２７の表面（最上層の絶縁層２８の層間絶縁膜３０上）に形成されている。高電圧パッド１４は、絶縁層積層構造２７の積層方向に沿ってトランスチップ６を上方から見た平面視において、上コイル２１が配置された中央の高電圧領域（ＨＶ領域）３６に配置されている。

ここで、高電圧領域３６は、上コイル２１が埋め込まれた絶縁層２８における、上コイル２１および上コイル２１と同電位の配線が形成された領域、およびそれら形成領域の周辺部を含む。この実施形態では、図５に示すように、上コイル２１がトランスチップ６の長手方向に間隔を置いて２つずつペアで合計４つ形成されている。各ペアの上コイル２１の内方領域３２および隣り合う上コイル２１間には、それぞれ、内側コイルエンド配線３７および外側コイルエンド配線９６が形成されている。これにより、各ペアでは、一方の上コイル２１および他方の上コイル２１が、その間の共通の外側コイルエンド配線９６によって互いに電気的に接続されており、これら両方の上コイル２１、その間の外側コイルエンド配線９６および各上コイル２１内の内側コイルエンド配線３７は全て同電位となっている。したがって、当該絶縁層２８では、各上コイル２１の内方領域３２および各ペアにおける上コイル２１間の領域も、上コイル２１、内側コイルエンド配線３７もしくは外側コイルエンド配線９６からの電界が及ぶ範囲内として、高電圧領域３６に含まれている。なお、下コイル２１（低電圧コイル）が配置された領域は、平面視では高電圧領域３６に一致するが、高電圧コイル２１から複数の絶縁層２８によって隔離されており、上コイル２１からの電界の影響がほとんど及ばないので、この実施形態で言う高電圧領域３６に含まれるものではない。

そして、高電圧パッド１４は、より具体的には図３に示すように、各上コイル２１の内方領域３２の上方および各ペアにおける上コイル２１間の領域の上方に一つずつ、合計６個配置されている。
たとえば図６および図７に示すように、或る高電圧パッド１４は、上コイル２１と同一の絶縁層２８に埋め込まれた内側コイルエンド配線３７に、ビア３８を介して接続されている。図示はしないが、他の高電圧パッド１４は、同様の構造によって、上コイル２１と同一の絶縁層２８に埋め込まれた外側コイルエンド配線９６にビアを介して接続されている。これにより、上コイル２１に伝達された交流信号を、内側コイルエンド配線３７およびビア３８、ならびに外側コイルエンド配線９６およびビア（図示せず）を介して、高電圧パッド１４から出力することができる。すなわち、内側コイルエンド配線３７およびそれに接続されたビア３８、ならびに外側コイルエンド配線９６およびそれに接続されたビアを合わせたものが、それぞれ、図２の高電圧配線２５および高電圧配線９５となる。

なお、内側コイルエンド配線３７およびビア３８は、それぞれ上コイル２１と同様に、図７に示すように、配線溝３９，４０にバリアメタル４１，４２およびＣｕ配線材料４３，４４を埋め込むことによって形成されている（外側コイルエンド配線９６およびそれに接続されたビアについても同じ）。バリアメタル４１，４２には、前述のバリアメタル３４と同じ材料を適用することができる。

一方、絶縁層積層構造２７には、高電圧領域３６とは電気的に切り離された低電位の領域（ＬＶ領域）として、低電圧領域４６（図４および図６）、外側低電圧領域４７（図３～図７）および中間領域４８（図３～図７）が設定されている。
低電圧領域４６は、下コイル２０が埋め込まれた絶縁層２８における、下コイル２０および下コイル２０と同電位の配線が形成された領域、およびそれら形成領域の周辺部を含んでいる。低電圧領域４６は、下コイル２０と上コイル２１との関係と同様に、一層以上の絶縁層２８を挟んで高電圧領域３６に対向している。下コイル２０は、この実施形態では、図４に示すように、上コイル２１と対向する位置、すなわちトランスチップ６の長手方向に間隔を置いて２つずつペアで合計４つ形成されている。各ペアの下コイル２０の内方領域３１および隣り合う下コイル２０間には、それぞれ、内側コイルエンド配線４９および外側コイルエンド配線９７が形成されている。これにより、各ペアでは、一方の下コイル２０および他方の下コイル２０が、その間の共通の外側コイルエンド配線９７によって互いに電気的に接続されており、これら両方の下コイル２０、その間の外側コイルエンド配線９７および各下コイル２０内の内側コイルエンド配線４９は全て同電位となっている。したがって、当該絶縁層２８では、各下コイル２０の内方領域３１および各ペアにおける下コイル２０間の領域も、下コイル２０、内側コイルエンド配線４９もしくは外側コイルエンド配線９７からの電界が及ぶ範囲内として、低電圧領域４６に含まれている。なお、内側コイルエンド配線４９は、図５に示すように、平面視において高電圧側の内側コイルエンド配線３７からずれた位置に配置されている。

外側低電圧領域４７は、図３～図５に示すように、高電圧領域３６および低電圧領域４６を取り囲むように設定され、中間領域４８は、高電圧領域３６および低電圧領域４６と外側低電圧領域４７との間に設定されている。
図３，図６および図７に示すように、低電圧パッド１３は、外側低電圧領域４７において絶縁層積層構造２７の表面（最上層の絶縁層２８の層間絶縁膜３０上）に形成されている。低電圧パッド１３は、この実施形態では、トランスチップ６の長手方向に互いに間隔を置いて６個設けられた高電圧パッド１４のそれぞれの側方に一つずつ、合計６個配置されている。各低電圧パッド１３は、絶縁層積層構造２７内を引き回された低電圧配線２４，９３によって、下コイル２０に接続されている。

低電圧配線２４は、貫通配線５１と、引き出し配線５２とを含む。
貫通配線５１は、外側低電圧領域４７において各低電圧パッド１３から少なくとも下コイル２０が形成された絶縁層２８を貫通して、下コイル２０よりも下方の絶縁層２８に達する柱状に形成されている。より具体的には、貫通配線５１は、それぞれ、上コイル２１および下コイル２０と同一の絶縁層２８に埋め込まれた島状（四角形状）の低電圧層配線５３，５４と、それらの間を接続する複数のビア５５と、上側の低電圧層配線５３と低電圧パッド１３とを接続するビア５６と、下側の低電圧層配線５４と引き出し配線５２とを接続するビア５７とを含む。

引き出し配線５２は、低電圧領域４６から、下コイル２０よりも下方の絶縁層２８を介して外側低電圧領域４７に引き出された線状に形成されている。より具体的には、引き出し配線５２は、前述の内側コイルエンド配線４９と、下コイル２０よりも下方の絶縁層２８に埋め込まれ、下コイル２０を下方で横切る線状の引き出し層配線５８と、引き出し層配線５８と内側コイルエンド配線４９とを接続するビア５９とを含む。引き出し層配線５８は、ビア８６を介して半導体基板２６に接続されている。これにより、低電圧配線２４は、基板電圧（たとえば接地電圧）に固定される。

なお、配線４９，５３，５４，５８およびビア５５～５７，５９は、それぞれ上コイル２１と同様に、配線溝にバリアメタルおよびＣｕ配線材料を埋め込むことによって形成されている。一例として、図７に示すように、低電圧層配線５３およびビア５５，５６は、それぞれ、配線溝６０～６２にバリアメタル６３～６５およびＣｕ配線材料６６～６８を埋め込むことによって形成されている。バリアメタル６３～６５には、前述のバリアメタル３４と同じ材料を適用することができる。

なお、詳細は省略するが、低電圧配線９３も、低電圧配線２４と同様に、貫通配線（図示せず）と、引き出し配線９８（図３～図５）とを含む配線によって構成されている。
以上の構成により、或る低電圧パッド１３は、図３～図６に示すように、貫通配線５１および引き出し配線５２を介して、下コイル２０の内側コイルエンド配線４９に接続されている。また、他の低電圧パッド１３は、図３～図６に示すように、貫通配線および引き出し配線９８を介して、下コイル２０の外側コイルエンド配線９６に接続されている。これにより、低電圧パッド１３に入力された信号を、貫通配線５１および引き出し配線５２を介して下コイル２１に伝達することができる。

絶縁層積層構造２７には、低電圧配線２４よりもさらに外側にシールド層６９が形成されている。このシールド層６９は、外部からデバイス内に水分が入ったり、端面のクラックが内部に広がったりすることを防止する。
シールド層６９は、図３～図６に示すように、トランスチップ６の端面に沿って壁状に形成されており、その底部において半導体基板２６に接続されている。これにより、シールド層６９は、基板電圧（たとえば接地電圧）に固定される。より具体的には、シールド層６９は、図６に示すように、それぞれ、上コイル２１、下コイル２０および引き出し層配線５８と同一の絶縁層２８に埋め込まれたシールド層配線７０～７２と、それらの間を接続する複数のビア７３と、最下層のシールド層配線７２と半導体基板２６とを接続するビア７４とを含む。シールド層配線７０～７２およびビア７３，７４は、それぞれ上コイル２１と同様に、配線溝にバリアメタルおよびＣｕ配線材料を埋め込むことによって形成されている。

さらに、絶縁層積層構造２７上には、保護膜７５およびパッシベーション膜７６が、絶縁層積層構造２７の全面に順に積層されている。パッシベーション膜７６の上には、上コイル２１の直上の領域を選択的に覆う楕円環状のコイル保護膜７７が形成されている。それらの膜７５～７７には、低電圧パッド１３および高電圧パッド１４をそれぞれ露出させるためのパッド開口７８，７９が形成されている。

保護膜７５は、たとえばＳｉＯ_２からなり、１５０ｎｍ程度の厚さを有している。パッシベーション膜７６は、たとえばＳｉＮからなり、１０００ｎｍ程度の厚さを有している。コイル保護膜７７は、たとえばポリイミドからなり、４０００ｎｍ程度の厚さを有している。
次に、トランスチップ６の各部の詳細について、以下に説明を加える。

図２で説明したように、トランスチップ６の下コイル２０と上コイル２１との間には、大きな電位差（たとえば、１２００Ｖ程度）が生じる。そのため、下コイル２０と上コイル２１と間に配置される絶縁層２８は、その電位差による絶縁破壊を生じない耐圧を実現可能な厚さを有していなければならない。
そこで、この実施形態では、図６に示すように、３００ｎｍ程度のエッチングストッパ膜２９および２１００ｎｍ程度の層間絶縁膜３０の積層構造からなる絶縁層２８を、コイル間に複数層（たとえば６層）介在させて、絶縁層２８のトータルの厚さＬ２を１２．０μｍ～１６．８μｍにすることによって、下コイル２０と上コイル２１との間の縦方向のＤＣ絶縁を実現している。

しかしながら、この出願の発明者らが、トランスを備える半導体チップにおける層間膜の厚さとサージ破壊電圧との関係を実験したところ、図８に示す結果が得られた。図８において、層間膜とは、この実施形態における絶縁層２８と同様の構造を有する膜である。図８によると、コイル間の層間膜の層数を増やして膜厚を大きくすればするほど、縦方向のＤＣ絶縁が良好に実現できているにも関わらず、たとえば、上コイル２１と低電圧パッド１３との間（コイル－パッド間）や、上コイル２１とシールド層２６との間（コイル－シールド間）といった横方向の破壊が支配的になっていることが分かる。

通常は、下コイル２０と上コイル２１と間の絶縁層２８のトータル厚さＬ２に比べて、上コイル２１と外側低電圧領域４７との距離Ｌ０（この実施形態では、中間領域４８の幅）の方が大きい。たとえば、距離Ｌ０は１００μｍ～４５０μｍが一般的であり、前述の厚さＬ２との比（距離Ｌ０／厚さＬ２）で表せば、６／１～４０／１となる。したがって、たとえば高電圧領域３６と外側低電圧領域４７との間に、下コイル２０と上コイル２１との間（高電圧領域３６と低電圧領域４６との間）の電位差と同等の電位差が生じても、それらの領域の距離だけを考えれば、理論上は距離Ｌ０＞厚さＬ２であるから絶縁破壊は生じない。しかしながら、図８で証明されるように、コイル間の層間膜が厚くなれば、横方向の破壊が支配的になってしまうのである。なお、図６では、距離Ｌ０よりも厚さＬ２の方が大きく表されているが、実際には距離Ｌ０＞＞厚さＬ２の関係にある。

この点、この出願の発明者らは、高電圧領域３６と外側低電圧領域４７との間に、電気的にフローティングされた金属部材からなるシールドを設ければ、外側低電圧領域４７の特定部位に対する電界集中を緩和して、横方向の破壊を防止できることを見出した。
そこで、この実施形態では、図３および図５に示すように、平面視で高電圧領域３６を取り囲むキャパシタ８０が、中間領域４８に設けられている。図３および図５では、複数の高電圧領域３６が共通のキャパシタ８０によって取り囲まれているが、各高電圧領域３６が個別に取り囲まれていてもよい。

キャパシタ８０の断面構造は、図６および図７に示される。すなわち、キャパシタ８０は、上コイル２１が埋め込まれた絶縁層２８、下コイル２０が埋め込まれた絶縁層２８およびそれらの間の絶縁層２８のそれぞれに埋め込まれており、全体として絶縁層２８のコイル形成領域を取り囲む壁状に形成されている。
各キャパシタ８０は、各絶縁層２８に埋め込まれた複数の電極板８７からなる。複数の電極板８７は、等間隔で３つ以上（図６および図７では、５つ）設けられており、それぞれが電気的にフローティングされている。また、各絶縁層２８に埋め込まれた電極板８７は、上下に連なって配列されている。すなわち、絶縁層積層構造２７を断面で見たときに、或るキャパシタ８０を構成する電極板８７が、その上下の電極板８７と重なり合っている。これにより、互いに異なる絶縁層２８に埋め込まれた複数の電極板８７が、絶縁層積層構造２７の積層方向に沿って隙間のないシールド板を構成している。

各電極板８７は、上コイル２１と同様に、図７に示すように、配線溝８１にバリアメタル８２およびＣｕ配線材料８３を埋め込むことによって形成されている。バリアメタル８２には、前述のバリアメタル３４と同じ材料を適用することができる。
また、上コイル２１とキャパシタ８０との横方向距離Ｌ１は、上コイル２１と下コイル２０との間の絶縁層２８のトータル厚さＬ２よりも大きい。たとえば、距離Ｌ１は、２５μｍ～４００μｍである。なお、図６では、距離Ｌ１よりも厚さＬ２の方が大きく表されているが、実際には距離Ｌ１＞＞厚さＬ２の関係にある。

このキャパシタ８０によって、上コイル２１－下コイル２０間に高電圧を印加したときに、外側低電圧領域４７に配置された低電位の導電部（たとえば、低電圧パッド１３、低電圧層配線５３、ビア５５、低電圧層配線５４、シールド層６９等）へ電界が集中することを緩和することができる。特に、上コイル２１（高電圧コイル）と同一層およびその近傍の層に配置された矩形状の低電圧パッド１３や低電圧層配線５３には、その角部に電界が集中してサージ破壊が起こり易い。しかし、キャパシタ８０が配置されることで、そのようなサージ破壊を効果的に防止することができる。しかも、この実施形態では、キャパシタ８０が高電圧領域３６を取り囲んでいるので、上コイル２１から放出される電界が、その向きに依らずに緩和される。その結果、高電圧領域３６－外側低電圧領域３７間の耐圧を向上させることができる。

また、キャパシタ８０を構成する電極板８７が、シールド層６９を構成する要素と同一の絶縁層２８に埋め込まれているので、キャパシタ８０とシールド層６９とを同一の工程で形成することができる。
＜変形例＞
（１）キャパシタ８０のパターンに関する変形例 図９～図１３は、キャパシタ８０のパターンに関する変形例を示す。

図９の構成では、各キャパシタ８０を構成する複数の電極板８７は、非等間隔で３つ以上設けられている。たとえば、高電圧領域３６から離れるに従って間隔を広くなるように、複数の電極板８７が配列されている。
図１０の構成では、各絶縁層２８に埋め込まれた電極板８７が、絶縁層積層構造２７の積層方向に沿って、断続的に配列されている。すなわち、絶縁層積層構造２７を断面で見たときに、或るキャパシタ８０を構成する電極板８７が、その上下の電極板８７と重なり合っていない。たとえば、図１０に示すように、或るキャパシタ８０を構成する電極板８７が、その上下のキャパシタ８０を構成する複数の電極板８７の隙間の領域に配置されていてもよい。

図１１の構成では、キャパシタ８０は、選択的に、上コイル２１用の絶縁層２８および下コイル２０用の絶縁層２８に埋め込まれている。すなわち、キャパシタ８０は、上コイル２１用および下コイル２０用の絶縁層２８のみに埋め込まれ、それらの間の絶縁層２８に埋め込まれていなくてもよい。
図１２の構成では、キャパシタ８０は、中間領域４８において、高電圧領域３６と低電圧パッド１３が配置された領域（パッド領域）との間に選択的に形成され、パッド領域の反対側の領域には形成されていない。一方、図１３の構成はその逆で、キャパシタ８０が、パッド領域の反対側の領域に選択的に形成され、パッド領域側には形成されていない。
（２）キャパシタ８０に代わる構造を示す変形例
図１４～図１６は、キャパシタ８０に代わる構造を示す変形例である。具体的には、電極板８７が、同一の絶縁層２８内で横方向に重ならないように独立して設けられており、各絶縁層２８にキャパシタ構造が設けられていない場合を示す。

図１４の構成では、各絶縁層２８に埋め込まれた電極板８７が、上下に連なって配列されている。一方、図１５の構成では、各絶縁層２８に埋め込まれた電極板８７が、絶縁層積層構造２７の積層方向に沿って、断続的に配列されている。
なお、この項で示す変形例は、あくまでもキャパシタ構造が形成されていないことを示すものである。したがって、同一の絶縁層２８に複数の電極板８７が設けられていても、それらが横方向に重なっていなければよい。たとえば、図１６に示すように、高電圧領域３６を取り囲む破線楕円８４を形成する複数の電極板８７が配列されており、破線楕円８４の内方領域に、破線楕円８４を構成する複数の電極板８７の隙間の領域に対向するように電極板８７が配置されていてもよい。
（３）半導体基板２６の接続状態に関する変形例
図１７～図１９は、半導体基板２６の接続状態に関する変形例を示す。

図１７の構成では、図６のビア８６が省略され、低電圧配線２４が基板電圧に固定されていない。
図１８の構成では、図６のビア７４が省略され、シールド層６９が基板電圧に固定されていない。
図１９の構成では、図６のビア８６およびビア７４のどちらもが省略され、低電圧配線２４およびシールド層６９が基板電圧に固定されていない。

以上、本発明の一実施形態を説明したが、この発明は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、前述の実施形態では、高電圧コイルが上コイル２１で低電圧コイルが下コイル２０である場合を示したが、高電圧コイルが下コイル２０で低電圧コイルが上コイル２１であってもよい。

また、前述の実施形態では、高電圧コイル（上コイル２１）よりも低い電位に電気的に接続される導電体（低電位部）が、低電圧配線２４やシールド層６９のように、上コイル２１が埋め込まれた絶縁層２８と同一の絶縁層２８に必ず形成されている場合のみ取り上げたが、導電体は、当該同一の絶縁層２８に設けられていなくてもよい。たとえば、上コイル２１が埋め込まれた絶縁層２８の上方もしくは下方の数層に形成された導電体に対しても、この発明は、横方向のサージ破壊の低減効果を十分に発揮することができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、前述の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
半導体装置は、絶縁層と、前記絶縁層中で上下に間隔を置いて配置された高電圧コイルおよび低電圧コイルと、平面視において、前記高電圧コイル用の高電圧領域の周囲に配置された低電圧領域に設けられ、前記高電圧コイルよりも低い電位に接続された低電位部と、前記高電圧コイルと前記低電圧領域との間に配置され、電気的にフローティングされた金属部材からなる電界シールド部とを含む。

高電圧コイルと低電圧領域との間に電界シールド部が設けられているので、低電位部への電界集中を緩和することができる。これにより、高電圧コイル－低電圧領域間の耐圧を向上させることができる。
前記半導体装置では、前記電界シールド部は、横方向に間隔を置いて対向する複数の電極板からなるキャパシタを含む。この場合、前記電極板は、等間隔で３つ以上設けられていてもよいし、非等間隔で３つ以上設けられていてもよい。

前記半導体装置では、前記低電位部は、前記低電圧コイルに接続された低電圧配線を含む。
前記半導体装置では、前記低電位部は、前記絶縁層の表面に露出し、前記低電圧配線に接続された低電圧パッドを含み、前記電界シールド部は、前記高電圧コイルと前記低電圧パッドとの間に配置されている。

低電圧パッドが角部を有している場合、当該角部に電界が集中してサージ破壊が起こり易い。電界シールド部が高電圧コイル－低電圧パッド間に配置されることで、そのようなサージ破壊を効果的に防止することができる。
前記半導体装置では、前記絶縁層は、順に積層された複数の絶縁膜を含む絶縁膜積層構造からなり、前記高電圧コイルおよび前記低電圧コイルは、それぞれ、別々の前記絶縁膜に埋め込まれており、一層以上の前記絶縁膜が、前記高電圧コイルと前記低電圧コイルとの間に介在しており、前記電界シールド部は、少なくとも一層の前記絶縁膜に埋め込まれた電極板からなる。

この場合、同一の前記絶縁膜に複数の前記電極板が間隔を置いて対向しており、当該複数の電極板がキャパシタを構成していてもよい。そして、前記電極板は、等間隔で３つ以上設けられていてもよいし、非等間隔で３つ以上設けられていてもよい。
また、前記電極板は、同一の前記絶縁膜内で横方向に重ならないように独立して設けられていてもよい。

前記半導体装置では、前記電極板は、前記高電圧コイル用の前記絶縁膜、前記低電圧コイル用の前記絶縁膜、およびそれらの間の前記絶縁膜に埋め込まれている。この場合、高電圧コイル用および低電圧コイル用の絶縁膜の間の絶縁膜は、複数の膜であってもよいし、単膜であってもよい。複数の膜の場合、電極板は、その全ての膜に埋め込まれていてもよいし、選択的に一部の膜のみに埋め込まれていてもよい。

前記半導体装置では、各前記絶縁膜に埋め込まれた前記電極板は、上下に連なって配列されている。
前記半導体装置では、前記電極板は、選択的に、前記高電圧コイル用の前記絶縁膜および前記低電圧用の前記絶縁膜に埋め込まれている。すなわち、電極板は、高電圧コイル用および低電圧コイル用の絶縁膜のみに埋め込まれ、それらの間の絶縁膜に埋め込まれていなくてもよい。

前記半導体装置では、前記低電位部は、前記高電圧領域を取り囲むように複数の前記絶縁膜に埋め込まれたシールド層を含み、前記電極板は、前記シールド層と同一の前記絶縁膜に埋め込まれている。この構成では、シールド層と電界シールド部（電極板）とを同一の工程で形成することができる。
前記半導体装置では、前記高電圧コイルが相対的に前記絶縁膜積層構造の表面に近い側に配置された上コイルであり、前記低電圧コイルが前記上コイルの下方に配置された下コイルであり、前記低電位部は、前記下コイルに接続され、前記絶縁膜積層構造を積層方向に貫通する低電圧配線を含む。

前記半導体装置では、前記低電位部は、前記絶縁層積層構造の表面に露出し、前記低電圧配線に接続された低電圧パッドを含む。
低電圧パッドが角部を有している場合、当該角部に電界が集中してサージ破壊が起こり易い。電界シールド部が高電圧コイル－低電圧パッド間に配置されることで、そのようなサージ破壊を効果的に防止することができる。

前記半導体装置では、前記高電圧コイルと前記電界シールド部との横方向距離Ｌ１が、前記高電圧コイルと前記低電圧コイルとの上下方向距離Ｌ２よりも大きい。
前記半導体装置では、前記電界シールド部は、前記高電圧コイルを取り囲んでいる。これにより、高電圧コイルから放出される電界が、その向きに依らずに緩和される。
前記半導体装置は、前記絶縁層を支持する基板を含み、前記低電圧コイルは、前記基板に接続されている。

半導体モジュールは、前記半導体装置と、前記半導体装置の前記低電圧コイルに電気的に接続された低電圧素子と、前記半導体装置の前記高電圧コイルに電気的に接続された高電圧素子と、前記半導体装置、前記低電圧素子および前記高電圧素子を一括して封止する樹脂パッケージとを含む。
高電圧領域３６と外側低電圧領域４７との間に大きな電位差（例えば、数千ボルト）が生じた場合に横方向で破壊が生じるという課題（図８参照）は、次の本発明の他の実施形態１および２で示す構成によって解決することもできる。
（１）本発明の他の実施形態１
本発明の他の実施形態１は、図２０～図２４に示すように、中間領域４８にキャパシタ８０が設けられていない点で、前述の実施形態と異なっている。

そして、図８で説明した課題に関して、この出願の発明者らは、横方向の破壊を引き起こすリーク電流の原因が、上コイル２１に接する絶縁膜の構成材料に関係することを見出した。
そこで、本発明の他の実施形態１では、ほとんどの絶縁層２８を、引張応力ＳｉＮ膜（Tensile－SiN）からなるエッチングストッパ膜２９と、内部応力として圧縮応力を有するＳｉＯ_２膜からなる層間絶縁膜３０との重ね合わせで形成しているが、上コイル２１が埋め込まれた絶縁層２８およびその一層上の絶縁層２８に関しては選択的に、エッチングストッパ膜２９として内部応力として圧縮応力を有する圧縮応力膜を採用している。そのような圧縮応力膜は、たとえば、内部応力として４００ＭＰａ～８００ＭＰａの圧縮応力を有していることが好ましい。具体的には、ＳｉＯ_２に比べてＳｉの比率が大きいＳｉＯ_ｘ（０＜ｘ＜２）膜が好ましく、圧縮応力を有するＳｉＮ膜（Compressive－SiN）であってもよい。ＳｉＯ_ｘ膜は、原料ガスの流量を調整してＳｉの組成比を変更することを除いては、ＳｉＯ_２膜と同じ製法で作製することができる。一方、圧縮応力ＳｉＮ膜は、引張応力ＳｉＮ膜の製造工程において、たとえばＳｉＨ_４流量、Ｎ_２流量等の条件を調整することによって作製することができる。

これにより、絶縁層２８の面方向（横方向）に沿って上コイル２１から低電圧配線２４やシールド層６９へリーク電流が流れることを抑制することができる。その結果、上コイル２１と、低電圧配線２４およびシールド層６９との間に大きな電位差が生じても、当該電位差による絶縁破壊を防止することができる。
しかも、エッチングストッパ膜２９として圧縮応力膜が採用された絶縁層２８を除く複数の絶縁層２８に関しては、圧縮応力を有するＳｉＯ_２からなる層間絶縁膜３０と、引張応力ＳｉＮ膜からなるエッチングストッパ膜２９とを交互に配置できるので、絶縁層積層構造２７の積層界面において応力をキャンセルしながら絶縁層２８を積層させることができる。その結果、トランスチップ６の製造工程において、絶縁層積層構造２７を支持する半導体基板２６の母体となる半導体ウエハに大きな反り変形が生じることを防止することができる。

なお、上コイル２１が埋め込まれた絶縁層２８を除く絶縁層２８のエッチングストッパ膜２９としては、たとえば、ＳｉＣ膜、ＳｉＣＮ膜等を使用してもよい。
以上、本発明の他の実施形態１を説明したが、本発明の他の実施形態１では種々の設計変更を施すことが可能である。
なお、本発明の他の実施形態１の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
［項１］
順に積層された複数の絶縁層からなる絶縁層積層構造と、
前記絶縁層積層構造において互いに異なる前記絶縁層に形成され、一層以上の前記絶縁層を挟んで互いに対向する高電圧コイルおよび低電圧コイルと、
前記高電圧コイルが配置された高電圧領域の側方の外側領域に形成され、前記高電圧コイルよりも低い電位に電気的に接続される導電体とを含み、
前記高電圧コイルに接する前記絶縁層は、前記高電圧コイルとの接触部分に内部応力として圧縮応力を有する圧縮応力膜を含む、半導体装置。

この構成によれば、絶縁層の高電圧コイルと接触する部分が圧縮応力膜で形成されているので、当該絶縁層の面方向（横方向）に沿って高電圧コイルから導電体へリーク電流が流れることを抑制することができる。これにより、高電圧コイルと導電体との間に大きな電位差が生じても、当該電位差による絶縁破壊を防止することができる。
［項２］
前記高電圧コイルは、一つの前記絶縁層の上面から下面まで貫通するコイル溝に埋め込まれた埋め込みコイルを含み、
前記高電圧コイルに接する前記絶縁層は、前記高電圧コイルが埋め込まれた絶縁層と、その上下に配置されていて、それぞれ、前記高電圧コイルの上面および下面に接する絶縁層とを含む、項１に記載の半導体装置。
［項３］
前記圧縮応力膜は、ＳｉＯ_２に比べてＳｉの比率が大きいＳｉＯ_ｘ（０＜ｘ＜２）膜を含む、項１または２に記載の半導体装置。

この構成によれば、圧縮応力膜がＳｉＯ_ｘ（０＜ｘ＜２）膜であるので、良好なリーク電流低減効果を実現することができる。
［項４］
前記圧縮応力膜は、圧縮応力ＳｉＮ膜を含む、項１または２に記載の半導体装置。
［項５］
前記圧縮応力膜は、内部応力として４００ＭＰａ～８００ＭＰａの圧縮応力を有している、項１～４のいずれか一項に記載の半導体装置。
［項６］
各前記絶縁層は、薄膜と、前記薄膜上に形成されたＳｉＯ_２からなる層間絶縁膜との積層構造からなり、
前記高電圧コイルに接する前記絶縁層の前記薄膜が、選択的に前記圧縮応力膜で形成されており、
前記高電圧コイルに接する前記絶縁層を除く他の前記絶縁層の前記薄膜は、内部応力として引張応力を有する引張応力膜で形成されている、項１～５のいずれか一項に記載の半導体装置。

この構成によれば、高電圧コイルに接する絶縁層の薄膜を選択的に圧縮応力膜に変更するだけでよい。これにより、当該絶縁層を除く複数の絶縁層に関しては、圧縮応力を有するＳｉＯ_２からなる層間絶縁膜と、引張応力膜からなる薄膜とを交互に配置できるので、積層界面において応力をキャンセルしながら絶縁層を積層させることができる。その結果、絶縁層積層構造が半導体基板（ウエハ）上に形成される場合において、半導体基板に大きな反り変形が生じることを防止することができる。
［項７］
前記導電体は、前記高電圧コイルと同一の前記絶縁層に形成された導体層を含む、項１～６のいずれか一項に記載の半導体装置。
［項８］
前記高電圧領域において前記絶縁層積層構造の表面に形成された高電圧パッドと、
前記外側領域において前記絶縁層積層構造の表面に形成された低電圧パッドとをさらに含み、
前記高電圧コイルが相対的に前記絶縁層積層構造の表面に近い側に配置された上コイルであり、前記低電圧コイルが前記上コイルの下方に配置された下コイルであり、
前記導電体は、前記低電圧パッドから複数の前記絶縁層を厚さ方向下方に貫通し、前記下コイルに電気的に接続された低電圧配線を含む、項１～７のいずれか一項に記載の半導体装置。

この構成によれば、上記の耐圧構造（絶縁破壊防止構造）が形成されているので、下コイルへのコンタクト用の低電圧配線を、絶縁層積層構造を貫通させて形成することができる。これにより、高電圧パッドおよび低電圧パッドの両方を絶縁層積層構造の表面に形成でき、パッドに対するワイヤボンディングを簡単に行うことができる。
［項９］
前記低電圧配線は、前記下コイルの内側のコイルエンドから、前記下コイルよりも下方の前記絶縁層を介して前記外側領域に引き出された引き出し配線を含む、項８に記載の半導体装置。
［項１０］
前記高電圧パッドは、前記上コイルの中央部の上方に配置されており、
前記上コイルの内側のコイルエンドから前記絶縁層を厚さ方向上方に貫通し、前記高電圧パッドに接続された高電圧配線をさらに含む、項８または９に記載の半導体装置。
［項１１］
前記導電体は、前記低電圧配線よりもさらに外側において、前記高電圧領域を取り囲むように複数の前記絶縁層を厚さ方向下方に貫通して形成されたシールド層を含む、項８～１０のいずれか一項に記載の半導体装置。
［項１２］
前記高電圧コイルと前記低電圧コイルとの間の前記絶縁層の厚さＬ２に比べて、前記高電圧コイルと前記導電体との間の距離Ｌ０の方が大きい、項１～１１のいずれか一項に記載の半導体装置。
［項１３］
前記厚さＬ２と前記距離Ｌ０の比（距離Ｌ０／厚さＬ２）は、６／１～４０／１である、項１２に記載の半導体装置。
［項１４］
前記厚さＬ２は１２．０μｍ～１６．８μｍであり、前記距離Ｌ０は１００μｍ～４５０μｍである、項１２または１３に記載の半導体装置。
［項１５］
項１～１４のいずれか一項に記載の半導体装置と、
前記半導体装置の前記低電圧コイルに電気的に接続された低電圧素子と、
前記半導体装置の前記高電圧コイルに電気的に接続された高電圧素子と、
前記半導体装置、前記低電圧素子および前記高電圧素子を一括して封止する樹脂パッケージとを含む、半導体モジュール。

この構成によれば、項１～１４のいずれか一項に記載の半導体装置が備えられているので、絶縁破壊が生じ難い信頼性の高いトランスモジュールを実現することができる。
（２）本発明の他の実施形態２
図８で説明した課題に関して、この出願の発明者らは、横方向の破壊を引き起こすリーク電流の原因が、（１）上コイル２１の側方に互いに異なる絶縁材料の接触による異種界面の形成、および（２）絶縁層積層構造２７の製造過程において、ＣＶＤ等の製膜によってダメージを受けた加工界面の存在に関係することを見出した。

そこで、本発明の他の実施形態２では、図２５，図２７，図２８および図２９に示すように、上コイル２１が埋め込まれた絶縁層２８およびその一層上の絶縁層２８における中間領域４８において、選択的にエッチングストッパ膜２９が除去された除去領域１１０が形成されている。除去領域１１０は、図２５および図２７に示すように、各高電圧領域３６を取り囲む一つの帯状（たとえば、５０μｍ～１００μｍ幅）に形成されている。特に、図２５および図２７に示すように、全体に丸みを帯びた角部がない形状（本発明の他の実施形態２では略楕円環状）であれば、電界が集中し難くて良い。

除去領域１１０の形成によって、絶縁層積層構造２７の積層界面のうち上コイル２１が接する積層界面１１１には、中間領域４８において、当該積層界面１１１に対して上側の層間絶縁膜３０（ＳｉＯ_２）が、下側の層間絶縁膜３０（ＳｉＯ_２）と接触して同種界面構造１１２が形成されている。
これにより、絶縁層２８の面方向（横方向）に沿って上コイル２１から低電圧配線２４やシールド層６９へリーク電流が流れても、当該同種界面構造１１２によって低減させることができる。つまり、少なくとも中間領域４８において互いに異なる絶縁材料同士の接触（本発明の他の実施形態２ではＳｉＯ_２とＳｉＮとの接触）による異種界面をなくすことによって、リーク電流を低減することができる。その結果、上コイル２１と、低電圧配線２４およびシールド層６９との間に大きな電位差が生じても、当該電位差による絶縁破壊を防止することができる。

しかも、本発明の他の実施形態２では、さらに、当該積層界面１１１に対して下側の層間絶縁膜３０に除去領域１１０と同一パターンのトレンチ１１３が層間絶縁膜３０の厚さ方向途中まで形成されていて、上側の層間絶縁膜３０が、除去領域１１０を介して当該トレンチ１１３に埋め込まれている。これにより、上コイル２１から外側低電圧領域４７までの積層界面１１１の距離を、トレンチ１１３の深さｄ分、延ばすことができる。その結果、リーク電流の経路を長くできるので、積層界面１１１に加工界面が存在していても、リーク電流を良好に低減することができる。

図３０Ａ～図３０Ｈは、同種界面構造１１２の形成に関連する工程を説明するための断面図である。
図２９に示した埋め込みタイプの同種界面構造１１２を形成するには、たとえば、図３０Ａに示すように、上コイル２１が埋め込まれる絶縁層２８の下方の絶縁層２８にビア５５が形成される。

次に、図３０Ｂに示すように、たとえばプラズマＣＶＤ法によって、ＳｉＮからなるエッチングストッパ膜２９およびＵＳＧ膜１１４が順に形成される。
次に、図３０Ｃに示すように、ＵＳＧ膜１１４上にフォトレジスト（図示せず）が形成され、ＵＳＧ膜１１４、エッチングストッパ膜２９および層間絶縁膜３０が順にエッチングされる。これにより、除去領域１１０およびトレンチ１１３が同時に形成される。

次に、図３０Ｄに示すように、高密度プラズマＣＶＤ（ＨＤＰ）によってトレンチ１１３がＳｉＯ_２で埋め戻された後、続けて、プラズマＣＶＤによってさらにＳｉＯ_２が堆積させられる。その後、ＣＭＰによってＳｉＯ_２の表面が平坦化される。これにより、トレンチ１１３に同種界面構造１１２を有する絶縁層２８が形成される。
次に、図３０Ｅに示すように、下方の絶縁層２８との間に同種界面構造１１２を有する絶縁層２８に、上コイル２１、低電圧層配線５３および内側コイルエンド配線３７が形成される。

次に、図３０Ｆに示すように、たとえばプラズマＣＶＤ法によって、ＳｉＮからなるエッチングストッパ膜２９およびＵＳＧ膜１１５が順に形成される。
次に、図３０Ｇに示すように、ＵＳＧ膜１１５上にフォトレジスト（図示せず）が形成され、ＵＳＧ膜１１５、エッチングストッパ膜２９および層間絶縁膜３０が順にエッチングされる。これにより、除去領域１１０およびトレンチ１１３が同時に形成される。

次に、図３０Ｈに示すように、高密度プラズマＣＶＤ（ＨＤＰ）によってトレンチ１１３がＳｉＯ_２で埋め戻された後、続けて、プラズマＣＶＤによってさらにＳｉＯ_２が堆積させられる。その後、ＣＭＰによってＳｉＯ_２の表面が平坦化される。これにより、トレンチ１１３に同種界面構造１１２を有する絶縁層２８が形成される。
以上、本発明の他の実施形態２を説明したが、本発明の他の実施形態２では種々の設計変更を施すことが可能である。

たとえば、図３１に示すように、同種界面構造１１２は、上コイル２１の下面に接する下側の積層界面１１１のみに選択的に形成されていてもよいし、図３２に示すように、上コイル２１の上面に接する上側の積層界面１１１のみに選択的に形成されていてもよい。
また、図３３に示すように、除去領域１１０は、互いに間隔を空けてストライプ状に形成されていてもよい。このストライプ状の除去領域１１０に合わせて、トレンチ３０もストライプ状に形成されていることが好ましい。この場合、ストライプ状の除去領域１１０のラインアンドスペース（Ｌ／Ｓ）は、１μｍ／１μｍ～１０μｍ／１０μｍであることが好ましい。ストライプ状の除去領域１１０は、前述の図３０Ｃおよび図３０Ｇに示す工程において、エッチングのためのフォトレジストのパターンをストライプ状にすることによって形成することができる。

また、図３４に示すように、上コイル２１を、Ｃｕ配線材料３５の埋め込みコイルではなく、Ａｌ（アルミニウム）膜のパターニングによって形成する場合には、エッチングストッパ２９を省略し、絶縁層２８をＳｉＯ_２からなる層間絶縁膜３０のみで形成することができる。この構成では、絶縁層積層構造２７の全ての積層界面に同種界面構造１１２が形成されるので、前述のトレンチ１１３を形成してリーク電流の経路を長くすることによって、リーク電流の低減効果をより効果的に得ることができる。

なお、本発明の他の実施形態２の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
［項１］
順に積層された複数の絶縁層からなる絶縁層積層構造と、
前記絶縁層積層構造において互いに異なる前記絶縁層に形成され、一層以上の前記絶縁層を挟んで互いに対向する高電圧コイルおよび低電圧コイルと、
前記高電圧コイルが配置された高電圧領域の側方の外側領域に形成され、前記高電圧コイルよりも低い電位に電気的に接続される導電体とを含み、
前記絶縁層積層構造の複数の積層界面のうち前記高電圧コイルが接する積層界面には、前記高電圧領域と前記外側領域との間の中間領域において、当該積層界面を介して前記絶縁層が同じ絶縁材料で接触することによって同種界面構造が形成されている、半導体装置。

この構成によれば、少なくとも中間領域に同種界面構造が形成されているので、高電圧コイルから導電体へ向かってリーク電流が流れても、当該同種界面構造によって低減させることができる。つまり、少なくとも中間領域において互いに異なる絶縁材料同士の接触による異種界面をなくすことによって、リーク電流を低減することができる。これにより、高電圧コイルと導電体との間に大きな電位差が生じても、当該電位差による絶縁破壊を防止することができる。
［項２］
前記高電圧コイルは、一つの前記絶縁層の上面から下面まで貫通するコイル溝に埋め込まれた埋め込みコイルを含み、
前記高電圧コイルに接する前記積層界面は、前記高電圧コイルが埋め込まれた絶縁層と、その上下に配置されていて、それぞれ、前記高電圧コイルの上面および下面に接する絶縁層とで形成された界面を含む、項１に記載の半導体装置。
［項３］
前記同種界面構造では、相対的に下側の絶縁層にトレンチが形成されていて、前記下側の絶縁層の上面に接する上側の絶縁層が前記トレンチに埋め込まれるように形成されている、項１または２に記載の半導体装置。

この構成によれば、高電圧コイルから外側領域までの界面距離を、トレンチの深さ分、延ばすことができる。これにより、リーク電流の経路を長くできるので、リーク電流を一層低減することができる。
［項４］
前記絶縁層積層構造の各絶縁層は、第１絶縁材料からなる薄膜と、前記薄膜上に形成された第２絶縁材料からなる層間絶縁膜との積層構造からなり、
前記高電圧コイルが接する積層界面に対して上側の絶縁層が、前記中間領域において前記薄膜が選択的に除去された除去領域を有しており、
前記除去領域を介して、前記上側の絶縁層の層間絶縁膜が、前記積層界面に対して下側の絶縁層の層間絶縁膜と接触して前記同種界面構造を形成している、項１または２に記載の半導体装置。
［項５］
前記同種界面構造では、前記下側の絶縁層の前記層間絶縁膜に前記除去領域と同一パターンのトレンチが形成されていて、前記上側の絶縁層の前記層間絶縁膜が、前記除去領域を介して前記トレンチに埋め込まれるように形成されている、項４に記載の半導体装置。

この構成によれば、高電圧コイルから外側領域までの界面距離を、トレンチの深さ分、延ばすことができる。これにより、リーク電流の経路を長くできるので、リーク電流を一層低減することができる。
［項６］
前記除去領域は、一つの帯状に形成されている、項４または５に記載の半導体装置。
［項７］
前記帯状の除去領域の幅は、５０μｍ～１００μｍである、項６に記載の半導体装置。
［項８］
前記除去領域は、互いに間隔を空けてストライプ状に形成されている、項４または５に記載の半導体装置。

特に、項８では、前記同種界面構造において、前記下側の絶縁層の前記層間絶縁膜に前記ストライプ状の除去領域と同一パターンのストライプトレンチが形成されていて、前記上側の絶縁層の前記層間絶縁膜が、前記除去領域を介して前記ストライプトレンチに埋め込まれるように形成されていることが好ましい。これにより、高電圧コイルから外側領域までの界面距離を一層延ばすことができるので、リーク電流をさらに低減することができる。
［項９］
前記ストライプ状の除去領域のラインアンドスペース（Ｌ／Ｓ）は、１μｍ／１μｍ～１０μｍ／１０μｍである、項８に記載の半導体装置。
［項１０］
前記薄膜がＳｉＮ膜からなり、前記層間絶縁膜がＳｉＯ_２膜からなる、項４～９のいずれか一項に記載の半導体装置。
［項１１］
前記導電体は、前記高電圧コイルと同一の前記絶縁層に形成された導体層を含む、項１～１０のいずれか一項に記載の半導体装置。
［項１２］
前記高電圧領域において前記絶縁層積層構造の表面に形成された高電圧パッドと、
前記外側領域において前記絶縁層積層構造の表面に形成された低電圧パッドとをさらに含み、
前記高電圧コイルが相対的に前記絶縁層積層構造の表面に近い側に配置された上コイルであり、前記低電圧コイルが前記上コイルの下方に配置された下コイルであり、
前記導電体は、前記低電圧パッドから複数の前記絶縁層を厚さ方向下方に貫通し、前記下コイルに電気的に接続された低電圧配線を含む、項１～１１のいずれか一項に記載の半導体装置。

この構成によれば、上記の耐圧構造（絶縁破壊防止構造）が形成されているので、下コイルへのコンタクト用の低電圧配線を、絶縁層積層構造を貫通させて形成することができる。これにより、高電圧パッドおよび低電圧パッドの両方を絶縁層積層構造の表面に形成でき、パッドに対するワイヤボンディングを簡単に行うことができる。
［項１３］
前記低電圧配線は、前記下コイルの内側のコイルエンドから、前記下コイルよりも下方の前記絶縁層を介して前記外側領域に引き出された引出し配線をさらに含む、項１２に記載の半導体装置。
［項１４］
前記高電圧パッドは、前記上コイルの中央部の上方に配置されており、
前記上コイルの内側のコイルエンドから前記絶縁層を厚さ方向上方に貫通し、前記高電圧パッドに接続された高電圧配線をさらに含む、項１２または１３に記載の半導体装置。
［項１５］
前記導電体は、前記低電圧配線よりもさらに外側において、前記高電圧領域を取り囲むように複数の前記絶縁層を厚さ方向下方に貫通して形成されたシールド層を含む、項１２～１４のいずれか一項に記載の半導体装置。
［項１６］
前記高電圧コイルと前記低電圧コイルとの間の前記絶縁層の厚さＬ２に比べて、前記高電圧コイルと前記導電体との間の距離Ｌ０の方が大きい、項１～１５のいずれか一項に記載の半導体装置。
［項１７］
前記厚さＬ２と前記距離Ｌ０の比（距離Ｌ０／厚さＬ２）は、６／１～４０／１である、項１６に記載の半導体装置。
［項１８］
前記厚さＬ２は１２．０μｍ～１６．８μｍであり、前記距離Ｌ０は１００μｍ～４５０μｍである、項１６または１７に記載の半導体装置。
［項１９］
項１～１８のいずれか一項に記載の半導体装置と、
前記半導体装置の前記低電圧コイルに電気的に接続された低電圧素子と、
前記半導体装置の前記高電圧コイルに電気的に接続された高電圧素子と、
前記半導体装置、前記低電圧素子および前記高電圧素子を一括して封止する樹脂パッケージとを含む、半導体モジュール。

この構成によれば、項１～１８のいずれか一項に記載の半導体装置が備えられているので、絶縁破壊が生じ難い信頼性の高いトランスモジュールを実現することができる。
以上のように、この発明の前述の一実施形態、他の実施形態１および２は、絶縁層の表面に沿う方向（横方向）に間隔を空けて配置された高電圧領域と低電圧領域との間における絶縁破壊を防止することを課題としている点で共通している。これらの形態は、それぞれ、高電圧領域と低電圧領域との間に破壊防止のための構造Ａ～Ｃを設けることによって、当該課題を解決する。

本発明の一実施形態は、構造Ａ：電気的にフローティングされた金属部材からなる電界シールド部（好ましくは、電界シールド部は、横方向に間隔を置いて対向する複数の電極板からなるキャパシタである）の一例として、キャパシタ８０を開示する。本発明の他の実施形態１は、構造Ｂ：高電圧領域に接するように設けられ、内部応力として圧縮応力を有する圧縮応力膜の一例として、ＳｉＯ_２に比べてＳｉの比率が大きいＳｉＯ_ｘ（０＜ｘ＜２）膜、圧縮応力を有するＳｉＮ膜からなる絶縁層２８を開示する。本発明の他の実施形態２は、構造Ｃ：同じ絶縁材料からなる絶縁層が接触することで形成された同種界面構造の一例として、ＳｉＯ_２／ＳｉＯ_２からなる同種界面構造１１２を開示する。

これらの構造Ａ～Ｃは、それぞれ単独で採用してもよいが、互いに組み合わせることによって、より一層の高耐圧化を図ることもできる。たとえば、高電圧領域と低電圧領域との間に構造Ａ～Ｃ全てが設けられていてもよいし、構造Ａ，Ｂの組み合わせ、構造Ａ，Ｃの組み合わせ、構造Ａ，Ｃの組み合わせが設けられていてもよい。構造Ａ，Ｂの組み合わせの一例としては、図６において、上コイル２１が埋め込まれた絶縁層２８およびその一層上の絶縁層２８に関して選択的に、圧縮応力を有するエッチングストッパ膜２９（圧縮応力膜）を採用すればよい。また、構造Ａ，Ｃの組み合わせの一例としては、図６において、キャパシタ８０と高電圧領域３６との間、または外側低電圧領域４７とキャパシタ８０との間に、同種界面構造１１２を設ければよい。

また、前述の各図の開示から把握される構成要素は、異なる図との間でも互いに組み合わせることができる。

１ 半導体モジュール
２ 樹脂パッケージ
５ コントローラチップ
６ トランスチップ
７ ドライバチップ
１３ 低電圧パッド
１４ 高電圧パッド
２０ 下コイル
２１ 上コイル
２２ 内側コイルエンド
２３ 内側コイルエンド
２４ 低電圧配線
２５ 高電圧配線
２６ 半導体基板
２７ 絶縁層積層構造
２８ 絶縁層
２９ エッチングストッパ膜
３０ 層間絶縁膜
３１ 内方領域
３２ 内方領域
３３ コイル溝
３５ Ｃｕ配線材料
３６ 高電圧領域
３７ 内側コイルエンド配線
４６ 低電圧領域
４７ 外側低電圧領域
４８ 中間領域
４９ 内側コイルエンド配線
５１ 貫通配線
５２ 引き出し配線
６９ シールド層
８０ キャパシタ
８７ 電極板
１１０ 除去領域
１１１ 積層界面
１１２ 同種界面構造
１１３ トレンチ

Claims (20)

1. 第１リードフレームと、
   前記第１リードフレームに接合された第１半導体チップと、
   第２リードフレームと、
   前記第２リードフレームに接合された第２半導体チップと、
   前記第２リードフレームに接合され、平面視において前記第１半導体チップと前記第２半導体チップとの間に配置されたインダクタチップとを含み、
   前記インダクタチップは、
   下側インダクタ配線と、
   断面視において前記下側インダクタ配線に対向するように前記下側インダクタ配線の上方に形成され、互いに隣り合う配線を有する上側インダクタ配線と、
   平面視において前記下側インダクタ配線および前記上側インダクタ配線を取り囲み、接地電位とは異なる電位である周辺配線とを含み、
   前記上側インダクタ配線を形成する配線において互いに隣り合う配線間の距離は、前記周辺配線と前記上側インダクタ配線を形成する配線のうち最も外側の配線との距離よりも小さく、
   前記周辺配線と前記上側インダクタ配線を形成する配線のうち最も外側の配線との距離は、前記上側インダクタ配線が有する曲線部分の全体にわたって一定であり、
   前記周辺配線は、前記下側インダクタ配線および前記上側インダクタ配線から電気的に分離されている、半導体装置。
2. 平面視において、前記周辺配線のさらに外側に形成され、前記周辺配線とは異なる電位に接続された第２周辺配線をさらに含む、請求項１に記載の半導体装置。
3. 前記第２周辺配線は、接地電位に接続されている、請求項２に記載の半導体装置。
4. 前記下側インダクタ配線と前記上側インダクタ配線との間には、絶縁体が介在している、請求項３に記載の半導体装置。
5. 前記上側インダクタ配線の上方にはコイル保護層が形成されている、請求項４に記載の半導体装置。
6. 前記コイル保護層は、前記上側インダクタ配線の厚さよりも大きな厚さを有している、請求項５に記載の半導体装置。
7. 前記上側インダクタ配線を形成する配線は、互いに等しい間隔を空けて形成されている、請求項６に記載の半導体装置。
8. 前記下側インダクタ配線は、互いに隣り合う配線を有しており、
   前記下側インダクタ配線を形成する配線は、互いに等しい間隔を空けて形成されている、請求項７に記載の半導体装置。
9. 前記下側インダクタ配線に接続され、かつ前記インダクタチップの表面に形成されたパッドに接続された配線パターンを含む、請求項８に記載の半導体装置。
10. 前記上側インダクタ配線は、Ｃｕを含む材料で形成されている、請求項９に記載の半導体装置。
11. 前記下側インダクタ配線は、Ｃｕを含む材料で形成されている、請求項１０に記載の半導体装置。
12. 前記第２半導体チップから前記第１半導体チップへは、前記インダクタチップを介して制御信号が印加される、請求項１１に記載の半導体装置。
13. 前記第１半導体チップ、前記第２半導体チップおよび前記インダクタチップは、ＳＯＰ（Small Outline Package）パッケージとして封止されている、請求項１２に記載の半導体装置。
14. 前記パッドは、平面視において四角形状に形成されている、請求項１３に記載の半導体装置。
15. 前記コイル保護層は、ポリイミドを含む材料で形成されている、請求項１４に記載の半導体装置。
16. 前記第１半導体チップと前記インダクタチップとを接続する金属配線を含む、請求項１５に記載の半導体装置。
17. 前記第１半導体チップに形成された高出力トランジスタと、
    前記第２半導体チップに形成された低出力トランジスタとを含み、
    前記高出力トランジスタは、前記低出力トランジスタの定格出力電圧よりも高い定格出力電圧を有している、請求項１６に記載の半導体装置。
18. 平面視において、前記インダクタチップは、前記第２半導体チップよりも小さなサイズを有している、請求項１７に記載の半導体装置。
19. 平面視において、前記インダクタチップは、前記第１半導体チップよりも小さなサイズを有している、請求項１８に記載の半導体装置。
20. 前記上側インダクタ配線は、丸みを帯びた形状に形成されている、請求項１９に記載の半導体装置。

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