JP5375952B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に異なる電源電圧に基づき、交流結合素子を介して通信を行う第１の半導体基板及び第２の半導体基板を有する半導体装置に関する。

一般に、高耐圧のパワートランジスタを用いたシステム制御を行うためには、複数の半導体チップ又は半導体パッケージが用いられる。そこで、図２９〜３１に高耐圧のパワートランジスタＰＴｒを制御する半導体装置のブロック図を示す。図２９〜３１に示すように、このようなシステムでは、パワートランジスタＰＴｒの制御信号を生成する制御回路１０１とパワートランジスタＰＴｒを駆動するゲート駆動回路１０３とを絶縁インタフェース１０２により接続する。

制御回路１０１は、電動機や照明機器などに与える電力量を調整するために、パルス幅変調（ＰＷＭ（Pulse Width Modulation）変調）などを用いてパワートランジスタＰＴｒの制御信号を生成する。制御回路１０１は主に、マイクロコントローラ、ＰＷＭ変調回路、タイマ回路、比較器、アナログデジタル変換回路などを有する。ゲート駆動回路１０３は、例えばフォトカプラの受信側のフォトトランジスタのインピーダンスの変化を検出し、パワートランジスタＰＴｒのゲート端子を制御する。

絶縁インタフェース１０２は、制御回路１０１とゲート駆動回路Ｄｒｖを電気的に絶縁しながら交流的には結合し、制御信号等の必要な情報のみを伝達する交流結合素子を有する。図２９は交流結合素子としてフォトカプラを用いたものであり、図３０は交流結合素子として磁気結合型カプラ（例えば、トランスフォーマ）を用いたものであり、図３１は交流結合素子として容量結合型カプラ（例えば、コンデンサ）を用いたものである。また、交流結合素子としてトランスフォーマ又はコンデンサを用いた場合、これら交流結合素子を介して信号を伝達するために変調回路と復調回路とが用いられる。絶縁インタフェース１０２としてトランスを用いた例が特許文献１〜１３に開示されている。また、絶縁インタフェース１０２として、コンデンサを用いた例が特許文献３、１４に開示されている。

図２９〜３１では、半導体基板にハッチングを付し、半導体パッケージを長鎖線で囲んだ。図２９〜３１に示すように、絶縁インタフェースは制御回路１０１側の回路とゲート駆動回路１０３側の回路とを絶縁する必要があるため、いずれのカプラを用いた場合であっても２つの半導体基板を必要とする。つまり、図２９〜３１において示したように、絶縁インタフェース１０２を用いてシステムを構成した場合、半導体基板の数及び半導体パッケージの数が増加する問題がある。この問題は、絶縁インタフェースを用いてモーター駆動制御システムや照明システムを構築する場合に問題となる。

そこで、一般的なモーター制御駆動システムのブロック図を図３２に示し、照明システムのブロック図を図３３に示す。図３２に示すモーター駆動制御システムは、３相電動機を駆動するシステムであり、３相電動機を駆動するために６個のパワートランジスタＰＴｒが設けられる。また、パワートランジスタＰＴｒに高電圧電源を供給する電源回路１１０が設けられる。この電源回路１１０は、１００〜２５０Ｖの交流電源から０〜１ｋＶの直流電源を生成する交流直流変換回路である。電源回路１１０では、交流直流変換をパワートランジスタＰＴｒのスイッチング動作により行う。つまり、図３２に示すモーター駆動制御システムでは、８個のパワートランジスタＰＴｒを制御する必要がある。そのため、パワートランジスタＰＴｒの数に応じて８個の絶縁インタフェース１０２と８個のゲート駆動回路１０３が必要となる。これにより、図３２に示すモーター駆動制御システムでは、Ｎを制御対象とするパワートランジスタＰＴｒの個数として２Ｎ＋１個の半導体パッケージが必要になり、半導体基板の数は３Ｎ＋１個が必要となる。

また、図３３に示す照明システムは、照明素子１２２として発光ダイオードを用いるものである。図３３に示す照明システムは、発光ダイオードの照度調整機能を有する。発光素子として発光ダイオードを使う場合、照度は素子に流れる電流におおよそ比例する。そのため、発光ダイオードに流れる電流量を所望の値に制御する方法が用いられる。図３３に示す例では、発光ダイオードに流れる電流を検出するためのシャント抵抗Ｒｓｈｕｎｔを用意し、シャント抵抗Ｒｓｈｕｎｔに発生する電圧を所望の値にするように、負帰還のフィードバック制御を行う。図３３に示す照明システムでは、この負帰還フィードバック制御を行うために絶縁インタフェース１０２が用いられる。

図３３に示す制御回路１０１では、シャント抵抗Ｒｓｈｕｎｔから得られた電圧を照度調整信号と比較し、その大小に応じてＰＷＭ変調回路がパルス信号のデューティ比を変更する。例えば、シャント抵抗Ｒｓｈｕｎｔから得られる電圧が照度調整信号の電圧よりも低い場合、ＰＷＭ変調回路はパルス信号のデューティ比を大きく（パルス幅を太く）する。これにより、トランス１２１の一次側コイルに電圧が印加される時間が長くなり、二次側コイルから供給される電力が大きくなるため、シャント抵抗Ｒｓｈｕｎｔから得られる電圧が上昇する。逆に、シャント抵抗Ｒｓｈｕｎｔから得られる電圧が照度調整信号の電圧よりも高い場合、ＰＷＭ変調回路はパルス信号のデューティ比を小さく（パルス幅を細く）する。これにより、トランス１２１の二次側コイルから供給される電力が小さくなるため、シャント抵抗Ｒｓｈｕｎｔから得られる電圧が下降する。電源回路１２０は、このような負帰還制御を行うことで、所望の電圧を出力する。

このとき、照明システムでは、パワーＭＯＳトランジスタＰＭをＰＷＭ変調信号により制御するために、制御回路１０１及び絶縁インタフェース１０２、ゲート駆動回路１０３が用いられる。これは、耐圧の高い回路では動作速度が不足するためにＰＷＭ制御信号を生成することができないため、耐圧が必要なゲート駆動回路１０３と動作速度が必要な制御回路１０１とを異なるプロセスで製造する必要があるためである。つまり、図３３に示す照明システムにおいても、パワーＭＯＳトランジスタＰＭを制御するために少なくとも３つの半導体パッケージと４つの半導体基板を必要とする。

図３２、３３に示すように、絶縁インタフェースを必要とするシステムでは、半導体基板数及び半導体パッケージ数が増加する問題がある。そこで、特許文献１５では、パルス制御回路、トランスフォーマ、ゲート駆動回路を１つのパッケージに収めたハイブリッドＩＣが提案されている。このハイブリッドＩＣを用いることで、絶縁インタフェースを用いるシステムの半導体パッケージの数を低減することができる。

米国特許第４７８５３４５号 米国特許第５９５２８４９号 米国特許第６２４９１７１号 米国特許第６２６２６００号 米国特許第６５２５５６６号 米国特許第６８７３０６５号 米国特許第６９０３５７８号 米国特許第６９２２０８０号 米国特許第７０６４４４２号 米国特許第７０７５３２９号 米国特許第７３０２２４７号 特表２００１-５２１１６０号 特表２００３-５２３１４７号 米国特許第４７８０７９５号 特開２００５-０８０３７２号

しかしながら、特許文献１５において示されるハイブリッドＩＣが内蔵するパルストランスはチップ上に形成することができないため、パルストランスを含む半導体パッケージが大きくなる問題がある。また、パルストランスは体積が大きいため、１つの半導体パッケージに複数のパルストランスを封入することは困難である。つまり、２個以上のパワートランジスタを駆動する場合、ハイブリッドＩＣがパワートランジスタの個数に応じて増加することになる。

また、パルストランスをオンチップトランスフォーマに置き換えた場合、トランスフォーマの結合係数が低く、受信側チップに伝達される信号振幅が小さくなる、又は、オンチップトランスフォーマのインダクタンスが小さいため、低周波信号が伝播できず受信側チップに伝達されるパルス信号のパルス幅を十分に確保できなくなる。そのため、特許文献１５に記載のハイブリッドＩＣでは、高耐圧トランジスタで構成されるゲートドライバが十分に動作できるパルス信号を伝達できない問題がある。

つまり、特許文献１５において示されたハイブリッドＩＣを用いても、動作の信頼性を確保しながら、絶縁インタフェースを含む半導体装置の回路面積、又は、実装面積を十分に削減できない問題がある。

このような課題に鑑み、本発明では、動作の信頼性を確保しながら、絶縁インタフェースを含む半導体装置の回路面積、又は、実装面積を削減することを目的とする。

本発明にかかる半導体装置は、制御対象回路に対する制御信号を生成する制御回路と、前記制御信号を変調して送信信号を生成する送信回路と、を有する第１の半導体基板と、前記送信回路から送信された送信信号を復調して前記制御信号を再生する受信回路と、前記受信回路から出力された前記制御信号に基づき前記制御対象回路を駆動する駆動回路と、を有し、前記第１の半導体基板と電気的に絶縁された第２の半導体基板と、半導体基板上に形成され、前記第１の半導体基板と前記第２の半導体基板とを交流的に結合する交流結合素子と、前記第１の半導体基板、前記第２の半導体基板及び前記交流結合素子が搭載される半導体パッケージと、有する。

本発明では、動作の信頼性を確保しながら、絶縁インタフェースを含む半導体装置の回路面積、又は、実装面積を削減することができる。

実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる制御回路のブロック図である。 実施の形態１にかかるレベルシフタのブロック図である。 実施の形態１にかかるゲート駆動回路のブロック図である。 実施の形態１にかかる半導体装置を構成する半導体基板の模式的な断面図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 図１０、１１にしめす半導体装置を構成する半導体基板の模式的な断面図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 図１６に示す半導体装置の半導体基板の模式的な断面図である。 図１６に示す半導体装置の半導体基板の模式的な断面図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置の実装状態を示す模式図である。 実施の形態１にかかる半導体装置を適用した半導体パッケージの模式図である。 図２１に示す半導体パッケージを適用したモーター駆動制御システムのブロック図である。 図２１に示す半導体パッケージを適用したモーター駆動制御システムのブロック図である。 実施の形態１にかかる半導体装置を適用した半導体パッケージの模式図である。 図２５に示す半導体パッケージを適用したモーター駆動制御システムのブロック図である。 図２５に示す半導体パッケージを適用したモーター駆動制御システムのブロック図である。 実施の形態１にかかる半導体装置を適用した電源制御回路のブロック図である。 実施の形態２にかかる半導体装置の実装状態を示す模式図である。 絶縁インタフェース（フォトカプラ）を用いた一般的な半導体装置のブロック図である。 絶縁インタフェース（トランスフォーマ）を用いた一般的な半導体装置のブロック図である。 絶縁インタフェース（コンデンサ）を用いた一般的な半導体装置のブロック図である。 従来の絶縁インタフェースを用いたモーター駆動制御システムのブロック図である。 従来の絶縁インタフェースを用いた照明装置のブロック図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置の実装状態を示す模式図を示す。図１に示すように、本実施の形態にかかる半導体装置は、第１の半導体基板ＣＨＰ１と第２の半導体基板ＣＨＰ２を有する。この第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２は、１つの半導体パッケージに搭載されるものである。

第１の半導体基板ＣＨＰ１は、制御回路と送信回路Ｔｘを有する。第２の半導体基板ＣＨＰ２は、受信回路Ｒｘとゲート駆動回路Ｄｒｖを有する。また、図１に示す例では、第２の半導体基板ＣＨＰ２に交流結合素子（例えば、トランスフォーマ）を有する。トランスフォーマは、一次側コイルＬ１、二次側コイルＬ２を有する。二次側コイルＬ２は、パッドとワイヤボンディングを介して第１の半導体基板ＣＨＰ１に設けられた送信回路Ｔｘの出力と接続される。このトランスフォーマは、本実施の形態の半導体装置において絶縁インタフェースとして機能する。また、本実施の形態では、絶縁インタフェースとして、半導体基板上に形成された交流結合素子（例えば、トランスフォーマ、コンデンサ）を用いる。そこで、半導体基板上に形成されたトランスフォーマを場合に応じてオンチップトランスフォーマと称し、コンデンサをオンチップコンデンサと称す。

まず、第１の半導体基板ＣＨＰ１と第２の半導体基板ＣＨＰ２の製造プロセスについて説明する。第１の半導体基板ＣＨＰ１は、第２の半導体基板ＣＨＰ２とは異なる半導体プロセスで製造される。第１の半導体基板ＣＨＰ１は、第２の半導体基板ＣＨＰ２よりも微細なプロセスにより製造される。これにより、第１の半導体基板ＣＨＰ１のチップ面積縮小による製造コストの低減、及び、消費電力を小さくすることが可能である。

第２の半導体基板ＣＨＰ２は、パワートランジスタのゲート端子を駆動するために５Ｖ〜１５Ｖ程度の耐圧を要求される。そのため、例えば０．１３μｍ程度の最小寸法の微細プロセスを用いることが困難である。従って、第２の半導体基板ＣＨＰ２は第１の半導体基板よりも絶縁耐圧が高い旧世代の最小加工寸法がおおよそ０．５μｍよりも粗い製造プロセスで製造しても良い。第２の半導体基板ＣＨＰ２には主にゲート駆動回路Ｄｒｖと、トランスフォーマやキャパシタなどのパッシブ素子が形成される。これらの回路や素子が占有する面積は、半導体製造プロセスをより微細なものに置き換えても小さくすることは困難であり、製造プロセスの微細度に依存せず一定の面積を占有してしまう。従って、旧世代の製造プロセスにより製造される第２の半導体基板ＣＨＰ２に形成することで、チップ面積の増加に与える影響を低減することができる。

また、第２の半導体基板ＣＨＰ２には、受信回路Ｒｘとゲート駆動回路Ｄｒｖが形成される。ゲート駆動回路Ｄｒｖには、１５Ｖ程度の耐圧が要求される場合がある。一方、受信回路Ｒｘを構成するトランジスタに１５Ｖ耐圧のものを用いると、回路面積の増加、消費電力の増加、動作周波数の低下、又は、増幅器等の感度の低下等のデメリットが生じる。そこで、本実施の形態にかかる第２の半導体基板ＣＨＰ２では、受信回路Ｒｘの動作電圧をゲート駆動回路２２の動作電圧よりも低くする。つまり、受信回路Ｒｘを構成する回路素子（例えば、ＭＯＳトランジスタ）は、ゲート駆動回路２２を構成する回路素子（例えば、ＭＯＳトランジスタ）よりもゲート長が短く、ゲート絶縁膜厚が薄いトランジスタを用いる。これにより、受信回路Ｒｘの回路面積及び消費電力を低減し、受信感度を向上させる可能である。例えば、受信回路Ｒｘは最小ゲート長が０．５μｍ、ゲート絶縁膜の耐圧が５Ｖのトランジスタで構成し、ゲート駆動回路Ｄｒｖは最小ゲート長が１．２μｍ、ゲート絶縁膜の耐圧が１５Ｖのトランジスタで構成する。そして、受信回路Ｒｘを５Ｖの電源電圧で動作させ、ゲート駆動回路Ｄｒｖを１５Ｖの電源電圧で動作させる。このとき、図１では、図示を省略したが、受信回路Ｒｘが伝達する信号とゲート駆動回路Ｄｒｖが伝達する信号との振幅差を解消するために、受信回路Ｒｘとゲート駆動回路Ｄｒｖとの間にはレベルシフタを挿入する。

また、第２の半導体基板ＣＨＰ２には、オンチップトランスフォーマが形成される。本実施の形態では、第１の半導体基板ＣＨＰ１の送信回路Ｔｘの電源電圧及び信号振幅は１．０Ｖであり、第２の半導体基板ＣＨＰ２の受信回路Ｒｘの電源電圧及び信号振幅は５Ｖである。そのため、これら２つの回路の間で送受信が容易な電圧に変換するために、本実施の形態では、トランスフォーマのインダクタンス比を調整する。例えば、送信回路Ｔｘに接続される一次側コイルＬ１を１０ｎＨ、受信回路Ｒｘに接続される二次側コイルＬ２を５０ｎＨとする。これにより、送信回路Ｔｘから出力された１．０Ｖ振幅の信号を、トランスフォーマを介して５．０Ｖの振幅に変換して受信回路Ｒｘに入力することが可能になる。このようにすることで、第１の半導体基板ＣＨＰ１と第２の半導体基板ＣＨＰ２を耐圧が異なる製造プロセスで製造しても信号の伝達を確実に行うことが可能になる。また、高い電源電圧で動作する回路から低い電源電圧で動作する回路に信号を伝達する場合、インダクタンス比に基づきトランスフォーマにおいて信号の振幅レベル変換を行うことで、受信回路に過大な電圧が印加することを防止することができる。これにより、低い電源電圧で動作する受信回路の破壊を防止することができる。

続いて、本実施の形態にかかる半導体装置において用いられる回路について説明する。そこで、本実施の形態にかかる半導体装置の詳細なブロック図を図２に示す。図２に示すように、本実施の形態にかかる半導体装置では、第１の半導体基板ＣＨＰ１に制御回路ＣＯＮＴ、送信回路Ｔｘが搭載される。また、第２の半導体基板ＣＨＰ２にオンチップトランスフォーマ（一次側コイルＬ１及び二次側コイルＬ２により構成される）、受信回路Ｒｘ、レベルシフタＳＦＴ、ゲート駆動回路Ｄｒｖが搭載される。

まず、第１の半導体基板ＣＨＰ１に搭載される回路について説明する。制御回路ＣＯＮＴは、制御対象回路（本実施の形態では、パワートランジスタＰＴｒ）を制御するための制御信号を生成する。また、送信回路Ｔｘは、制御回路ＣＯＮＴが出力する制御信号を変調して送信信号を生成する。そして、送信回路Ｔｘは、送信信号により一次側コイルＬ１を駆動する。本実施の形態では、制御回路ＣＯＮＴと送信回路Ｔｘは、１．０Ｖの電源電圧に基づき動作するものとする。

制御回路ＣＯＮＴの詳細について説明する。図３に制御回路ＣＯＮＴのブロック図を示す。図３に示すように、制御回路ＣＯＮＴは、演算回路（ＭＰＵ（Multi Processing Unit）又はＤＳＰ（Digital Signal Processor））１０、メモリ１１、発振回路１２、ＰＷＭ変調回路１３、ＡＤＣ（アナログデジタル変換回路、Analog Digital Converter）１４を有する。演算回路１０は、例えば、モーターの回転制御や照明の出力制御を行う。メモリ１１は、演算回路１０で用いられるプログラムを格納する。ＰＷＭ変調回路１３は、演算回路１０から出力されるバイナリコードなどで表現されるデジタル信号をパルス幅に大小に変換することでＰＷＭ変調された制御信号を発生する。発振回路１２は、ＰＷＭ変調処理において用いられる鋸波や三角波を生成し、ＰＷＭ変調回路１３に与える。ＡＤＣ１４は、モーターやその他回路から得られるフィードバック信号（アナログ信号）をデジタル値に変換して演算回路１０に伝達する。演算回路１０による制御は、外部の操作スイッチからの入力信号や、電動機の回転センサ、位相検出センサ、電流センサ、電圧センサや、照明器具の電流センサ、照度センサなどからフィードバックされてくる信号に基づいて行われる。なお、制御回路ＣＯＮＴの構成は、制御対象回路に応じて、又は、その他システムの構成に応じて適宜変更することが可能である。

次いで、第２の半導体基板ＣＨＰ２に搭載される回路について説明する。トランスフォーマは、一次側コイルＬ１と二次側コイルＬ２とから構成される。受信回路Ｒｘは、トランスフォーマを介して得られるパルス信号を受信し、当該パルス信号を復調することで送信回路Ｔｘに入力された制御信号を再生して後段回路に伝達する。受信回路Ｒｘは、例えば、５Ｖの電源電圧に基づき動作する。

レベルシフタＳＦＴは、受信回路Ｒｘが出力した制御信号の振幅をゲート駆動回路Ｄｒｖの電源電圧に基づく振幅に変換する。そして、レベルシフタＳＦＴは、変換後の制御信号をゲート駆動回路Ｄｒｖに出力する。このレベルシフタＳＦＴの詳細な回路図を図４に示す。

図４に示すように、レベルシフタＳＦＴは、インバータＩＮＶ１、ＩＮＶ２、ＮＭＯＳトランジスタＮ１、Ｎ２、ＰＭＯＳトランジスタＰ１、Ｐ２を有する。インバータＩＮＶ１、ＩＮＶ２は、５Ｖの電源電圧に基づき動作する。インバータＩＮＶ１は、受信回路Ｒｘの出力信号を入力信号ＩＮとし、入力信号ＩＮを反転して出力する。インバータＩＮＶ２は、インバータＩＮＶ１の出力を反転させて出力する。ＮＭＯＳトランジスタＮ１は、ソースが接地端子に接続され、ドレインがＰＭＯＳトランジスタＰ１のドレインに接続される。ＮＭＯＳトランジスタＮ１のゲートには、インバータＩＮＶ２の出力信号が与えられる。ＮＭＯＳトランジスタＮ２は、ソースが接地端子に接続され、ドレインがＰＭＯＳトランジスタＰ２のドレインに接続される。ＮＭＯＳトランジスタＮ２のゲートには、インバータＩＮＶ１の出力信号が与えられる。ＰＭＯＳトランジスタＰ１、Ｐ２はクロスカップル接続されたトランジスタである。ＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源電圧（１５Ｖ）に接続される。このような回路構成とすることで、レベルシフタＳＦＴは、入力側の電源電圧に相当する（例えば、５Ｖ）の振幅の信号を出力側の電源電圧に相当する（例えば、１５Ｖ）の振幅を有する信号に変換する。

ゲート駆動回路Ｄｒｖは、受信回路Ｒｘ及びレベルシフタＳＦＴを介して得た制御信号に基づきパワートランジスタＰＴｒを駆動する。本実施の形態では、ゲート駆動回路Ｄｒｖは、１５Ｖの電源電圧に基づき動作する。ゲート駆動回路Ｄｒｖは、パワートランジスタＰＴｒのゲートを駆動するため、大きな電流供給能力を有するドライバである。ゲート駆動回路Ｄｒｖは、例えば、オープンドレイン、プッシュ・プル型の出力段を有する構成をとることができる。また、ゲート駆動回路Ｄｒｖの出力電流又はシンク電流は１０ｍＡ以上であることが望ましい。

ここで、ゲート駆動回路Ｄｒｖの回路例を説明する。ゲート駆動回路Ｄｒｖの回路図を図５に示す。図５に示すように、ゲート駆動回路Ｄｒｖは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが電源端子と接地端子との間に直列に接続されたインバータを複数有する。そして、各トランジスタのゲート幅ｗは、後段に配置されるトランジスタほど大きくなっている。これは、駆動能力のないトランジスタ（例えば、ゲート幅ｗが小さなトランジスタ）でゲート幅ｗが大きなトランジスタを駆動すると、駆動対象のトランジスタのゲート寄生容量により、駆動対象のトランジスタを駆動することができないためである。図５に示すように、徐々にゲート幅ｗが大きくなるようにトランジスタ（又はインバータ）を配置することで、このような不具合を防止することができる。

続いて、本実施の形態にかかる半導体装置を構成する第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２の製造プロセスについて詳細に説明する。そこで、本実施の形態にかかる半導体装置を構成する第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２の模式的な断面図を図６に示す。

上記において説明したように、第１の半導体基板ＣＨＰ１上には制御回路ＣＯＮＴが構成される。制御回路ＣＯＮＴは演算回路（例えばＭＰＵやＤＳＰ）などの複雑な論理回路を備える。そのため、第１の半導体基板ＣＨＰ１は、集積度の高い製造プロセスで形成した方がチップ面積を削減できる効果が大きい。また、第１の半導体基板ＣＨＰ１は、配線層数がより多い製造プロセスを用いることが好ましい。これにより、チップ面積を小さくしてコストを低減することが可能な場合がある。つまり、最小ゲート寸法が０．５μｍのＣＭＯＳプロセスで作成するよりも、最小ゲート寸法が０．２５μｍのＣＭＯＳプロセスで作成する方がチップ面積を抑制することができる。また、２層配線のＣＭＯＳプロセスも、４層配線のＣＭＯＳプロセスの方がチップ面積を縮小できる。

一方で、第２の半導体基板ＣＨＰ２は、第１の半導体基板ＣＨＰ１よりも耐圧の高いトランジスタを形成可能な製造プロセスで製造する。一般に、数百ボルトの電圧のオン・オフを制御するＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワートランジスタは、ゲート電圧に５Ｖ〜１５Ｖを与える必要がある場合が多い。一方で、制御回路ＣＯＮＴなどを構成する一般の論理回路用の半導体集積回路は、５Ｖ以下の電源電圧で動作しており、ゲート絶縁膜等に５Ｖより大きい電圧が印加されると破壊に至る危険性が高い。従って、第２の半導体基板ＣＨＰ１は、少なくとも５Ｖ以上の耐圧、より望ましくは１５Ｖ以上の電圧に耐えられる製造プロセスで形成されている必要がある。そこで、本実施の形態では、第２の半導体基板ＣＨＰ２を第１半導体基板ＣＨＰ１よりも絶縁耐圧が高い製造プロセスで形成する。

より具体的には、図６に示すように、第２の半導体基板ＣＨＰ２上のトランジスタのゲート絶縁膜Ｇｏは、第１の半導体基板ＣＨＰ１上に形成されるトランジスタよりも厚い。また、第２の半導体基板ＣＨＰ２上のトランジスタのソースドレイン領域ＳＤの間隔により決定されるトランジスタのゲート長は、第２の半導体基板ＣＨＰ２に形成されるトランジスタの方が第１の半導体基板ＣＨＰ１上に形成されるトランジスタよりも長い。

また、第２の半導体基板ＣＨＰ２の配線ＩＷも同様に第１の半導体基板ＣＨＰ１の配線ＩＷよりも高い絶縁耐圧が要求される。そのため、図６に示すように第２の半導体基板ＣＨＰ２上の配線間隔は、第１の半導体基板ＣＨＰ１の配線間隔よりも広く形成される。また、第２の半導体基板ＣＨＰ２の配線層間の絶縁膜厚は、第１の半導体基板ＣＨＰ１の配線層間の絶縁膜厚よりも厚く設定される。また、第２の半導体基板ＣＨＰ２のゲート駆動回路Ｄｒｖは、最大で数十ミリアンペアから数百ミリアンペアの大電流をＩＧＢＴやパワートランジスタのゲート端子に供給する必要があるため、大電流の通過に耐える配線ＩＷが必要となる。そこで、第２の半導体基板ＣＨＰ２の配線幅は、第１の半導体基板ＣＨＰ１のそれよりも広く設定される。また、第２の半導体基板ＣＨＰ２の配線膜厚は、第１の半導体基板ＣＨＰ１の配線膜厚よりも厚く設定される。なお、第２の半導体基板ＣＨＰ２には複雑な回路を配置しないため、配線層数は第１の半導体基板ＣＨＰ１のそれよりも少なくて構わない。

ここで、本実施の形態にかかる半導体装置におけるトランスフォーマの実装方法の変形例について説明する。本実施の形態にかかる半導体装置では、１つ又は２つの半導体チップ上に形成された２つのコイルを用いて交流結合素子を構成する。また、本実施の形態にかかる交流結合素子は半導体基板上に形成されていることが好ましいが、この配置の形態は様々な形態を考えることができる。そこで、図７〜図１１、図１３〜２３に本実施の形態にかかる半導体装置における交流結合素子の実装状態を示す模式図を示す。なお、以下の説明では、送信回路Ｔｘが第１の半導体基板上の他の回路（例えば、制御回路ＣＯＮＴ等）を含むものとし、受信回路Ｒｘが第２の半導体基板上の他の回路（例えば、レベルシフタＳＦＴ、ゲート駆動回路Ｄｒｖ等）を含むものとする。

図７に示す実装状態は、半導体パッケージ１に第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２が搭載される。この第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２は、それぞれパッドＰｄを有する。そして、第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２のパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージ１に設けられたリード端子２と接続される。この構成は、図８〜図１１及び図１３〜２３に示す実装形態のいずれにも共通する構成である。

図７に示す実装状態は、第１の半導体基板ＣＨＰ１に送信回路Ｔｘが形成される。一方、第２の半導体基板ＣＨＰ２には、一次側コイルＬ１、二次側コイルＬ２及び受信回路Ｒｘが形成される。また、第１の半導体基板ＣＨＰ１には、送信回路Ｔｘと接続されるパッドが形成され、第２の半導体基板ＣＨＰ２には、一次側コイルＬ１と接続されるパッドが形成される。そして、送信回路Ｔｘは、パッドとボンディングワイヤＷとを介して第２の半導体基板ＣＨＰ２に形成された一次側コイルＬ１の一端と接続される。また、一次側コイルＬ１の他端は、第１の半導体基板ＣＨＰ１に形成されたパッドとボンディングワイヤＷとを介して送信回路Ｔｘ側の接地配線と接続される。

図８に示す実装例では、第２の半導体基板ＣＨＰ２側に２つのトランスフォーマが設けられる。２つのトランスフォーマは、第１の一次側コイルＬ１１及び第１の二次側コイルＬ１２を有する第１のトランスフォーマと、第２の一次側コイルＬ２１及び第２の二次側コイルＬ２２を有する第２のトランスフォーマと、により構成される。第１の一次側コイルＬ１１及び第２の一次側コイルＬ２１は、それぞれ一方の端子が第２の接地電圧ＧＮＤ２が供給される送信回路Ｔｘの接地配線に接続され、他方の端子がそれぞれ対応する送信回路Ｔｘの送信ノードに接続される。第１の二次側コイルＬ１２及び第２の二次側コイルＬ２２は、それぞれ一方の端子が第１の接地電圧ＧＮＤ１が供給される受信回路Ｒｘの接地配線に接続され、他方の端子がそれぞれ対応する受信回路Ｒｘの受信ノードに接続される。

図９に示す実装状態は、第１の半導体基板ＣＨＰ１に一次側コイルＬ１、二次側コイルＬ２及び送信回路Ｔｘが形成される。一方、第２の半導体基板ＣＨＰ２には受信回路Ｒｘが形成される。また、第１の半導体基板ＣＨＰ１には、二次側コイルＬ２と接続されるパッドが形成され、第２の半導体基板ＣＨＰ２には、受信回路Ｒｘと接続されるパッドが形成される。そして、受信回路Ｒｘは、パッドとボンディングワイヤＷとを介して第１の半導体基板ＣＨＰ１に形成された二次側コイルＬ２の一端と接続される。また、二次側コイルＬ２は、第２の半導体基板ＣＨＰ２に形成されたパッドとボンディングワイヤを介して受信回路Ｒｘ側の接地配線と接続される。なお、図１及び図９に示す例では、一次側コイルＬ１と二次側コイルＬ２は、１つの半導体チップ内において上下方向に積層される第１の配線層と第２の配線層を用いて形成される。

図１０に示す実装状態は、第１の半導体基板ＣＨＰ１に一次側コイルＬ１、二次側コイルＬ２及び送信回路Ｔｘが形成される。一方、第２の半導体基板ＣＨＰ２には受信回路Ｒｘが形成される。また、第１の半導体基板ＣＨＰ１には、二次側コイルＬ２と接続されるパッドが形成され、第２の半導体基板ＣＨＰ２には、受信回路Ｒｘと接続されるパッドが形成される。そして、受信回路Ｒｘは、パッドとボンディングワイヤＷとを介して第１の半導体基板ＣＨＰ１に形成された二次側コイルＬ２の一端と接続される。また、一次側コイルＬ１の他端は、第２の半導体基板ＣＨＰ２に形成されたパッドとボンディングワイヤＷとを介して受信回路Ｒｘ側の接地配線と接続される。なお、図７及び図１０に示す例では、一次側コイルＬ１と二次側コイルＬ２は、１つの半導体基板の同一の配線層に形成される。また、一次側コイルＬ１と二次側コイルＬ２は、同一の中心位置を有する巻線として形成される。

図１１に示す実装例では、第１の半導体基板ＣＨＰ１側に２つのトランスフォーマが設けられる。２つのトランスフォーマは、第１の一次側コイルＬ１１及び第１の二次側コイルＬ１２を有する第１のトランスフォーマと、第２の一次側コイルＬ２１及び第２の二次側コイルＬ２２を有する第２のトランスフォーマと、により構成される。第１の一次側コイルＬ１１及び第２の一次側コイルＬ２１は、それぞれ一方の端子が第２の接地電圧ＧＮＤ２が供給される送信回路Ｔｘの接地配線に接続され、他方の端子がそれぞれ対応する送信回路Ｔｘの送信ノードに接続される。第１の二次側コイルＬ１２及び第２の二次側コイルＬ２２は、それぞれ一方の端子が第１の接地電圧ＧＮＤ１が供給される受信回路Ｒｘの接地配線に接続され、他方の端子がそれぞれ対応する受信回路Ｒｘの受信ノードに接続される。

ここで、図９〜図１１で示した実装例では、第１の半導体基板ＣＨＰ１にトランスフォーマが形成される。このような実装形態をとる場合は、第２の半導体基板ＣＨＰ２の配線層の総数が少ない場合に有効である。そこで、図９〜図１１に示す実装形態を採用した場合の第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２の模式的な断面図を図１２に示す。図１２に示すように、この場合、第２の半導体基板ＣＨＰ２の配線層数が少なく、一次側コイルＬ１と二次側コイルＬ２との間の層間絶縁膜の厚みを十分に確保することができない。そこで、厚い層間絶縁膜を確保できる第１の半導体基板ＣＨＰ１側にトランスフォーマを形成する。これにより、一次側コイルＬ１と二次側コイルＬ２との間の絶縁耐圧を十分に確保することができる。

続いて、図１３に示す実装状態は、第１の半導体基板ＣＨＰ１に送信回路Ｔｘが形成され、第２の半導体基板ＣＨＰ２に受信回路Ｒｘが形成され、第３の半導体基板ＣＨＰ３に一次側コイルＬ１及び二次側コイルＬ２が形成される。また、第１の半導体基板ＣＨＰ１には、一次側コイルＬ１と接続されるパッドが形成され、第２の半導体基板ＣＨＰ２には、二次側コイルＬ２と接続されるパッドが形成され、第３の半導体基板ＣＨＰ３には一次側コイルＬ１に接続されるパッド及び二次側コイルＬ２に接続されるパッドが形成される。そして、送信回路Ｔｘはパッド及びボンディングワイヤＷを介して第３の半導体基板ＣＨＰ３上に形成された一次側コイルＬ１の一端と接続され、受信回路Ｒｘはパッド及びボンディングワイヤＷを介して第３の半導体基板ＣＨＰ３上に形成される二次側コイルＬ２の一端と接続される。また、一次側コイルＬ１の他端は、第１の半導体基板ＣＨＰ１に形成されたパッドとボンディングワイヤＷとを介して送信回路Ｔｘ側の接地配線と接続され、二次側コイルＬ２の他端は、第２の半導体基板ＣＨＰ２に形成されたパッドとボンディングワイヤＷとを介して受信回路Ｒｘ側の接地配線と接続される。なお、図１３に示す例では、一次側コイルＬ１と二次側コイルＬ２は、１つの半導体基板内において上下方向に積層される第１の配線層と第２の配線層を用いて形成される。

図１４、図１５に示す例は、送信回路Ｔｘ及び一次側コイルＬ１が第１の半導体基板ＣＨＰ１に形成され、受信回路Ｒｘ及び二次側コイルＬ２が第２の半導体基板ＣＨＰ２に形成される例である。図１４、図１５に示す例は、第１の半導体基板ＣＨＰ１と第２の半導体基板ＣＨＰ２とが積層される。また、図１４、図１５に示す例では、積層された状態において、一次側コイルＬ１の中心位置と二次側コイルＬ２の中心位置とが同一直線上になるように第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２が配置される。

図１６に示す例は、同一の半導体基板ＣＨＰ４上に送信回路Ｔｘ、受信回路Ｒｘ、一次側コイルＬ１及び二次側コイルＬ２が形成されるものである。図１６に示す例では、一次側コイルＬ１と二次側コイルＬ２は、上下方向に積層される第１の配線層と第２の配線層を用いて形成される。そして、送信回路Ｔｘが配置される領域と受信回路Ｒｘが配置される領域は、半導体基板ＣＨＰ４に形成される絶縁層により互いに絶縁される。ここで、半導体基板ＣＨＰ４の断面図を図１７、図１８に示す。図１７に示す例では、送信回路Ｔｘが形成される領域と受信回路Ｒｘが形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１及び二次側コイルＬ２は送信回路Ｔｘが形成される領域に設けられる。一方、図１８に示す例では、送信回路Ｔｘが形成される領域と受信回路Ｒｘが形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１及び二次側コイルＬ２は受信回路Ｒｘが形成される領域に設けられる。

図１９に示す実装例は、図１において示した半導体装置の実装例のトランスフォーマをコンデンサに変更したものである。つまり、図１９に示す半導体装置は、交流結合素子としてコンデンサを用いた実装例である。

図１９に示す半導体装置において信号伝達に用いられるコンデンサは、異なる配線層に形成された金属配線（図１９の電極Ｃｅ１、Ｃｅ２）をコンデンサの２つの電極として用い、当該金属配線の間に充填される絶縁体（例えば、層間絶縁膜）を誘電体として用いたものである。

図２０に示す実装例は、図８で示した実装例のトランスフォーマをコンデンサに変更したものである。図２０で示した実装例では第１のトランスフォーマを構成する第１の一次側コイルＬ１１及び第１の二次側コイルＬ１２を電極Ｃｅ１ａと電極Ｃｅ２ａとに置き換えた第１のコンデンサＣａと、第２のトランスフォーマを構成する第２の一次側コイルＬ１１及び第２の二次側コイルＬ１２を電極Ｃｅ１ｂと電極Ｃｅ２ｂとに置き換えた第２のコンデンサＣｂとを有する。第１のコンデンサＣａと第２のコンデンサＣｂは、図１９に示した実装例と同様に電極間に形成された層間絶縁膜を誘電体として用いたものである。

続いて、実施の形態１にかかる半導体装置を適用した半導体パッケージについて説明する。実施の形態１にかかる第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２を含む半導体パッケージ２０の模式図を図２１に示す。

図２１に示す応用例では、１つの半導体パッケージ２０に、１つの第１の半導体基板ＣＨＰ１と６つの半導体基板ＣＨＰ２が搭載される。そのため、第１の半導体基板ＣＨＰ１には、第２の半導体基板ＣＨＰ２の数に応じた個数の送信回路Ｔｘが設けられる。なお、この送信回路Ｔｘは、第１の半導体基板ＣＨＰ１に形成された制御回路ＣＯＮＴから第２の半導体基板ＣＨＰ２に送信する制御信号をそれぞれ個別に受けるものとする。本実施の形態にかかる半導体装置では、交流結合素子が第１の半導体基板ＣＨＰ１又は第２の半導体基板上に形成されているため、複数の第２の半導体基板ＣＨＰ２を１つの半導体パッケージ２０に収めることが可能になる。図２１に示す半導体パッケージは、例えば、モーター駆動制御システムとして利用することができる。なお、半導体パッケージ２０において第２の半導体基板ＣＨＰ２に関係する外部接続端子は、高い電圧の入出力が許容される高圧ピンとして定義され、その他の端子は高い電圧の印加が禁止される低圧ピンとして定義される。

そこで、図２２に半導体パッケージ２０を利用したモーター制御駆動システム（本実施の形態にかかる半導体装置の応用例）のブロック図を示す。図２２に示すように、半導体パッケージ２０を利用したモーター駆動制御システムでは、３相駆動のモーターＭを制御対象回路とする。モーターＭは、ｕ相、ｖ相、ｗ相の３つの異なる位相の駆動信号により駆動される。そこで、第１の半導体基板ＣＨＰ１では、制御回路（ＭＣＵ、ＰＷＭ変調回路、ＤＳＰを含む回路）においてｕ相用の上アーム制御信号、ｖ相用上アーム制御信号、ｗ相用上アーム信号、ｕ相用下アーム制御信号、ｖ相用下アーム制御信号、ｗ相用下アーム制御信号を生成する。

そして、ｕ相用上アーム制御信号は、第２の半導体基板ＣＨＰ２を介してｕ相の駆動信号を生成するパワートランジスタＰＴｒのうち電源端子側のパワートランジスタＰＴｒに伝達される。ｖ相用上アーム制御信号は、第２の半導体基板ＣＨＰ２を介してｖ相の駆動信号を生成するパワートランジスタＰＴｒのうち電源端子側のパワートランジスタＰＴｒに伝達される。ｗ相用上アーム制御信号は、第２の半導体基板ＣＨＰ２を介してｗ相の駆動信号を生成するパワートランジスタＰＴｒのうち電源端子側のパワートランジスタＰＴｒに伝達される。また、ｕ相用下アーム制御信号は、第２の半導体基板ＣＨＰ２を介してｕ相の駆動信号を生成するパワートランジスタＰＴｒのうち接地端子側のパワートランジスタＰＴｒに伝達される。また、ｖ相用下アーム制御信号は、第２の半導体基板ＣＨＰ２を介してｖ相の駆動信号を生成するパワートランジスタＰＴｒのうち接地端子側のパワートランジスタＰＴｒに伝達される。また、ｗ相用下アーム制御信号は、第２の半導体基板ＣＨＰ２を介してｗ相の駆動信号を生成するパワートランジスタＰＴｒのうち接地端子側のパワートランジスタＰＴｒに伝達される。

このように、半導体パッケージ２０を用いることで、１つの半導体パッケージによってモーターＭを駆動する６つのパワートランジスタＰＴｒにそれぞれ制御信号を与えることができる。また、第１の半導体基板ＣＨＰ１に設けられた制御回路は、モーターＭの動作状況を検出する各種信号を受けて、受信した検出信号に基づくモーターＭの制御を行うことが可能である。図２２に示す例では、ＤＣコンバータ電圧（電源電圧）検出信号、モーター駆動電流検出信号、ｕ相用電流検出信号、ｖ相用電流検出信号、位相・回転検出信号、ＩＧＢＴ温度検出信号を制御回路は受信する。また、これらの検出信号は、第２の半導体基板ＣＨＰ２を経由することなく第１の半導体基板ＣＨＰ１で受信できる程度に電圧レベルが設定されているものとする。なお、電流検出信号は電流検出回路ＣＳから与えられ、位相・回転検出信号は、位相回転検出回路ＰＳが出力する信号である。

また、図２３に図２２で示した応用例の変形例を示す。図２３で示す例では、第１の半導体基板ＣＨＰ１にマルチプレクサＭＵＸ（又は多重化回路）、デマルチプレクサＤＥ−ＭＵＸ及びアナログデジタル変換回路（図中のＡ／Ｄ）を備える。このように、モーターＭからフィードバックされる位相検出信号、回転検出信号、電流検出信号、電圧検出信号、温度検出信号などのフィードバック信号は、多重化回路やマルチプレクサＭＵＸ、デマルチプレクサＤＥ−ＭＵＸを介して制御回路にフィードバックされていても良い。

また、図２１で示した半導体パッケージ２０の変形例を示す半導体パッケージ２１の模式図を図２４に示す。図２４に示すように、半導体パッケージ２０では、下アーム制御信号を伝達する３つのゲート駆動回路Ｄｒｖが１つの第２の半導体基板ＣＨＰ２に収めされる。また、第１の半導体基板ＣＨＰ１では、下アーム制御信号を伝達する送信回路Ｔｘが第２の半導体基板ＣＨＰ２に応じて１つになっている。下アーム制御信号は上アーム制御信号に比べて信号レベルが低いため、例えば下アーム制御信号に対応する第２の半導体基板ＣＨＰ２は、受信回路Ｒｘと同じ耐圧のトランジスタを用いることができる。これにより、小さな回路面積でより多くの回路素子を第２の半導体基板ＣＨＰ２に作ることができるため、図２４において示したような、実装形態が可能になる。また、このような実装形態を採用することで半導体パッケージの大きさを抑制することができる。

図２４で示した半導体パッケージ２１を用いたモーター駆動制御システムのブロック図を図２５に示す。図２５に示すブロック図は、図２３において示したモーター駆動制御システムにおいて半導体パッケージ２１を採用したものである。そのため、図２５で示すブロック図では、下アーム制御信号に対応する第２の半導体基板ＣＨＰ２が１つになっている。

また、下アーム制御信号は、上アーム制御信号に比べて信号レベルが低いことから、この信号レベルに十分に耐えられる耐圧を有する回路素子を第１の半導体基板ＣＨＰ１に形成することができる場合、図２６に示す回路構成を採用することもできる。図２６は、図２３で示したモーター駆動制御システムにおいて、第１の半導体基板ＣＨＰ１が下アーム制御信号の信号レベルに対して十分な耐圧を有する回路素子を有する場合の変形例である。図２６に示すように、この場合、下アーム制御信号を伝達する第２の半導体基板ＣＨＰ２を用いることなくモーターＭの制御が可能である。そして、図２６に示す応用例では、他の応用例に比べて回路規模を小さくすることができる。

また、実施の形態１にかかる半導体装置は、電源回路制御システムに適用することもできる。そこで、電源回路制御システムに実施の形態１にかかる半導体装置を適用した場合のブロック図を図２７に示す。図２７に示す例では、電源回路３０に対して第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２が設けられる。なお、電源回路３０の動作は、図３３において説明した電源回路１２０の動作と実施的に同じため説明を省略する。

そして、第１の半導体基板ＣＨＰ１の制御回路にはオペアンプＯＰ及びＰＷＭ変調回路が設けられる。オペアンプＯＰは電源回路３０の出力と基準電圧発生回路が出力する基準電圧Ｖｒｅｆとを比較して、その差電圧成分を増幅してＰＷＭ変調回路に出力する。ＰＷＭ変調回路はオペアンプＯＰの出力信号の電圧と発振回路が出力する三角波信号又は鋸波信号の信号レベルとを比較してその比較結果を送信回路Ｔｘに出力する。

第１の半導体基板ＣＨＰ１の送信回路Ｔｘは、ＰＷＭ変調回路が出力するＰＷＭ変調信号に基づきパルス信号を生成し、一次側コイルＬ１を駆動する。そして、第２の半導体基板ＣＨＰ２では、受信回路Ｒｘが二次側コイルＬ２を介してパルス信号を受信し、受信したパルス信号を復調することでＰＷＭ制御信号を再生する。第２の半導体基板ＣＨＰ２に設けられたゲート駆動回路Ｄｒｖは、受信回路Ｒｘにより再生されたＰＷＭ制御信号によりパワーＭＯＳトランジスタＰＭを駆動する。

図２７に示す例においても、他の応用例と同様に第１の半導体基板ＣＨＰ１と第２の半導体基板ＣＨＰ２は１つの半導体パッケージに収められる。そして、図２７に示す例においても、２つの半導体基板によりパワーＭＯＳトランジスタＰＭを制御及び駆動することが可能である。

上記説明より、実施の形態１にかかる半導体装置は、制御対象回路（例えば、モーターＭ、電源回路３０）に対する制御信号を生成する制御回路ＣＯＮＴと、制御信号を変調して送信信号を生成する送信回路Ｔｘと、を有する第１の半導体基板ＣＨＰ１と、送信回路Ｔｘから送信された送信信号を復調して制御信号を再生する受信回路Ｒｘと、受信回路Ｒｘから出力された制御信号に基づき制御対象回路を駆動する駆動回路Ｄｒｖと、を有し、第１の半導体基板ＣＨＰ１と電気的に絶縁された第２の半導体基板ＣＨＰ２と、半導体基板上に形成され、第１の半導体基板ＣＨＰ１と第２の半導体基板ＣＨＰ２とを交流的に結合する交流結合素子と、第１の半導体基板ＣＨＰ１、第２の半導体基板ＣＨＰ２及び交流結合素子が搭載される半導体パッケージと、有する。

これにより、実施の形態１にかかる半導体装置は、絶縁インタフェースを介した信号の伝達を必要とする半導体装置を１つの半導体パッケージにより制御することができる。つまり、実施の形態１にいかかる半導体装置は、従来の半導体装置よりも回路面積及び実装面積を削減することができる。なお、実施の形態１にかかる第２の半導体基板は、受信回路Ｒｘとゲート駆動回路Ｄｒｖとを備えるため、信号伝達の信頼性を向上させることができる。

また、実施の形態１では、絶縁インタフェースとして利用する交流結合素子を半導体基板上に形成できるため、複数の絶縁インタフェースを１つの半導体パッケージに収めることができる。つまり、従来では困難であった複数の絶縁インタフェースチャネルを１つの半導体パッケージに収めることができる。

また、第１の半導体基板ＣＨＰ１は、第２の半導体基板ＣＨＰ２よりも微細なプロセスにより形成される回路素子により制御回路ＣＯＮＴ及び送信回路Ｔｘが構成される。これより、実施の形態１にかかる半導体装置は、第１の半導体基板の小型化及び高速化を実現することができる。なお、プロセスの微細度は、第１の半導体基板ＣＨＰ１及び第２の半導体基板ＣＨＰ２に形成されるトランジスタの最小ゲート長により決定される。また、第１の半導体基板ＣＨＰ１を構成する回路素子は、第２の半導体基板ＣＨＰ２よりも微細なプロセスで形成されているため第２の半導体基板ＣＨＰ２を構成する回路素子よりも耐圧が低い。

第２の半導体基板ＣＨＰ２の受信回路Ｒｘは、第２の半導体基板のゲート駆動回路Ｄｒｖよりも耐圧が低く、微細なプロセスにより形成される回路素子により構成される。これにより、第２の半導体基板ＣＨＰ２は、小型化及び受信信号に対する感度向上を実現することができる。

また、第１の半導体基板ＣＨＰ１の配線層間の絶縁膜の膜厚は、第２の半導体基板ＣＨＰ２の配線層間の絶縁膜の膜厚よりも薄い。これにより、第１の半導体基板ＣＨＰ１は、第２の半導体基板よりも高集積化を実現することができる。

また、第１の半導体基板ＣＨＰ１に形成される配線は、第２の半導体基板ＣＨＰ２に形成される配線よりも膜厚が薄い。さらに、第１の半導体基板ＣＨＰ１に形成される配線は、第２の半導体基板ＣＨＰ２に形成される配線よりも配線幅が小さい。これにより、第２の半導体基板ＣＨＰ２に形成される回路、特にゲート駆動回路Ｄｒｖは、第１の半導体基板ＣＨＰ１に形成される回路よりも大きな電流を出力することが可能になる。

また、第１の半導体基板ＣＨＰ１は、第２の半導体基板ＣＨＰ２よりも低い電源電圧に基づき動作する。これにより、第１の半導体基板ＣＨＰ１は、高速動作が可能になる。

また、第２の半導体基板ＣＨＰ２では、受信回路Ｒｘとゲート駆動回路Ｄｒｖとの間にレベルシフト回路が挿入される。これにより、受信回路Ｒｘを耐圧の低いトランジスタにより構成することができる。従って、第２の半導体基板ＣＨＰ２では、受信回路Ｒｘの高感度化及び回路面積の削減を実現することができる。

実施の形態１にかかる交流結合素子は、第１の半導体基板ＣＨＰ１に形成される配線層と第２の半導体基板ＣＨＰ２に形成される配線層とのいずれか一方を用いて形成される。これにより、半導体パッケージ内に複数の絶縁インタフェースを納めることができるため、本実施の形態にかかる半導体装置は、半導体パッケージの個数を大幅に削減することができる。

この交流結合素子は、一次側コイルと、一次側コイルと磁気的に結合される二次側コイルとを有するトランスフォーマであっても良く、第１の半導体基板ＣＨＰ１の送信回路Ｔｘの出力端子と接続される第１の電極Ｃｅ１と、第２の半導体基板ＣＨＰ２の受信回路Ｒｘの入力端子に接続される第２の電極Ｃｅ２と、第１、第２の電極の間に形成される絶縁膜を誘電体膜とするコンデンサであっても良い。

また、本実施の形態では、一次側コイルのインダクタンスは、前記二次側コイルのインダクタンスよりも小さい。これにより、受信回路に十分な振幅の信号を伝達することができ、通信の信頼性を向上させることができる。また、第２の半導体基板ＣＨＰ２から第１の半導体基板ＣＨＰ１へ信号を伝達する場合は、第１の半導体基板ＣＨＰ１に形成された受信回路を破壊から保護する効果がある。このインダクタンス比は、一次側コイルの巻数を二次側コイルの巻数よりも少なくすることで実現することができる。また、インダクタンス比は、一次側コイルＬ１と二次側コイルＬ２とのうち高い電源電圧を動作電源とする回路に接続されるコイルの巻数を他方のコイルよりも巻数よりも多くすることが好ましい。

また、交流結合素子として利用されるコンデンサは、第１、第２の電極が第１の半導体基板に形成される配線層と第２の半導体基板に形成される配線層とのいずれか一方を利用して形成される。これにより、コンデンサを半導体基板上に形成することができる。

また、実施の形態１にかかる半導体装置では、制御回路が制御対象回路から得られる応答データを第２の半導体基板ＣＨＰ２を介することなく受信することもできる。これにより、第２の半導体基板ＣＨＰ２の個数を削減できるため、半導体パッケージを小型化することができる。

また。実施の形態１にかかる送信回路Ｔｘは、交流結合素子に送信信号に対応し、送信信号よりも高い周波数を有するパルス信号を出力する。これにより、インダクタンス値が小さいトランスフォーマ、又は、容量値が小さいコンデンサお交流結合素子として利用することができる。

実施の形態２
実施の形態２にかかる半導体装置の実装状態を示す模式図を図２８に示す。図２８に示すように、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置に、第２の半導体基板ＣＨＰ２から第１の半導体基板ＣＨＰ１への通信経路を設けたものである。実施の形態２にかかる半導体装置においても通信には交流結合素子（例えば、トランスフォーマ）を用いる。なお、実施の形態２においても、第２の半導体基板ＣＨＰ２に設けられた送信回路Ｔｘ２は、送信信号を変調した信号を送信し、第１の半導体基板ＣＨＰ１に設けられた受信回路Ｒｘ２は、送信回路Ｔｘ２が出力した信号を復調して送信データを再生する。

このように、第２の半導体基板ＣＨＰ２から第１の半導体基板ＣＨＰ１への通信経路を設けることで、高い電圧を有する応答データであっても第１の半導体基板ＣＨＰ１に伝達することが可能となる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。なお、第２の半導体基板ＣＨＰ２が形成される半導体基板には、縦型ＭＯＳトランジスタ又はバイポーラトランジスタを形成することもできる。縦型ＭＯＳトランジスタ又はバイポーラトランジスタは、高い電流駆動能力を有するため、大きな電流を必要とする駆動対象回路を動作させるために非常に有効である。

この出願は、２００９年３月３１日に出願された日本出願特願２００９−０８４９２１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

本発明は、第１の電源系で動作する回路と、第１の電源系とは異なる電源電圧が設定される第２の電源系で動作する回路との間で信号の送受信が行われるシステムにおいて利用することができる。

１、２０、２１ 半導体パッケージ
２ リード端子
１０ 演算回路
１１ メモリ
１２ 発振回路
１３ ＰＷＭ変調回路
２０ 半導体パッケージ
２１ 半導体パッケージ
２２ ゲート駆動回路
３０ 電源回路
Ｃａ コンデンサ
Ｃｂ コンデンサ
Ｃｅ１、Ｃｅ１ａ、Ｃｅ１ｂ 電極
Ｃｅ２、Ｃｅ２ａ、Ｃｅ２ｂ 電極
ＣＨＰ１、ＣＨＰ２ 半導体基板
ＣＯＮＴ 制御回路
ＣＳ 電流検出回路
ＤＥ−ＭＵＸ デマルチプレクサ
ＭＵＸ マルチプレクサ
Ｄｒｖ ゲート駆動回路
Ｄｒｖ 駆動回路
Ｇｏ ゲート絶縁膜
ＩＮＶ１、ＩＮＶ２ インバータ
ＩＷ 配線
ＯＰ オペアンプ
Ｌ１、Ｌ１１、Ｌ１２、Ｌ２、Ｌ２１、Ｌ２２ コイル
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
Ｐ１、Ｐ２ トランジスタ
Ｐｄ パッド
ＰＭ パワーＭＯＳトランジスタ
ＰＳ 位相回転検出回路
ＰＴｒ パワートランジスタ
Ｒｓｈｕｎｔ シャント抵抗
ＳＤ ソースドレイン領域
ＳＦＴ レベルシフタ
Ｒｘ、Ｒｘ１、Ｒｘ２ 受信回路
Ｔｘ、Ｔｘ１、Ｔｘ２ 送信回路
Ｗ ボンディングワイヤ

Claims (21)

1. 制御対象回路に対する制御信号を生成する制御回路と、前記制御信号を変調して送信信号を生成する送信回路と、を有する第１の半導体基板と、
   前記送信回路から送信された送信信号を復調して前記制御信号を再生する受信回路と、前記受信回路から出力された前記制御信号に基づき前記制御対象回路を駆動する駆動回路と、を有し、前記第１の半導体基板と電気的に絶縁された第２の半導体基板と、
   半導体基板上に形成され、前記第１の半導体基板と前記第２の半導体基板とを交流的に結合する交流結合素子と、
   前記第１の半導体基板、前記第２の半導体基板及び前記交流結合素子が搭載される半導体パッケージと、有し、
   前記交流結合素子は、前記第１の半導体基板の前記送信回路の出力端子と接続される第１の電極と、前記第２の半導体基板の前記受信回路の入力端子に接続される第２の電極と、前記第１、第２の電極の間に形成される絶縁膜を誘電体膜とするコンデンサである半導体装置。
2. 前記第１の半導体基板は、前記第２の半導体基板よりも微細なプロセスにより形成される回路素子により前記制御回路及び前記送信回路が構成される請求項１に記載の半導体装置。
3. 前記プロセスの微細度は、前記第１の半導体基板及び前記第２の半導体基板に形成されるトランジスタの最小ゲート長により決定される請求項２に記載の半導体装置。
4. 前記第１の半導体基板を構成する回路素子は、前記第２の半導体基板を構成する回路素子よりも耐圧が低い請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記第２の半導体基板の前記受信回路は、前記第２の半導体基板の前記駆動回路よりも耐圧が低く、微細なプロセスにより形成される回路素子により構成される請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記第１の半導体基板の配線層間の絶縁膜の膜厚は、前記第２の半導体基板の配線層間の絶縁膜の膜厚よりも薄い請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記第１の半導体基板に形成される配線は、前記第２の半導体基板に形成される配線よりも膜厚が薄い請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記第１の半導体基板に形成される配線は、前記第２の半導体基板に形成される配線よりも配線幅が小さい請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記第１の半導体基板は、前記第２の半導体基板よりも低い電源電圧に基づき動作する請求項１乃至８のいずれか１項に記載の半導体装置。
10. 前記受信回路と前記駆動回路との間にはレベルシフト回路が挿入される請求項１乃至９のいずれか１項に記載の半導体装置。
11. 前記第２の半導体基板が形成される半導体基板には、縦型ＭＯＳトランジスタ又はバイポーラトランジスタが形成される請求項１乃至１０のいずれか１項に記載の半導体装置。
12. 前記交流結合素子は、前記第１の半導体基板に形成される配線層と前記第２の半導体基板に形成される配線層とのいずれか一方を用いて形成される請求項１乃至１１のいずれか１項に記載の半導体装置。
13. 前記第１、第２の電極は、前記第１の半導体基板に形成される配線層と前記第２の半導体基板に形成される配線層とのいずれか一方を利用して形成される請求項１に記載の半導体装置。
14. 前記半導体パッケージは、前記第２の半導体基板を複数有する請求項１乃至１３のいずれか１項に記載の半導体装置。
15. 複数の前記第２の半導体基板は、それぞれ駆動対象回路を駆動する請求項１４に記載の半導体装置。
16. 前記駆動対象回路は、前記第２の半導体基板の前記駆動回路を構成する回路素子よりも高い体圧を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）又はパワートランジスタである請求項１５のいずれか１項に記載の半導体装置。
17. 前記駆動対象回路は、前記ＩＧＢＴ又はパワートランジスタにより制御される電動機又は電源回路のいずれか１つを含む請求項１６に記載の半導体装置。
18. 前記制御回路は、演算回路、発振回路、ＰＷＭ変調回路、アナログデジタル変換回路、デジタルアナログ変換回路の少なくとも１つを有する請求項１乃至１７のいずれか１項に記載の半導体装置。
19. 前記制御回路は、前記制御対象回路から得られる応答データを前記第２の半導体基板を介することなく受信する請求項１乃至１８のいずれか１項に記載の半導体装置。
20. 前記送信回路は、前記交流結合素子に前記送信信号に対応し、前記送信信号よりも高い周波数を有するパルス信号を出力する請求項１乃至１９のいずれか１項に記載の半導体装置。
21. 前記送信回路を第１の送信回路とし、前記受信回路を第１の受信回路とし、前記交流結合素子を第１の交流結合素子とし、
    前記第２の半導体基板は、前記第１の半導体基板に送信信号を変調した信号を送信する第２の送信回路を有し、
    前記第１の半導体基板は、前記第２の半導体基板から受信した信号を復調して前記送信信号を復調する第２の受信回路を有し、
    前記第２の送信回路と前記第２の受信回路との間の信号を交流的に伝達する第２の交流結合素子を有する請求項１乃至２０のいずれか１項に記載の半導体装置。

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