WO2022079995A1 - 窒化物半導体装置 - Google Patents

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学 柳原
正行 黒田
優人 山際
英之 大来
正洋 引田
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a nitride semiconductor device using a nitride semiconductor such as gallium nitride (GaN) as a semiconductor material.
  • a nitride semiconductor such as gallium nitride (GaN) as a semiconductor material.
  • GaN-FETs field effect transistors
  • GaN which is a nitride semiconductor
  • a GaN-FET a GaN layer is formed as a channel layer and AlGaN is formed as a barrier layer on a semiconductor substrate, and a two-dimensional electron gas generated by spontaneous polarization and piezopolarization at a heterojunction interface formed by these two layers. Is generally used as a channel.
  • a channel current flows in a direction parallel to the substrate.
  • the source pad, drain pad, and gate pad that supply voltage or pass current from the outside through wire bonding or the like to the FET are all formed on the surface side of the substrate. Therefore, in order to reduce the cost of the GaN-FET by reducing the chip area, it is important to reduce the pad area occupying the entire chip area.
  • the wiring of the gate electrode is formed in the element separation region outside the active region.
  • the gate electrode 8 is bundled outside the active region and further bypassed the outer periphery of the active region and connected to the gate electrode pad layer 23.” be.
  • the present disclosure shows that by wiring the gate electrode on the active region, the wiring length to the gate electrode pad is shortened, and as a result, the wiring resistance of the gate is reduced, and the nitride suitable for high-speed switching operation is used.
  • the main purpose is to provide semiconductor devices.
  • a substrate a semiconductor laminated structure composed of a plurality of nitride semiconductor layers on the substrate, and an upper surface side of the semiconductor laminated structure.
  • a first active region surrounded by an element separation region, a source electrode on the first active region, and a first located on both sides separated from the source electrode in the first direction in a plan view.
  • the gate electrode 1, the second gate electrode, and the drain electrode have a finger-shaped portion extending in a second direction perpendicular to the first direction in a plan view, and a second gate electrode is placed on the source electrode.
  • the dielectric film of 1 is formed, and the first gate electrode and the second gate electrode are electrically connected by a gate electrode connecting portion formed on the first dielectric film. ing.
  • a substrate, a semiconductor laminated structure composed of a plurality of nitride semiconductor layers on the substrate, and the semiconductor laminate are used.
  • a first active region surrounded by an element separation region, a first source electrode on the first active region, and a plan view of the first source electrode.
  • the first gate electrode, the second gate electrode, the second source electrode, and the second source electrode located on both sides separated from each other in the first direction are separated from each other in the first direction in a plan view.
  • the gate electrode, the fourth gate electrode has a finger-shaped portion extending in a second direction perpendicular to the first direction in a plan view, and is above the first source electrode and the second source electrode.
  • a first dielectric film is formed in the semiconductor, and the first gate electrode and the second gate electrode are formed by a first gate electrode connecting portion formed on the first dielectric film. It is electrically connected, and the third gate electrode and the fourth gate electrode are electrically connected by a second gate electrode connecting portion formed on the first dielectric film.
  • the present disclosure provides a nitride semiconductor device capable of reducing gate wiring resistance.
  • FIG. 1 is a plan view of the nitride semiconductor device according to the first embodiment.
  • FIG. 2A is a cross-sectional view taken along the line IIa-IIa of the nitride semiconductor device of FIG. 1 in the first embodiment.
  • FIG. 2B is a cross-sectional view taken along the line IIb-IIb of the nitride semiconductor device of FIG. 1 in the first embodiment.
  • FIG. 2C is a cross-sectional view taken along the line IIc-IIc of the nitride semiconductor device of FIG. 1 in the first embodiment.
  • FIG. 3 is a cross-sectional view of the nitride semiconductor device according to the first modification of the first embodiment.
  • FIG. 4 is a plan view of the nitride semiconductor device according to the second modification of the first embodiment.
  • FIG. 5A is a cross-sectional view taken along the line Va—Va of the nitride semiconductor device of FIG. 4 in the second modification of the first embodiment.
  • FIG. 5B is a cross-sectional view taken along the line Vb-Vb of the nitride semiconductor device of FIG. 4 in the second modification of the first embodiment.
  • FIG. 5C is a cross-sectional view taken along the line Vc—Vc of the nitride semiconductor device of FIG. 4 in the second modification of the first embodiment.
  • FIG. 6 is a plan view of the nitride semiconductor device according to the second embodiment.
  • FIG. 7 is a plan view of the nitride semiconductor device in the modified example of the second embodiment.
  • FIG. 8 is a cross-sectional view of a PN diode used in the nitride semiconductor device in the modified example of the second embodiment.
  • FIG. 9 is a plan view of the nitride semiconductor device in the third embodiment.
  • FIG. 10 is an enlarged plan view of the dotted line portion M in FIG. 9.
  • FIG. 11 is an enlarged plan view of the dotted line portion N of FIG.
  • FIG. 12 is a plan view of the nitride semiconductor device according to the fourth embodiment.
  • FIG. 13A is a cross-sectional view taken along the line XIIIa-XIIIa of the nitride semiconductor device of FIG. 12 in the fourth embodiment.
  • FIG. 13A is a cross-sectional view taken along the line XIIIa-XIIIa of the nitride semiconductor device of FIG. 12 in the fourth embodiment.
  • FIG. 13B is a cross-sectional view taken along the line XIIIb-XIIIb of the nitride semiconductor device of FIG. 12 in the fourth embodiment.
  • FIG. 13C is a cross-sectional view taken along the line XIIIc-XIIIc of the nitride semiconductor device of FIG. 12 in the fourth embodiment.
  • FIG. 13D is a cross-sectional view taken along the line XIIId-XIIId of the nitride semiconductor device according to FIG. 12 in the fourth embodiment.
  • FIG. 1 shows a plan view of the nitride semiconductor device 10 of the first embodiment
  • FIGS. 2A, 2B, and 2C show cross-sectional views of the lines IIa-IIa, IIb-IIb, and IIc-IIc in FIG. ..
  • a buffer layer 2 composed of an AlN layer and an AlGaN layer, a GaN channel layer 3, and an AlGaN barrier layer 4 are formed as a semiconductor laminate structure by epitaxial growth on a Si substrate 1. There is. On the AlGaN barrier layer 4, a p-type GaN layer 5 and a p-type GaN layer 6 that have been epitaxially grown on the AlGaN barrier layer 4 and then etched are formed. At the interface between the GaN channel layer 3 and the AlGaN barrier layer 4, a high-concentration two-dimensional electron gas is formed due to the effects of piezoelectric polarization and spontaneous polarization.
  • the region in which the two-dimensional electron gas is formed is the first active region 8 shown in FIG. 1, and the region in which the resistance of the two-dimensional electron gas is increased by ion implantation is the device separation region 9.
  • the boundary between the first active region 8 and the device separation region 9 is the boundary 8A of the ion implantation region.
  • the element separation region 9 may be formed by removing the region containing the two-dimensional electron gas by mesa etching.
  • a SiN film 41 is formed as a surface protective film on the surfaces of the AlGaN barrier layer 4, the p-type GaN layer 5, and the p-type GaN layer 6, and the SiN film 41 is opened.
  • the source electrode 11, the drain electrode 31, and the drain electrode 33 are formed.
  • a SiO film is formed on the SiN film 41 as the first dielectric film 43.
  • the first gate electrode 21 and the second gate electrode 23 are formed by opening the SiN film 41 and the first dielectric film 43 on the p-type GaN layer 5 and the p-type GaN layer 6, respectively. ..
  • the first gate electrode 21 and the second gate electrode 23 are formed at positions on both sides separated from the finger-shaped source electrode 11 in the first direction in a plan view.
  • the first direction is the X direction in FIG.
  • the finger-shaped drain electrode 31 is located in the direction opposite to the source electrode 11 with respect to the first gate electrode 21, and the finger-shaped drain electrode 33 and the source electrode 11 with respect to the second gate electrode 23.
  • the first gate electrode 21 and the second gate electrode 23, together with the p-type GaN layer 5 and the p-type GaN layer 6 at the lower portions thereof, are in the second direction perpendicular to the first direction in a plan view. It is extended in a finger shape and connected in an arc shape at both ends.
  • the second direction is the Y direction in FIG.
  • the leakage current flowing between the source electrode 11, the drain electrode 31, and the drain electrode 33 in the off state is reduced.
  • the finger-shaped gate electrode needs to exceed the boundary 8A of the ion implantation region and reach the element separation region 9. ..
  • the first gate electrode 21 and the second gate electrode 23 are each coupled by a gate electrode connecting portion 25 at the central portion thereof.
  • the gate electrode connecting portion 25 is formed of the same metal layer as the first gate electrode 21 and the second gate electrode 23 at the same time. Therefore, the number of manufacturing processes does not increase.
  • the gate electrode connecting portion 25 is the first dielectric film 43. It is formed on the SiO film, which is electrically insulated from the source electrode 11.
  • the width of the gate electrode connecting portion 25 (in the depth direction of the paper surface) is about 3 ⁇ m, and both are designed to be larger than the first gate electrode 21 and the second gate electrode 23 having a length of about 1 ⁇ m. This design enables a back end of line using vias and plugs, which is difficult on gate electrodes.
  • a first gate electrode 21, a second gate electrode 23, a gate electrode connecting portion 25, a source electrode 11, a drain electrode 31 and a drain electrode 33 are placed on the first gate electrode 21 and the drain electrode 33.
  • the SiO film which is the dielectric film 47 of 2 is formed.
  • the second dielectric film 47 is designed to have a thickness that prevents dielectric breakdown between the source and drain in the high withstand voltage transistor. For example, in a 600V withstand voltage transistor, when the second dielectric film 47 is a SiO film, the thickness thereof is set to 2 ⁇ m to 3 ⁇ m.
  • the widths of the source electrode 11, the gate electrode connecting portion 25, and the drain electrode 31 are all about 3 ⁇ m, the ordinary photo lithography technology and the second dielectric film 47 and the first dielectric film 43 are dried.
  • a via 51 on the source electrode 11, a via 61 on the gate electrode connecting portion 25, and a via 71 on the drain electrode 31 and the drain electrode 33 are formed.
  • plugs 53, 63, 73 for filling the respective vias are formed.
  • W tungsten
  • the plug 53 is connected to the first source lead wire 55
  • the plug 63 is connected to the first gate lead wire 65
  • the plug 73 is connected to the first drain lead wire 75.
  • the first gate electrode 21 and the second gate electrode 23 are connected by a gate electrode connecting portion 25 at the central portion. Then, a via 61 is formed in the gate electrode connecting portion 25 to perform gate wiring. Therefore, the gate wiring resistance is significantly reduced as compared with the case where the gate wiring is performed from the end of the gate electrode.
  • the nitride semiconductor device 10 is suitable for high-speed switching operation due to the decrease in gate wiring resistance.
  • the gate wiring is formed not on the element separation region 9 but on the first active region 8. As a result, the chip area does not increase. Further, a capacitance is generated by the first dielectric film 43 between the source electrode 11 and the gate electrode connecting portion 25. This capacitance is the capacitance between the gate and source, but in order to prevent erroneous arcs in the power transistor for switching, it is desirable to increase the capacitance between the gate and source with respect to the capacitance between the gate and drain. Therefore, by using this embodiment, it is possible to realize a power transistor for switching, which has a large gate-source capacitance and can prevent an erroneous arc.
  • W is used as the plug for filling the via in the nitride semiconductor device 10 in the present embodiment
  • Al aluminum
  • Cu copper
  • the plug and the wiring connected to the plug may be formed at the same time by using the dual damascene method.
  • the number of vias 61 on the gate electrode connecting portion 25 is one in FIG. 1, a plurality of vias 61 may be formed if possible from the viewpoint of manufacturing technology. Further, the number of vias 71 on the source electrodes 11 and the drain electrodes 31 and 33 should be large in order to reduce the wiring resistance, but it is appropriately designed from the viewpoint of the manufacturing technique for forming the vias and the plugs.
  • the nitride semiconductor device has a substrate, a semiconductor laminated structure composed of a plurality of nitride semiconductor layers on the substrate, and an element separation region around the upper surface side of the semiconductor laminated structure.
  • a first active region surrounded by, a source electrode on the first active region, a first gate electrode and a second gate electrode located on both sides separated from the source electrode in the first direction in a plan view. It has at least one drain electrode located in the direction opposite to the source electrode with respect to the gate electrode, the first gate electrode or the second gate electrode, and the source electrode, the first gate electrode, and the first gate electrode.
  • the gate electrode 2 and the drain electrode have a finger-shaped portion extending in a second direction perpendicular to the first direction in a plan view, and a first dielectric film is formed on the source electrode.
  • the first gate electrode and the second gate electrode are electrically connected by a gate electrode connecting portion formed on the first dielectric film.
  • the wiring of the gate electrode (this wiring includes the finger-shaped portion) is formed inside the first active region instead of the outside in a plan view, thereby shortening the wiring length and wiring the gate.
  • the resistance can be reduced.
  • by forming the wiring of the gate electrode inside the active region in a plan view there is an effect that the area of the chip as a nitride semiconductor device can be reduced.
  • the first gate electrode, the second gate electrode, and the gate electrode connecting portion may be formed of the same metal layer.
  • the wiring resistance of the gate electrode can be reduced by the gate electrode connecting portion. Moreover, there is an effect that the manufacturing process is not increased in the formation of the first gate electrode, the second gate electrode and the gate electrode connecting portion.
  • the width of the gate electrode connecting portion may be larger than the first gate electrode length and the second gate electrode length.
  • FIG. 3 is a partial cross-sectional view of the nitride semiconductor device 110 showing a modified example of the first embodiment, and is an enlarged view of a portion corresponding to the vicinity of the source electrode 11 of FIG. 2B of the first embodiment. Drain electrodes, vias, plugs, wiring, etc. are omitted.
  • a SiN film 141 is formed on the surfaces of the AlGaN barrier layer 4 and the p-type GaN layers 105 and 106 as a surface protective film, and the source electrode 111 is formed by opening the SiN film 141. Further, a SiO film is formed on the SiN film 141 as the first dielectric film 143.
  • the SiN film 141 and the first dielectric film 143 are opened, and the first gate electrode 121 and the second gate electrode 123 are formed on the p-type GaN layers 105 and 106, respectively. Then, the first gate electrode 121 and the second gate electrode 123 are coupled by the gate electrode connecting portion 125.
  • the cross-sectional shape of the side surface where the source electrode 111 is in contact with the first dielectric film 143 is a forward taper.
  • the angle of the forward taper is preferably 45 ° or more and 75 ° or less, and more preferably 50 ° or more and 70 ° or less. This shape improves coverage of the first dielectric film 143 with respect to the side surface of the source electrode 111, and eliminates voids and seams. As a result, even when a reverse bias voltage of several tens of volts is applied between the source electrode 111 and the gate electrode connecting portion 125, there is an effect that the first dielectric film 143 is less likely to undergo dielectric breakdown.
  • the forward taper cross-sectional shape in this modification can be realized by adding a forward taper to the cross-sectional shape by heat treatment of the resist that is the etching mask for dry etching.
  • the portion of the side surface of the source electrode in contact with the first dielectric film has a forward taper shape.
  • the coverage with respect to the side surface of the source electrode of the first dielectric film is improved, and the generation of voids (voids) and seams (seam) is suppressed.
  • a reverse bias voltage for example, several tens of volts
  • Modification 2 of Embodiment 1 4 is a plan view of the nitride semiconductor device 210 of the second modification of the first embodiment, and FIGS. 5A, 5B, and 5C are cross-sectional views of the Va-Va line, the Vb-Vb line, and the Vc-Vc line in FIG. Are shown respectively.
  • a buffer layer 2 composed of an AlN layer and an AlGaN layer, a GaN channel layer 3, and an AlGaN barrier layer 4 are formed as a semiconductor laminate structure by epitaxial growth on a Si substrate 1. There is. On the AlGaN barrier layer 4, a p-type GaN layer 5 and a p-type GaN layer 6 that have been epitaxially grown and then etched are formed. At the interface between the GaN channel layer 3 and the AlGaN barrier layer 4, a high-concentration two-dimensional electron gas (not shown) is formed due to the effects of piezoelectric polarization and spontaneous polarization.
  • the region where the two-dimensional electron gas is formed is the first active region 208 in FIG. 4, and the region where the resistance of the two-dimensional electron gas is increased by ion implantation is the device separation region 209.
  • the boundary between the first active region 208 and the device separation region 209 is the boundary 208A of the ion implantation region.
  • the element separation region 209 may be formed by removing the region containing the two-dimensional electron gas by mesa etching.
  • a SiN film 241 is formed as a surface protective film on the surfaces of the AlGaN barrier layer 4, the p-type GaN layer 5, and the p-type GaN layer 6, and the SiN film 241 is opened.
  • the source electrode 211 and the drain electrodes 231 and 233 are formed.
  • a SiO film is formed as the first dielectric film 243 on the SiN film 241.
  • the SiN film 241 and the first dielectric film 243 are opened, and the first gate electrode 221 and the second gate electrode 223 are formed on the p-type GaN layer 5 and the p-type GaN layer 6, respectively.
  • the first gate electrode 221 and the second gate electrode 223 are formed at positions on both sides separated from each other in the X direction with respect to the finger-shaped source electrode 211.
  • the finger-shaped drain electrode 231 is located in the direction opposite to the source electrode 211 with respect to the first gate electrode 221 and the finger-shaped drain electrode 233 is with respect to the source electrode 211 with respect to the second gate electrode 223. Located in the opposite direction.
  • the finger-shaped gate electrode needs to exceed the boundary 208A of the ion implantation region and reach the device separation region 209. ..
  • the first gate electrode 221 and the second gate electrode 223 are coupled by a gate electrode connecting portion 225 at their central portions.
  • the gate electrode connecting portion 225 is formed of the same metal layer as the first gate electrode 221 and the second gate electrode 223 at the same time. Therefore, the number of manufacturing processes does not increase.
  • the gate electrode connecting portion 225 is the first dielectric film 243. It is formed on the top and is electrically isolated from the source electrode 211.
  • the width of the gate electrode connecting portion 225 (in the depth direction of the paper surface) is about 3 ⁇ m, and both are designed to be larger than the first gate electrode 221 and the second gate electrode 223 having a length of about 1 ⁇ m. This design enables a back end of line using vias and plugs, which is difficult on gate electrodes.
  • a SiO film 245 is formed as a field plate film covering the first gate electrode 221 and the second gate electrode 223, the source electrode 211, and the drain electrodes 231 and 233.
  • the SiO film 245 and the first dielectric film 243 are opened on the source electrode 211 to form a low resistance metal layer 285 to be a source field plate electrode.
  • the low resistance metal layer 285 has the effect of relaxing the electric field concentration at the drain-side ends of the p-type GaN layer 5 and the p-type GaN layer 6.
  • the withstand voltage is improved, and the phenomenon of current collapse, which is a problem in the nitride semiconductor device, is alleviated.
  • the low resistance metal layer 285 is formed on the source electrode 211 other than the vicinity of the gate electrode connecting portion 225, it also has an effect of lowering the wiring resistance of the source electrode 211.
  • the SiO film 245 and the first dielectric film 243 are opened on the drain electrode 231 and the drain electrode 233 to lower the resistance metal layer 281.
  • Each of the resistance metal layers 283 is formed.
  • the low resistance metal layer 281 and the low resistance metal layer 283 are formed entirely on the drain electrode 231 and the drain electrode 233, so that the wiring resistance of the drain electrode 231 and the drain electrode 233 can be reduced. It has the effect of lowering.
  • a SiO film which is a second dielectric film 247, is formed on the low resistance metal layers 281, 283, 285, and 287.
  • the second dielectric film 247 is designed to have a thickness that prevents dielectric breakdown between the source and drain in the high withstand voltage transistor.
  • the thickness thereof is set to 2 ⁇ m to 3 ⁇ m.
  • the low resistance metal is made by ordinary photolithography technology and dry etching technology for the second dielectric film 247.
  • the plug 253 is connected to the first source lead wire 255, the plug 263 is connected to the first gate lead wire 265, and the plug 273 is connected to the first drain lead wire 275.
  • the first gate electrode 221 and the second gate electrode 223 are connected by a gate electrode connecting portion 225 at the central portion. Then, a via 261 is formed in the gate electrode connecting portion 225 to perform gate wiring. Therefore, the gate wiring resistance is significantly reduced as compared with the case where the gate wiring is performed from the end of the gate electrode. Also, the gate wiring is formed not on the element separation region 209 but on the first active region 208. As a result, the chip area does not increase. Further, a capacitance is generated by the first dielectric film 243 between the source electrode 211 and the gate electrode connecting portion 225.
  • This capacitance is the capacitance between the gate and source, but in order to prevent erroneous arcs in the power transistor for switching, it is desirable to increase the capacitance between the gate and source with respect to the capacitance between the gate and drain. Therefore, by using this embodiment, it is possible to realize a power transistor for switching, which has a large gate-source capacitance and can prevent an erroneous arc.
  • W is used as the plug for filling the via in the nitride semiconductor device 210 in the present embodiment
  • Al aluminum
  • Cu copper
  • the plug and the wiring connected to the plug may be formed at the same time by using the dual damascene method.
  • the number of vias 261 on the low resistance metal layer 287 on the gate electrode connecting portion 225 is one, but a plurality of vias 261 may be formed if possible from the viewpoint of manufacturing technology. .. Further, the number of vias 271 on the source electrode 211 and the drain electrodes 231 and 233 should be large in order to reduce the wiring resistance, but it is appropriately designed from the viewpoint of the manufacturing technique for forming the via and the plug.
  • a low resistance metal layer is formed on the source electrode excluding the lower part of the gate electrode connecting portion and on the drain electrode. ing.
  • the low resistance metal layer is formed on the source electrode, it has the effect of lowering the wiring resistance of the source electrode. Further, since the low resistance metal layer is formed on the drain electrode, it has an effect of lowering the wiring resistance of the drain electrode.
  • the low resistance metal layer formed on the source electrode is a source field plate electrode that extends above the first gate electrode and the second gate electrode in the direction of the drain electrode. There may be.
  • the low resistance metal layer has the effect of relaxing the electric field concentration at the drain side end of the gate. As a result, the withstand voltage is improved and the phenomenon of current collapse is also alleviated.
  • FIG. 6 shows a plan view of the nitride semiconductor device 310 according to the second embodiment.
  • the nitride semiconductor devices of the first embodiment or the modified examples 1 and 2 thereof are repeatedly arranged in the X direction shown in FIG. 6 to form a power transistor.
  • FIG. 6 for the sake of simplification, components that are not particularly necessary for explaining the present embodiment are omitted.
  • a plurality of source electrodes 311 and drain electrodes 331 extending in a finger shape in the Y direction are alternately arranged in the X direction. Both ends in the X direction are not the drain electrode 331 to which a high voltage is applied, but the source electrode 311 which is often grounded, which has the effect of preventing moisture from entering from the outside and is excellent in terms of reliability.
  • the gate electrode connecting portion 325 formed on the plurality of source electrodes 311 has a via 361 opened in a dielectric film (not shown) formed on the gate electrode connecting portion 325, and a plug 363 is used to fill the via 361. be.
  • a first gate lead-out wiring 365 is formed so as to connect each plug 363.
  • the first gate lead-out wiring 365 is a gate pad 393 having a large area at its end.
  • the gate pad 393 has a gate pad opening 393A formed with respect to a surface protective film (not shown) of the nitride semiconductor device 310.
  • the plurality of source electrodes 311 have vias 351 opened in a dielectric film (not shown) formed on the source electrodes 311 and plugs 353 so as to fill the vias 351.
  • a first source lead-out wiring 355 is formed so as to connect each plug 353.
  • the first source lead-out wiring 355 is a source pad 391 in the central portion thereof.
  • the source pad 391 has a source pad opening 391A formed with respect to a surface protective film (not shown).
  • the plurality of drain electrodes 331 have a via 371 opened in a dielectric film (not shown) formed on the drain electrode 331, and a plug 373 to fill the via 371.
  • a first drain lead-out wiring 375 is formed so as to connect each plug 373.
  • the first drain lead-out wiring 375 is a drain pad 395 in the central portion thereof.
  • the drain pad 395 has a drain pad opening 395A formed with respect to a surface protective film (not shown).
  • the first source lead-out wiring 355 and the first drain lead-out wiring 375 are formed with the first gate lead-out wiring 365 interposed therebetween. Since the first gate lead-out wiring 365 is connected to each gate electrode (not shown) via the gate electrode connecting portion 325, the gate wiring resistance is low and it is formed on the upper part of the first active region 308. , There is no increase in chip area.
  • the first gate lead-out wiring 365, the first source lead-out wiring 355, and the first drain lead-out wiring 375 are formed of the same metal layer. Therefore, the manufacturing process becomes simple.
  • the same metal layer are Al (aluminum), Cu (copper), and Au (gold).
  • Cu copper
  • Au gold
  • the present embodiment has a first active region 308, an element separation region 309, and a boundary 308A of an ion implantation region which is a boundary between the two. Since the ratio of the first active region 308 to the chip area of the nitride semiconductor device 310 is high, the on-resistance is small and the chip area is small.
  • the source electrode, the first gate electrode, the second gate electrode, the gate electrode connecting portion, and the drain electrode are repeated in the first direction.
  • a second dielectric film is formed on the plurality of gate electrode connecting portions, and the plurality of gate electrode connecting portions are electrically connected via vias formed on the second dielectric film. It has a first gate lead-out wiring that is connected to the object and extends in the first direction.
  • the second dielectric film is also formed on the source electrode, the first gate electrode, the second gate electrode, and the drain electrode, and sandwiches the first gate lead-out wiring.
  • a first source drawing wire extending in the first direction by electrically connecting a plurality of the source electrodes via vias formed on the second dielectric film, and the second dielectric film.
  • a plurality of the drain electrodes are electrically connected via the via formed in the above, and may have a first drain lead-out wiring extending in the first direction.
  • the ratio of the first active region to the chip area of the nitride semiconductor device can be increased, there is an effect that the on-resistance is reduced and the chip area is reduced.
  • the first gate lead-out wiring, the first source lead-out wiring, and the first drain lead-out wiring may be formed of the same metal wiring layer.
  • POE Pad on Element
  • POA Pad over Active
  • FIG. 7 shows a plan view of the nitride semiconductor device 410 of the modified example of the second embodiment
  • FIG. 8 shows a cross-sectional view of the PN diode 490 which is a component thereof.
  • a protection diode 492 configured by connecting a PN diode 490 in series is inserted between the gate and source of the nitride semiconductor device 310 in the second embodiment.
  • the protection diode 492 is manufactured and integrated on the same chip as the FET by the same manufacturing process as the FET.
  • a buffer layer 2 composed of an AlN layer and an AlGaN layer, a GaN channel layer 3, and an AlGaN barrier layer 4 are formed as a semiconductor laminate structure by epitaxial growth on a Si substrate 1.
  • a p-type GaN layer 405 that has been epitaxially grown and then etched is formed.
  • a high-concentration two-dimensional electron gas (not shown) is formed due to the effects of piezoelectric polarization and spontaneous polarization.
  • the region in which the resistance of the two-dimensional electron gas is increased by ion implantation is the device separation region 409.
  • a SiN film 441 is formed on the surfaces of the AlGaN barrier layer 4 and the p-type GaN layer 405 as a surface protective film, and the SiN film 441 is opened to form a dummy electrode 411 and a cathode electrode 413. Further, a SiO film is formed as the first dielectric film 443 on the SiN film 441.
  • the anode electrode 425 is formed on the p-type GaN layer 405 by opening the SiN film 441 and the first dielectric film 443. The anode electrode 425 extends above the dummy electrode 411.
  • a SiO film which is a second dielectric film 447, is formed on the anode electrode 425 and the cathode electrode 413.
  • a via 451 on the cathode electrode 413 and a via 461 on the anode electrode 425 are formed by a conventional photolithography technique and a technique for dry etching the second dielectric film 447 and the first dielectric film 443.
  • plugs 453 and 463 for filling the respective vias are formed. W (tungsten) is used for the portions of the plugs 453 and 463 in contact with the second dielectric film 447, with the TiN film as a barrier layer.
  • the plug 453 is connected to the cathode electrode lead-out wire 455, and the plug 463 is connected to the anode lead-out wire 465.
  • FIG. 7 shows a nitride semiconductor device 410 in which a protection diode 492 is electrically inserted between the source and gate.
  • the protection diode 492 has five PN diodes 490 shown in FIG. 8 connected in series. Each PN diode 490 is formed in a second active region 498 surrounded by a device separation region 409 that is highly resistant by ion implantation. Further, the five PN diodes 490 are electrically connected in series by the anode-cathode wiring 483.
  • the protection diode 492 is connected to the first source lead-out wire 355 by the anode-source wire 481 and is connected to the first gate lead-out wire 365 or the gate pad 393 by the cathode-gate wire 485.
  • the dielectric breakdown voltage of the SiO film is about 3 MV / cm, and the dielectric breakdown voltage when the thickness of the SiO film (not shown) between the source electrode 311 and the gate electrode connecting portion 325 in FIG. 7 is 0.1 ⁇ m. Is 30V.
  • the rising voltage of the GaN PN diode is about 3.5V. Since five PN diodes 490 are connected in series to the protection diode 492 of the nitride semiconductor device 310 in the present embodiment, a current flows when a reverse bias of about 17.5 V is applied between the source and the gate. That is, with a sufficient voltage margin, the dielectric breakdown between the gate electrode connecting portion 325 and the source electrode 311 is not dielectrically broken, and the source gate of the nitride semiconductor device 410 is protected.
  • the area of the element separation region 409 is increased by the protection diode 492 as compared with the nitride semiconductor device 310, and as a result, the chip area is slightly increased.
  • the protection diode 492 can be designed to have a smaller area than the FET which is a power transistor, the increase in the chip area is small.
  • the number of PN diodes connected in series is 5, but the quantity is appropriately designed, for example, 3 to 10 depending on the required protection voltage. It is possible to do.
  • the ratio of the first active region 408 to the chip area is smaller than that in the nitride semiconductor device 310 in the second embodiment, but it is sufficient as compared with the case where the POE technique is not used. Is big. As a result, the on-resistance is small and the chip area is small.
  • the diode semiconductor device has a second active region surrounded by an element separation region on the substrate, and is formed in the second active region.
  • a protection diode is formed in which a plurality of these diodes are connected in series, the anode of the protection diode is electrically connected to the source electrode, and the cathode of the protection diode is electrically connected to the gate electrode connection portion.
  • the rising voltage of the current flowing from the anode to the cathode of the protection diode is lower than the insulation breakdown voltage of the first dielectric film.
  • FIG. 3 is plan views showing the nitride semiconductor device 510 according to the third embodiment of the present disclosure.
  • 10 is an enlarged view of the dotted line portion M in FIG. 9, and
  • FIG. 11 is an enlarged view of the dotted line portion N in FIG.
  • the wiring layer is omitted in order to explain the portion of the FET under the wiring layer.
  • FIG. 11 has the same configuration as that of the first embodiment.
  • the first gate electrode 521 and the second gate electrode 523 are each coupled by a gate electrode connecting portion 525 at the central portion thereof.
  • the gate electrode connecting portion 525 is formed of the same metal layer as the first gate electrode 521 and the second gate electrode 523 at the same time. Therefore, the number of manufacturing processes does not increase.
  • the gate electrode connecting portion 525 is a SiO film which is a first dielectric film. It is formed on (not shown) and is electrically isolated from the source electrode 511.
  • the width of the gate electrode connecting portion 525 is about 3 ⁇ m, and the length is designed to be larger than that of the first gate electrode 521 and the second gate electrode 523, which are about 1 ⁇ m in length. This design allows for the back end of line using vias and plugs described below, which is difficult on gate electrodes.
  • a SiO film (not shown), which is a second dielectric film, is placed on the first gate electrode 521, the second gate electrode 523, the gate electrode connecting portion 525, the source electrode 511, and the drain electrodes 531 and 533. It is formed.
  • the SiO film is designed to have a thickness that prevents dielectric breakdown between the source and drain. For example, in a 600V withstand voltage transistor, the thickness of the SiO film is 2 ⁇ m to 3 ⁇ m.
  • the via 551 on the source electrode 511 can be obtained by ordinary photolithography technology and dry etching technology for the SiO film.
  • Vias 561 on the gate electrode connecting portion 525 and vias 571 on the drain electrodes 531 and 533 are formed.
  • plugs 553, 563, and 573 that fill the respective vias are formed.
  • W tungsten
  • the plug 555 is connected to the first source lead-out wire 555
  • the plug 563 is connected to the first gate lead-out wire 565
  • the plug 573 is connected to the first drain lead-out wire 575.
  • a SiO film (not shown) is formed as a third dielectric film on the first source lead-out wiring 555, the first gate lead-out wiring 565, and the first drain lead-out wiring 575. Similar to the above, by the photolithography technique and the technique of dry etching the third dielectric film, the via 581 on the first source lead wire, the via 583 on the first gate lead wire, and the first drain lead wire are used. The upper via 585 is formed.
  • plugs 582, 584, and 586 for filling the respective vias are formed.
  • W tungsten
  • the plug 582 is connected to the second source lead-out wire 587
  • the plug 584 is connected to the second gate lead-out wire 588
  • the plug 586 is connected to the second drain lead-out wire 589.
  • the first source lead-out wiring 555 is sandwiched between the first gate lead-out wiring 565, and the drain lead-out wiring 575 is sandwiched between the first gate lead-out wiring 565.
  • the gate wiring resistance is lowered, and at the same time, the drain lead-out wiring 575 to which a high voltage is applied is not arranged at the chip end, so that the reliability regarding moisture resistance is improved.
  • the distance W2 between the first drain outlet wiring 575 and the first gate outlet wiring 565 is larger than the distance W1 between the first source outlet wiring 555 and the first gate outlet wiring 565.
  • the second gate lead-out wiring 588 extends in the Y direction to form a gate pad 593 having a large area at its end.
  • the gate pad 593 has a gate pad opening 593A formed with respect to a surface protective film (not shown) of the nitride semiconductor device 510.
  • the second source lead-out wiring 587 extends in the Y direction, and the vicinity of the central portion thereof serves as a source pad 591.
  • the source pad 591 has a source pad opening 591A formed with respect to a surface protective film (not shown) of the nitride semiconductor device 510.
  • the second drain lead-out wiring 589 extends in the Y direction and becomes a drain pad 595 in the vicinity of the central portion thereof.
  • the drain pad 595 has a drain pad opening 595A formed with respect to a surface protective film (not shown) of the nitride semiconductor device 510.
  • the first active region 508, the device separation region 509, and the boundary 508A of the ion implantation region, which is the boundary between the two, are provided.
  • the nitride semiconductor device 510 since the ratio of the first active region 508 to the chip area is high, the on-resistance is small and the chip area is small.
  • the second gate lead-out wiring 588, the second source lead-out wiring 587, and the second drain lead-out wiring 589 are formed of the same metal layer. Therefore, the manufacturing process becomes simple.
  • the same metal layer are Al (aluminum), Cu (copper), and Au (gold).
  • Cu aluminum
  • Cu copper
  • Au gold
  • each pad is formed by using only one wiring layer, but in the present embodiment, two wiring layers are used.
  • each of the source / drain gates is compared with the case where only one wiring layer is used.
  • Wiring resistance can be lowered.
  • the wiring resistance of the gate uses two wiring layers, it is possible to significantly reduce the wiring resistance as compared with the examples of Cited Document 2 and the like. Further, since it is not necessary to form the gate wiring in the element separation region 509, the chip area is also reduced.
  • the first gate lead-out wiring, the first source lead-out wiring, and the first drain lead-out wiring, and the first gate lead-out wiring is described.
  • a third dielectric film is formed on the wiring, the first source lead-out wiring, and the first drain lead-out wiring, and a plurality of the said firsts are formed through vias formed on the third dielectric film.
  • the second gate lead-out wiring extending in the second direction by electrically connecting the gate lead-out wiring of 1 and the plurality of the first source lead-out wirings are electrically connected in the second direction. It has a second source outlet wiring to be extended and a second drain outlet wiring to electrically connect a plurality of the first drain extraction wirings and extend in the second direction.
  • the resistance of each lead-out wiring of the source / drain gate can be lowered as compared with the case where the wiring layer is one layer.
  • the two wiring layers of the first gate lead-out wiring and the second gate lead-out wiring are used, there is an effect that the wiring resistance of the gate can be reduced.
  • it is not necessary to form the gate lead-out wiring in the element separation region there is an effect that the chip area can be reduced.
  • both sides of the first source lead-out wiring may be sandwiched by the first gate lead-out wiring, and the first drain lead-out wiring may be sandwiched by the first gate lead-out wiring.
  • the drain lead-out wiring to which a high voltage is applied is not arranged at the chip end, so that the reliability regarding moisture resistance can be improved.
  • the distance between the first drain withdrawal wiring and the first gate withdrawal wiring may be larger than the distance between the first source withdrawal wiring and the first gate withdrawal wiring.
  • the electric field in the vicinity of the first drain lead-out wiring to which a high voltage is applied can be weakened, and the reliability regarding moisture resistance can be improved.
  • the second gate lead-out wiring, the second source lead-out wiring, and the second drain lead-out wiring may be formed of the same metal wiring layer.
  • the manufacturing process for forming the second gate lead-out wiring, the second source lead-out wiring, and the second drain lead-out wiring can be simplified.
  • FIGS. 13A, 13B, 13C, and 13D are XIIIa-XIIIa line, XIIIb-XIIIb line, XIIIc-XIIIc line, and XIIId- in FIG. A cross-sectional view of the XIIId line is shown.
  • the present embodiment is a double gate transistor having two gates.
  • a buffer layer 2 composed of an AlN layer and an AlGaN layer, a GaN channel layer 3, and an AlGaN barrier layer 4 are formed as a semiconductor laminate structure on a Si substrate 1 by epitaxial growth. It is formed.
  • p-type GaN layers 605, 606, 607, and 608 that have been epitaxially grown and then etched are formed.
  • a high-concentration two-dimensional electron gas (not shown) is formed due to the effects of piezoelectric polarization and spontaneous polarization.
  • the region where the two-dimensional electron gas is formed is the active region 609 of FIG. 12, and the region where the two-dimensional electron gas is made highly resistant by ion implantation is the device separation region 610.
  • the boundary between the two is the boundary 609A of the ion implantation region.
  • the element separation region 610 may be formed by removing the region containing the two-dimensional electron gas by mesa etching.
  • a SiN film 641 is formed on the surfaces of the AlGaN barrier layer 4 and the p-type GaN layers 605, 606, 607, and 608 as surface protective films, and the SiN film 641 is formed.
  • the first source electrode 631 and the second source electrode 633 are formed by opening.
  • a SiO film is formed on the SiN film 641 as the first dielectric film 643.
  • the SiN film 641 and the first dielectric film 643 are opened so that the first gate electrode 621, the second gate electrode 622, the third gate electrode 625, and the fourth gate electrode 626 are the p-type GaN layer 605. It is formed on 606, 607, and 608, respectively.
  • the first gate electrode 621 and the second gate electrode 622 are formed at positions on both sides separated from each other in the X direction with respect to the finger-shaped first source electrode 631. Further, the third gate electrode 625 and the fourth gate electrode 626 are formed at positions on both sides separated from the finger-shaped second source electrode 633 in the X direction.
  • first gate electrode 621 and the second gate electrode 622 are finger-shaped in the Y direction, which is a direction perpendicular to the X direction, together with the p-type GaN layer 605 and the p-type GaN layer 606 at the lower portions thereof. It is stretched and connected in an arc shape at both ends. With this configuration, the leakage current flowing between the first source electrode 631 and the second source electrode 633 in the off state is reduced.
  • the finger-shaped gate electrode needs to reach the device separation region 610 beyond the boundary 609A of the ion implantation region. The same applies to the third gate electrode 625 and the fourth gate electrode 626.
  • the first gate electrode 621 and the second gate electrode 622 are each coupled by the first gate electrode connecting portion 623 near the center thereof.
  • the first gate electrode connecting portion 623 is formed of the same metal layer as the first gate electrode 621 and the second gate electrode 622 at the same time. Therefore, the number of manufacturing processes does not increase.
  • the first gate electrode connecting portion 623 is the first dielectric. It is formed on the SiO film which is the body film 643, and is electrically insulated from the first source electrode 631.
  • the width (depth direction of the paper surface) of the first gate electrode connecting portion 623 is about 3 ⁇ m, which is designed to be larger than the first gate electrode 621 and the second gate electrode 622 having a length of about 1 ⁇ m. .. This design allows for the back end of line using vias and plugs described below, which is difficult on gate electrodes.
  • the third gate electrode 625 and the fourth gate electrode 626 are each coupled by a second gate electrode connecting portion 627 near the center thereof.
  • SiO film which is a second dielectric film 647, is formed on the electrodes 631 and the second source electrode 633.
  • the second dielectric film 647 is designed to have a thickness that prevents dielectric breakdown between the first source and the second source in the double gate transistor for high withstand voltage. For example, in the 600V withstand voltage double gate transistor, when the second dielectric film 647 is SiO, the thickness thereof is set to 2 ⁇ m to 3 ⁇ m.
  • the width of the first source electrode 631, the first gate electrode connecting portion 623, the second gate electrode connecting portion 627, and the second source electrode 633 is about 3 ⁇ m
  • the normal photolithography technique and the first Via 681 on the first source electrode 631, via 671 on the first gate electrode connecting portion 623, and the second source electrode by the technique of dry etching the dielectric film 647 of 2 and the first dielectric film 643.
  • a via 651 on 633 and a via 661 on a second gate electrode connecting portion 627 are formed.
  • plugs 683, 673, 653, and 663 that fill the respective vias are formed.
  • W tungsten
  • the plug 683 is connected to the lead wire 685 of the first source electrode
  • the plug 673 is connected to the lead wire 675 of the first gate electrode
  • the plug 653 is connected to the lead wire 655 of the second source electrode
  • the plug 663 is connected. Is connected to the lead-out wiring 665 of the second gate electrode.
  • the first gate electrode 621 and the second gate electrode 622 are connected by the first gate electrode connecting portion 623 at the central portion. Then, a via 671 is formed in the first gate electrode connecting portion 623 to perform gate wiring. Further, the third gate electrode 625 and the fourth gate electrode 626 are connected by a second gate electrode connecting portion 627 at the central portion. Then, a via 671 is formed in the first gate electrode connecting portion 623 and a via 661 is formed in the second gate electrode connecting portion 627 to perform gate wiring. Therefore, the gate wiring resistance is significantly reduced as compared with the case where the gate wiring is performed from the end of the gate electrode. Further, the gate wiring is formed not on the element separation region 610 but on the active region 609. As a result, the chip area does not increase.
  • the side surface where the first source electrode 631 and the second source electrode 633 are in contact with the first dielectric film 643 has a cross section.
  • the shape may be a forward taper. Due to the shape of the forward taper, the coverage with respect to the side surfaces of the first source electrode 631 and the second source electrode 633 of the first dielectric film 643 is improved, and voids (voids) and seams (seam) are not generated. As a result, a reverse bias voltage of several tens of volts was applied between the first source electrode 631 and the first gate electrode connecting portion 623, and between the second source electrode 633 and the second gate electrode connecting portion 627. Even in this case, there is an effect that the first dielectric film 643 is unlikely to undergo dielectric breakdown.
  • a low resistance metal layer serving as a field plate electrode is placed on the first source electrode 631 and the second source electrode 633. May be provided.
  • the configuration of FIG. 12 is repeatedly formed in the X direction, and the first source pad is formed in the lead-out wiring 685 of the first source electrode.
  • the second source and the second are A protection diode may be inserted between the gates.
  • the first source pad, the second source pad, the first gate pad, and the first source pad are used by using the wiring technique of the second layer as in the third embodiment. 2 gate pads may be formed.
  • the nitride semiconductor device has a substrate, a semiconductor laminated structure composed of a plurality of nitride semiconductor layers on the substrate, and an element separation region around the upper surface side of the semiconductor laminated structure.
  • a first active region surrounded by, and a first source electrode located on both sides of the first active region separated from the first source electrode in the first direction in a plan view.
  • the first gate electrode, the second gate electrode, the second source electrode, the third gate electrode and the fourth gate electrode located on both sides of the second source electrode separated in the first direction in a plan view.
  • the first source electrode, the first gate electrode, the second gate electrode, the second source electrode, the third gate electrode, and the fourth gate electrode have a gate electrode.
  • the finger-shaped portion has a finger-shaped portion extending in a second direction perpendicular to the first direction in a plan view, and a first dielectric film is formed on the first source electrode and the second source electrode.
  • the first gate electrode and the second gate electrode are electrically connected by a first gate electrode connecting portion formed on the first dielectric film, and the third gate is formed.
  • the electrode and the fourth gate electrode are electrically connected by a second gate electrode connecting portion formed on the first dielectric film.
  • the wiring length can be shortened and the wiring resistance of the gate can be reduced.
  • the wiring resistance of the gate can be reduced.
  • the first gate electrode, the second gate electrode, the first gate electrode connecting portion, the third gate electrode, the fourth gate electrode, and the second gate electrode connecting portion are the same. It may be formed of the metal layer of.
  • the first gate electrode, the second gate electrode, the first gate electrode connecting portion, the third gate electrode, the fourth gate electrode, and the second gate electrode connecting portion It has the effect of not increasing the manufacturing process.
  • the width of the first gate electrode connecting portion is larger than the length of the first gate electrode and the length of the second gate electrode, and the width of the second gate electrode connecting portion is the width of the third gate. It may be larger than the electrode length and the fourth gate electrode length.
  • the portion in contact with the first dielectric film has a forward taper shape
  • the portion in contact with the first dielectric film is formed. It may have a forward taper shape.
  • the coverage of the first dielectric film with respect to the side surfaces of the first and second source electrodes is improved, and the generation of voids (voids) and seams (seam) is suppressed.
  • a reverse bias voltage for example, several tens of volts
  • the present disclosure is not limited to this embodiment. As long as it does not deviate from the gist of the present disclosure, various modifications that can be conceived by those skilled in the art are applied to this embodiment, and a form constructed by combining components in different embodiments is also within the scope of one or more embodiments. May be included within.
  • the nitride semiconductor device in the nitride semiconductor device according to the present disclosure, it can be used as a switching transistor having a low gate wiring resistance.

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Abstract

窒化物半導体装置は、素子分離領域（９）で囲まれる第１の活性領域（８）と、第１の活性領域（８）の上にソース電極（１１）、ソース電極（１１）に対して平面視で第１方向に離間した両側に位置する第１のゲート電極（２１）と第２のゲート電極（２３）、第１のゲート電極（２１）または第２のゲート電極（２３）に対してソース電極（１１）と反対方向に位置する少なくとも１つのドレイン電極（３１／３３）を有し、ソース電極（１１）、第１のゲート電極（２１）、第２のゲート電極（２３）、及びドレイン電極（３１／３３）は、平面視で第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、ソース電極（１１）の上には第１の誘電体膜（４３）が形成されており、第１のゲート電極（２１）と第２のゲート電極（２３）は、第１の誘電体膜（４３）の上に形成されたゲート電極連結部（２５）によって、電気的に接続している。

Description

窒化物半導体装置
　本開示は、半導体材料として窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた窒化物半導体装置に関する。
　近年、スイッチング用のパワートランジスタとして窒化物半導体であるＧａＮを用いた電界効果トランジスタ（ＧａＮ－ＦＥＴ）の商品化が進んでいる。ＧａＮ－ＦＥＴとしては、半導体基板上にＧａＮ層をチャネル層、ＡｌＧａＮをバリア層として形成して、これらの２つの層で形成されるヘテロ接合界面に自発分極とピエゾ分極で発生する２次元電子ガスをチャネルとして用いる構造が一般的である。
　このような構造のＧａＮ－ＦＥＴにおいては、基板と平行方向にチャネル電流が流れることになる。その結果、ＦＥＴにワイヤボンディング等を通して外部から電圧を供給したり電流を流したりする、ソースパッド、ドレインパッド、ゲートパッドは、いずれも基板の表面側に形成される。従って、チップ面積削減によってＧａＮ－ＦＥＴのコストを下げるためには、チップ面積全体に占めるパッド面積を削減することが重要となってくる。
　このようなパッド面積の削減のために、ＦＥＴが実際にトランジスタ動作をしている領域（活性領域）の上に各パッドを形成するＰＯＥ（Pad on Element）またはＰＯＡ（Pad over Active）と呼ばれる技術が開発されている（特許文献１、特許文献２）。この技術を用いることで、パッドによるチップ面積の増大は発生しないため、チップ面積削減には極めて有効である。
特開２００８－１７７５２７号公報 国際公開第２０１２／１７６３９９号
　しかしながら、従来の窒化物半導体装置におけるＰＯＥを実現する配線技術においては、ゲート電極の配線は、活性領域の外側の素子分離領域に形成されていた。特許文献２の段落００３８においても、「ゲート電極８は活性領域の外側で束ねられ、さらに活性領域の外周を迂回してゲート電極パッド層２３と接続されている。」と記載されている通りである。その結果、大出力化のためにパワートランジスタに含まれる単位トランジスタの数量を多くするにつれ、ゲートパッドに到達するまでのゲート電極の配線長が長くなるという課題がある。その場合は、ゲート配線抵抗が大きくなることにより、高速のスイッチングが行えなくなる。すなわち、ゲート電極の配線技術に関して改善の余地がある。
　本開示は上記課題に鑑み、ゲート電極の配線を活性領域の上で行うことにより、ゲート電極パッドまでの配線長が短くなる結果、ゲートの配線抵抗が低くなり、高速スイッチング動作に適した窒化物半導体装置を提供することを主な目的とする。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかにする。
　上記課題を解決するために、本開示の一態様に係る窒化物半導体装置においては、基板と、前記基板の上に複数の窒化物半導体層からなる半導体積層構造と、前記半導体積層構造の上面側に、周囲を素子分離領域で囲まれる第１の活性領域と、前記第１の活性領域の上にソース電極、前記ソース電極に対して平面視で第１方向に離間した両側に位置する第１のゲート電極と第２のゲート電極、前記第１のゲート電極または前記第２のゲート電極に対して前記ソース電極と反対方向に位置する少なくとも１つのドレイン電極を有し、前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、及び前記ドレイン電極は、平面視で前記第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、前記ソース電極の上には第１の誘電体膜が形成されており、前記第１のゲート電極と前記第２のゲート電極は、前記第１の誘電体膜の上に形成されたゲート電極連結部によって、電気的に接続している。
　また、上記課題を解決するために、本開示の他の一形態に係る窒化物半導体装置においては、基板と、前記基板の上に複数の窒化物半導体層からなる半導体積層構造と、前記半導体積層構造の上面側に、周囲を素子分離領域で囲まれる第１の活性領域と、前記第１の活性領域の上に、第１のソース電極と、前記第１のソース電極に対して平面視で第１方向に離間した両側に位置する第１のゲート電極と第２のゲート電極と、第２のソース電極と、前記第２のソース電極に対して平面視で第１方向に離間した両側に位置する第３のゲート電極と第４のゲート電極とを有し、前記第１のソース電極、前記第１のゲート電極、前記第２のゲート電極、前記第２のソース電極、前記第３のゲート電極、前記第４のゲート電極は、平面視で前記第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、前記第１のソース電極と前記第２のソース電極の上には第１の誘電体膜が形成されており、前記第１のゲート電極と前記第２のゲート電極は、前記第１の誘電体膜の上に形成された第１のゲート電極連結部によって電気的に接続し、前記第３のゲート電極と前記第４のゲート電極は、前記第１の誘電体膜の上に形成された第２のゲート電極連結部によって電気的に接続している。
　本開示により、ゲート配線抵抗を低くできる窒化物半導体装置を提供する。
図１は、実施形態１における窒化物半導体装置の平面図である。 図２Ａは、実施形態１における図１の窒化物半導体装置のＩＩａ－ＩＩａ線における断面図である。 図２Ｂは、実施形態１における図１の窒化物半導体装置のＩＩｂ－ＩＩｂ線における断面図である。 図２Ｃは、実施形態１における図１の窒化物半導体装置のＩＩｃ－ＩＩｃ線における断面図である。 図３は、実施形態１の変形例１における窒化物半導体装置の断面図である。 図４は、実施形態１の変形例２における窒化物半導体装置の平面図である。 図５Ａは、実施形態１の変形例２における図４の窒化物半導体装置のＶａ－Ｖａ線における断面図である。 図５Ｂは、実施形態１の変形例２における図４の窒化物半導体装置のＶｂ－Ｖｂ線における断面図である。 図５Ｃは、実施形態１の変形例２における図４の窒化物半導体装置のＶｃ－Ｖｃ線における断面図である。 図６は、実施形態２における窒化物半導体装置の平面図である。 図７は、実施形態２の変形例における窒化物半導体装置の平面図である。 図８は、実施形態２の変形例における窒化物半導体装置で用いられるＰＮダイオードの断面図である。 図９は、実施形態３おける窒化物半導体装置の平面図である。 図１０は、図９における点線部Ｍを拡大した平面図である。 図１１は、図１０の点線部Ｎを拡大した平面図である。 図１２は、実施形態４における窒化物半導体装置の平面図である。 図１３Ａは、実施形態４における図１２の窒化物半導体装置のＸＩＩＩａ－ＸＩＩＩａ線における断面図である。 図１３Ｂは、実施形態４における図１２の窒化物半導体装置のＸＩＩＩｂ－ＸＩＩＩｂ線における断面図である。 図１３Ｃは、実施形態４における図１２の窒化物半導体装置のＸＩＩＩｃ－ＸＩＩＩｃ線における断面図である。 図１３Ｄは、実施形態４におけ図１２のる窒化物半導体装置のＸＩＩＩｄ－ＸＩＩＩｄ線における断面図である。
　以下、実施の形態について、図面を参照して詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。
　（実施形態１）
　図１は実施形態１の窒化物半導体装置１０の平面図を、図２Ａ、図２Ｂ、図２Ｃは図１における、ＩＩａ－ＩＩａ線、ＩＩｂ－ＩＩｂ線、ＩＩｃ－ＩＩｃ線の断面図をそれぞれ示す。
　図２Ａ、図２Ｂ、図２Ｃに示すように、Ｓｉ基板１上にＡｌＮ層やＡｌＧａＮ層からなるバッファー層２、ＧａＮチャネル層３、ＡｌＧａＮバリア層４が半導体積層体構造として、エピタキシャル成長により形成されている。ＡｌＧａＮバリア層４の上には、ＡｌＧａＮバリア層４にエピタキシャル成長された後にエッチング加工されたｐ型ＧａＮ層５とｐ型ＧａＮ層６とが形成されている。ＧａＮチャネル層３、ＡｌＧａＮバリア層４の界面においては、ピエゾ分極と自発分極の効果により高濃度の２次元電子ガスが形成されている。この２次元電子ガスが形成されている領域が図１に示す第１の活性領域８であり、２次元電子ガスがイオン注入により高抵抗化された領域が素子分離領域９である。そして、第１の活性領域８と素子分離領域９の境界が、イオン注入領域の境界８Ａである。なお素子分離領域９は、メサエッチングにより、２次元電子ガスを含む領域を除去して形成しても良い。
　図２Ａ、図２Ｂ、図２Ｃに示すように、ＡｌＧａＮバリア層４とｐ型ＧａＮ層５とｐ型ＧａＮ層６の表面は表面保護膜としてＳｉＮ膜４１が形成され、ＳｉＮ膜４１を開口してソース電極１１、ドレイン電極３１とドレイン電極３３が形成されている。さらに、ＳｉＮ膜４１の上には第１の誘電体膜４３としてＳｉＯ膜が形成されている。ｐ型ＧａＮ層５とｐ型ＧａＮ層６の上のＳｉＮ膜４１と第１の誘電体膜４３を開口して、第１のゲート電極２１と第２のゲート電極２３が、それぞれ形成されている。
　図１に示すように、第１のゲート電極２１と第２のゲート電極２３は、フィンガー状のソース電極１１に対して平面視で第１方向に離間した両側の位置に形成されている。ここで、第１方向は、図１ではＸ方向である。さらに、フィンガー状のドレイン電極３１は、第１のゲート電極２１に対してソース電極１１と反対方向に位置し、フィンガー状のドレイン電極３３は、第２のゲート電極２３に対してソース電極１１と反対方向に位置する。また、第１のゲート電極２１と第２のゲート電極２３は、それぞれの下部にあるｐ型ＧａＮ層５とｐ型ＧａＮ層６とともに、平面視で第１方向に垂直な方向である第２方向にフィンガー状となって延伸し、両端部で円弧状となって繋がっている。ここで、第２方向は、図１ではＹ方向である。この構成により、オフ状態においてソース電極１１とドレイン電極３１とドレイン電極３３の間に流れるリーク電流が低減する。なお、第１のゲート電極２１と第２のゲート電極２３を端部で繋がない場合は、フィンガー状のゲート電極はイオン注入領域の境界８Ａを超えて、素子分離領域９に到達する必要がある。
　図２Ｂに示すように、第１のゲート電極２１と第２のゲート電極２３はそれぞれ、その中央部においてゲート電極連結部２５によって結合している。このゲート電極連結部２５は、第１のゲート電極２１と第２のゲート電極２３と同一の金属層で、同時に形成される。そのため、製造工程数の増加は発生しない。ただし、第１のゲート電極２１と第２のゲート電極２３はｐ型ＧａＮ層５とｐ型ＧａＮ層６にそれぞれ接触しているのに対し、ゲート電極連結部２５は第１の誘電体膜４３であるＳｉＯ膜の上に形成され、ソース電極１１とは電気的に絶縁している。また、ゲート電極連結部２５の幅（紙面の奥行方向）は３μｍ程度で、いずれも長さが１μｍ程度である第１のゲート電極２１と第２のゲート電極２３よりも大きく設計されている。この設計により、ゲート電極上では困難である、この後に説明するビアとプラグを用いる配線工程が可能となる。
　図２Ａ、図２Ｂ、図２Ｃに示すように、第１のゲート電極２１、第２のゲート電極２３、ゲート電極連結部２５、ソース電極１１、ドレイン電極３１とドレイン電極３３の上には、第２の誘電体膜４７であるＳｉＯ膜が形成される。第２の誘電体膜４７は高耐圧用トランジスタにおいては、ソース・ドレイン間の絶縁破壊を防ぐ厚さに設計する。例えば６００Ｖ耐圧用トランジスタにおいては、第２の誘電体膜４７をＳｉＯ膜とした場合には、その厚さを２μｍから３μｍとする。この場合、ソース電極１１、ゲート電極連結部２５、ドレイン電極３１の幅をいずれも３μｍ程度とすれば、通常のフォトリソグラフィー技術と第２の誘電体膜４７及び第１の誘電体膜４３をドライエッチングする技術により、ソース電極１１上のビア５１、ゲート電極連結部２５上のビア６１、ドレイン電極３１とドレイン電極３３上のビア７１が形成される。そして、それぞれのビアを充填するプラグ５３、６３、７３が形成されている。プラグ５３、６３、７３は第２の誘電体膜４７と接する部分はＴｉＮ膜をバリア層として、Ｗ（タングステン）が用いられる。プラグ５３は第１のソース引き出し配線５５と接続し、プラグ６３は第１のゲート引き出し配線６５に接続し、プラグ７３は第１のドレイン引き出し配線７５に接続している。
　本実施形態においては、第１のゲート電極２１と第２のゲート電極２３の中央部においてゲート電極連結部２５で接続されている。そして、ゲート電極連結部２５にビア６１を形成してゲート配線が行われている。従って、ゲート電極の端部からゲート配線を行う場合に比べて、ゲート配線抵抗が大幅に減少する。ゲート配線抵抗の低下によって窒化物半導体装置１０は、高速スイッチング動作に適している。
　また、ゲート配線は素子分離領域９の上ではなく、第１の活性領域８の上で形成される。その結果、チップ面積の増大も発生しない。さらに、ソース電極１１とゲート電極連結部２５との間には、第１の誘電体膜４３による容量が発生する。この容量はゲート・ソース間容量となるが、スイッチング用のパワートランジスタにおいて誤点弧を防ぐためには、ゲート・ドレイン間容量に対して、ゲート・ソース間容量を増やすことが望ましい。従って、本実施形態を用いることで、ゲート・ソース間容量が大きく誤点弧を防ぐことが可能なスイッチング用のパワートランジスタを実現することができる。
　なお、本実施形態における窒化物半導体装置１０ではビアを充填するプラグとしてＷを用いたが、Ａｌ（アルミニウム）やＣｕ（銅）を用いても良い。Ｃｕを用いる場合は、デュアルダマシン法を使って、プラグとそれに接続する配線を同時に形成しても良い。
　なお、図１においては、ゲート電極連結部２５の上のビア６１は１個としているが、製造技術の点から可能であれば複数個形成しても構わない。また、ソース電極１１やドレイン電極３１と３３の上のビア７１の数は、配線抵抗を減らすために多い方が良いが、ビアとプラグを形成する製造技術の点から適宜設計される。
　以上のように実施形態１に係る窒化物半導体装置は、基板と、前記基板の上に複数の窒化物半導体層からなる半導体積層構造と、前記半導体積層構造の上面側に、周囲を素子分離領域で囲まれる第１の活性領域と、前記第１の活性領域の上にソース電極、前記ソース電極に対して平面視で第１方向に離間した両側に位置する第１のゲート電極と第２のゲート電極、前記第１のゲート電極または前記第２のゲート電極に対して前記ソース電極と反対方向に位置する少なくとも１つのドレイン電極を有し、前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、及び前記ドレイン電極は、平面視で前記第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、前記ソース電極の上には第１の誘電体膜が形成されており、前記第１のゲート電極と前記第２のゲート電極は、前記第１の誘電体膜の上に形成されたゲート電極連結部によって、電気的に接続している。
　これによれば、ゲート電極の配線（この配線はフィンガー状の部分を含む）を、平面視において第１の活性領域の外側ではなく内側に形成することにより、配線長を短くし、ゲートの配線抵抗を低減することができる。その結果、スイッチング動作の高速化に適しているという効果がある。また、ゲート電極の配線を、平面視において活性領域の内側に形成することにより、窒化物半導体装置としてのチップの面積を縮小できるという効果がある。
　例えば、前記第１のゲート電極、前記第２のゲート電極、および前記ゲート電極連結部は、同一の金属層で形成されもよい。
　これによれば、ゲート電極連結部によりゲート電極の配線抵抗を低下させることができる。しかも第１のゲート電極、第２のゲート電極およびゲート電極連結部の形成において、製造工程を増加させないという効果がある。
　例えば、前記ゲート電極連結部の幅は、前記第１のゲート電極長及び前記第２のゲート電極長よりも大きくてもよい。
　これによれば、ゲート電極連結部に対してビアとプラグを用いる配線が可能にし、チップ面積を縮小することができる。
　（実施形態１の変形例１）
　図３は実施形態１の変形例を示す窒化物半導体装置１１０の部分的な断面図であり、実施形態１の図２Ｂのソース電極１１近傍に対応する部分を拡大した図である。ドレイン電極、ビア、プラグ、配線等は省略している。図３に示すように、ＡｌＧａＮバリア層４とｐ型ＧａＮ層１０５と１０６の表面は表面保護膜としてＳｉＮ膜１４１が形成され、ＳｉＮ膜１４１を開口してソース電極１１１が形成されている。さらに、ＳｉＮ膜１４１の上には第１の誘電体膜１４３としてＳｉＯ膜が形成されている。ＳｉＮ膜１４１と第１の誘電体膜１４３を開口して第１のゲート電極１２１と第２のゲート電極１２３が、ｐ型ＧａＮ層１０５と１０６の上にそれぞれ形成されている。そして、第１のゲート電極１２１と第２のゲート電極１２３がゲート電極連結部１２５により結合している。
　本変形例においては、ソース電極１１１が第１の誘電体膜１４３と接する側面は断面形状が順テーパーとなっている。順テーパーの角度としては、４５°以上で７５°以下が好ましく、５０°以上で７０°以下が更に好ましい。この形状により、第１の誘電体膜１４３のソース電極１１１の側面に対するカバレージが良くなり、ボイド（空隙）やシーム（継ぎ目）が発生しなくなる。その結果、ソース電極１１１とゲート電極連結部１２５の間に数１０Ｖの逆バイアス電圧が印加された場合においても、第１の誘電体膜１４３が絶縁破壊することが起きにくいという効果がある。
　本変形例のける順テーパーの断面形状を実現するには、ドライエッチングのエッチングマスクとなるレジストを熱処理により断面形状に順テーパーをつけること等により実現できる。
　以上のように実施形態１の変形例１に係る窒化物半導体装置は、前記ソース電極の側面において、前記第１の誘電体膜と接する部分は順テーパー形状である。
　これによれば、第１の誘電体膜のソース電極の側面に対するカバレージが良くなり、ボイド（空隙）やシーム（継ぎ目）が発生を抑制する。その結果、ソース電極とゲート電極連結部の間に逆バイアス電圧（例えば数１０Ｖ）が印加された場合においても、第１の誘電体膜が絶縁破壊することが起きにくいという効果がある。
　（実施形態１の変形例２）
　図４は実施形態１の変形例２の窒化物半導体装置２１０の平面図を、図５Ａ、図５Ｂ、図５Ｃは図４におけるＶａ－Ｖａ線、Ｖｂ－Ｖｂ線、Ｖｃ－Ｖｃ線の断面図をそれぞれ示す。
　図５Ａ、図５Ｂ、図５Ｃに示すように、Ｓｉ基板１上にＡｌＮ層やＡｌＧａＮ層からなるバッファー層２、ＧａＮチャネル層３、ＡｌＧａＮバリア層４が半導体積層体構造として、エピタキシャル成長により形成されている。ＡｌＧａＮバリア層４の上には、エピタキシャル成長された後にエッチング加工されたｐ型ＧａＮ層５とｐ型ＧａＮ層６が形成されている。ＧａＮチャネル層３、ＡｌＧａＮバリア層４の界面においては、ピエゾ分極と自発分極の効果により高濃度の２次元電子ガス（図示せず）が形成されている。この２次元電子ガスが形成されている領域が図４の第１の活性領域２０８であり、２次元電子ガスがイオン注入により高抵抗化された領域が素子分離領域２０９である。そして、第１の活性領域２０８と素子分離領域２０９の境界が、イオン注入領域の境界２０８Ａである。なお素子分離領域２０９は、メサエッチングにより、２次元電子ガスを含む領域を除去して形成しても良い。
　図５Ａ、図５Ｂ、図５Ｃに示すように、ＡｌＧａＮバリア層４とｐ型ＧａＮ層５とｐ型ＧａＮ層６の表面は表面保護膜としてＳｉＮ膜２４１が形成され、ＳｉＮ膜２４１を開口してソース電極２１１、ドレイン電極２３１と２３３が形成されている。さらに、ＳｉＮ膜２４１の上には第１の誘電体膜２４３としてＳｉＯ膜が形成されている。ＳｉＮ膜２４１と第１の誘電体膜２４３を開口して第１のゲート電極２２１と第２のゲート電極２２３が、ｐ型ＧａＮ層５とｐ型ＧａＮ層６の上にそれぞれ形成されている。
　図４に示すように、第１のゲート電極２２１と第２のゲート電極２２３は、フィンガー状のソース電極２１１に対してＸ方向に離間した両側の位置に形成されている。さらに、フィンガー状のドレイン電極２３１は、第１のゲート電極２２１に対してソース電極２１１と反対方向に位置し、フィンガー状のドレイン電極２３３は、第２のゲート電極２２３に対してソース電極２１１と反対方向に位置する。
　また、第１のゲート電極２２１と第２のゲート電極２２３は、それぞれの下部にあるｐ型ＧａＮ層５とｐ型ＧａＮ層６とともに、Ｘ方向に垂直な方向であるＹ方向にフィンガー状となって延伸し、両端部で円弧状となって繋がっている。この構成により、オフ状態においてソース電極２１１とドレイン電極２３１、２３３の間に流れるリーク電流が低減する。なお、第１のゲート電極２２１と第２のゲート電極２２３を端部で繋がない場合は、フィンガー状のゲート電極はイオン注入領域の境界２０８Ａを超えて、素子分離領域２０９に到達する必要がある。
　図５Ｂに示すように、第１のゲート電極２２１と第２のゲート電極２２３は、それぞれの中央部においてゲート電極連結部２２５によって結合している。このゲート電極連結部２２５は、第１のゲート電極２２１と第２のゲート電極２２３と同一の金属層で、同時に形成されている。そのため、製造工程数の増加は発生しない。ただし、第１のゲート電極２２１と第２のゲート電極２２３はｐ型ＧａＮ層５とｐ型ＧａＮ層６にそれぞれ接触しているのに対し、ゲート電極連結部２２５は第１の誘電体膜２４３の上に形成され、ソース電極２１１とは電気的に絶縁している。また、ゲート電極連結部２２５の幅（紙面の奥行方向）は３μｍ程度で、いずれも長さが１μｍ程度である第１のゲート電極２２１と第２のゲート電極２２３よりも大きく設計されている。この設計により、ゲート電極上では困難である、この後に説明するビアとプラグを用いる配線工程が可能となる。
　図５Ａ、図５Ｂ、図５Ｃに示すように、第１のゲート電極２２１、第２のゲート電極２２３、ソース電極２１１、ドレイン電極２３１、２３３を覆うフィールドプレート膜としてＳｉＯ膜２４５を形成する。図５Ａと図５Ｃに示すように、ソース電極２１１上に、ＳｉＯ膜２４５と第１の誘電体膜２４３を開口して、ソースフィールドプレート電極となる低抵抗金属層２８５を形成する。低抵抗金属層２８５はｐ型ＧａＮ層５とｐ型ＧａＮ層６のドレイン側の端部での電界集中を緩和させる効果をもたらす。その結果、耐圧が向上するとともに、窒化物半導体装置で課題となる電流コラプスという現象も緩和する。さらに、この低抵抗金属層２８５はゲート電極連結部２２５の近傍以外のソース電極２１１の上に形成されるので、ソース電極２１１の配線抵抗を下げる効果もある。
　同様に、図５Ａ、図５Ｂ、図５Ｃに示すように、ドレイン電極２３１とドレイン電極２３３の上に、ＳｉＯ膜２４５と第１の誘電体膜２４３を開口して、低抵抗金属層２８１と低抵抗金属層２８３をそれぞれ形成する。この低抵抗金属層２８１と低抵抗金属層２８３は、図４に示すように、ドレイン電極２３１とドレイン電極２３３の上に全面的に形成されるので、ドレイン電極２３１とドレイン電極２３３の配線抵抗を下げる効果がある。
　また、図５Ｂに示すように、ゲート電極連結部２２５の上に、ＳｉＯ膜２４５を開口して、低抵抗金属層２８７を形成することで、ゲートの配線抵抗も下がるという効果がある。
　低抵抗金属層２８１、２８３、２８５、２８７の上には、第２の誘電体膜２４７であるＳｉＯ膜が形成される。第２の誘電体膜２４７は高耐圧用トランジスタにおいては、ソース・ドレイン間の絶縁破壊を防ぐ厚さに設計する。例えば６００Ｖ耐圧用トランジスタにおいては、第２の誘電体膜２４７をＳｉＯ膜とした場合には、そのの厚さを２μｍから３μｍとする。この場合、低抵抗金属層２８１、２８３、２８５、２８７における最も短い寸法においても３μｍ程度以上とすれば、通常のフォトリソグラフィー技術と第２の誘電体膜２４７をドライエッチングする技術により、低抵抗金属層２８５上のビア２５１、低抵抗金属層２８７上のビア２６１、低抵抗金属層２８１と２８３上のビア２７１が形成される。そして、それぞれのビアを充填するプラグ２５３、２６３、２７３が形成されている。プラグ２５３、２６３、２７３は第２の誘電体膜２４７と接する部分はＴｉＮ膜をバリア層として、Ｗ（タングステン）が用いられる。プラグ２５３は第１のソース引き出し配線２５５と接続し、プラグ２６３は第１のゲート引き出し配線２６５に接続し、プラグ２７３は第１のドレイン引き出し配線２７５に接続している。
　本実施形態においては、第１のゲート電極２２１と第２のゲート電極２２３の中央部においてゲート電極連結部２２５で接続されている。そして、ゲート電極連結部２２５にビア２６１を形成してゲート配線が行われている。従って、ゲート電極の端部からゲート配線を行う場合に比べて、ゲート配線抵抗が大幅に減少する。また、ゲート配線は素子分離領域２０９の上ではなく、第１の活性領域２０８の上で形成される。その結果、チップ面積の増大も発生しない。さらに、ソース電極２１１とゲート電極連結部２２５との間には、第１の誘電体膜２４３による容量が発生する。この容量はゲート・ソース間容量となるが、スイッチング用のパワートランジスタにおいて誤点弧を防ぐためには、ゲート・ドレイン間容量に対して、ゲート・ソース間容量を増やすことが望ましい。従って、本実施形態を用いることで、ゲート・ソース間容量が大きく誤点弧を防ぐことが可能なスイッチング用のパワートランジスタを実現することができる。
　なお、本実施形態における窒化物半導体装置２１０ではビアを充填するプラグとしてＷを用いたが、Ａｌ（アルミニウム）やＣｕ（銅）を用いても良い。Ｃｕを用いる場合は、デュアルダマシン法を使って、プラグとそれに接続する配線を同時に形成しても良い。
　なお、図４においては、ゲート電極連結部２２５の上の低抵抗金属層２８７の上にあるビア２６１は１個としているが、製造技術の点から可能であれば複数個形成しても構わない。また、ソース電極２１１やドレイン電極２３１と２３３の上のビア２７１の数は、配線抵抗を減らすために多い方が良いが、ビアとプラグを形成する製造技術の点から適宜設計される。
　以上のように実施形態１の変形例２に係る窒化物半導体装置は、前記ゲート電極連結部の下部を除いた前記ソース電極の上と、前記ドレイン電極の上には低抵抗金属層が形成されている。
　これによれば、低抵抗金属層はソース電極の上に形成されるのでソース電極の配線抵抗を下げる効果がある。また、低抵抗金属層はドレイン電極の上に形成されるので、ドレイン電極の配線抵抗を下げる効果がある。
　例えば、前記ソース電極の上に形成された前記低抵抗金属層は、前記第１のゲート電極および前記第２のゲート電極の上方を超えて、前記ドレイン電極の方向に延伸するソースフィールドプレート電極であってもよい。
　これによれば、低抵抗金属層はゲートのドレイン側端部での電界集中を緩和させる効果がある。その結果、耐圧が向上するとともに、電流コラプスという現象も緩和する効果がある。
　（実施形態２）
　実施形態２の窒化物半導体装置３１０の平面図を図６に示す。
　本実施形態は、実施形態１またはその変形例１、変形例２の窒化物半導体装置を図６に示すＸ方向に繰り返して配置して、パワートランジスタを構成するものである。図６においては、簡略化のために本実施形態を説明する上で特に必要のない構成要素は省略している。
　図６に示すように、いずれもＹ方向にフィンガー状となって延伸するソース電極３１１とドレイン電極３３１が、Ｘ方向に交互に複数個配置されている。Ｘ方向の両端は、高電圧が印加されるドレイン電極３３１ではなく、グランド接地される場合が多いソース電極３１１であることにより、外部からの水分浸入を防ぐ効果があり信頼性の点で優れている。複数のソース電極３１１の上に形成されたゲート電極連結部３２５はその上に形成された誘電体膜（図示せず）に開口されたビア３６１があり、ビア３６１を充填するようにプラグ３６３がある。各プラグ３６３を繋ぐように第１のゲート引き出し配線３６５が形成されている。第１のゲート引き出し配線３６５はその端部において面積が広いゲートパッド３９３となっている。ゲートパッド３９３は窒化物半導体装置３１０の表面保護膜（図示せず）に対してゲートパッド開口部３９３Ａが形成されている。
　複数のソース電極３１１はその上に形成された誘電体膜（図示せず）に開口されたビア３５１があり、ビア３５１を充填するようにプラグ３５３がある。各プラグ３５３を繋ぐように第１のソース引き出し配線３５５が形成されている。第１のソース引き出し配線３５５はその中央部においてソースパッド３９１となっている。ソースパッド３９１は表面保護膜（図示せず）に対してソースパッド開口部３９１Ａが形成されている。
　複数のドレイン電極３３１はその上に形成された誘電体膜（図示せず）に開口されたビア３７１があり、ビア３７１を充填するようにプラグ３７３がある。各プラグ３７３を繋ぐように第１のドレイン引き出し配線３７５が形成されている。第１のドレイン引き出し配線３７５はその中央部においてドレインパッド３９５となっている。ドレインパッド３９５は表面保護膜（図示せず）に対してドレインパッド開口部３９５Ａが形成されている。
　本実施形態においては、第１のソース引き出し配線３５５と第１のドレイン引き出し配線３７５は、第１のゲート引き出し配線３６５を挟んで形成されている。第１のゲート引き出し配線３６５がゲート電極連結部３２５を介して各ゲート電極（図示せず）に接続しているのでゲート配線抵抗が低く、第１の活性領域３０８の上部に形成されているので、チップ面積の増加もない。
　本実施形態においては、第１のゲート引き出し配線３６５、第１のソース引き出し配線３５５、第１のドレイン引き出し配線３７５は、同一の金属層で形成される。そのために製造工程は簡略なものになる。同一の金属層の例としてはＡｌ（アルミニウム）、Ｃｕ（銅）、Ａｕ（金）である。特にＣｕを用いた場合、デュアルダマシン法を用いればプラグ３６３、３５３、３７３と同時に形成することが可能となり、さらに製造工程は簡略なものとなる。
　本実施形態においては、第１の活性領域３０８と素子分離領域３０９、そして、両者の境界であるイオン注入領域の境界３０８Ａを有す。窒化物半導体装置３１０はチップ面積に対する第１の活性領域３０８の割合が高くなるために、オン抵抗が小さくチップ面積が小さくなる。
　以上のように実施形態２に係る窒化物半導体装置において、前記第１方向に、前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、前記ゲート電極連結部、前記ドレイン電極が繰り返して形成され、複数の前記ゲート電極連結部の上には第２の誘電体膜が形成され、前記第２の誘電体膜に形成されたビアを介して、複数の前記ゲート電極連結部を電気的に接続して、前記第１方向に延伸する第１のゲート引き出し配線を有する。
　これによれば、高速スイッチング動作において電力供給用の大電流を制御できるという効果がある。また、第１のソース引き出し配線と第１のドレイン引き出し配線は、第１のゲート引き出し配線３６５を挟んで形成されるので、チップ面積の縮小できるという効果がある。
　例えば、前記第２の誘電体膜は、前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、前記ドレイン電極の上にも形成され、前記第１のゲート引き出し配線を挟んで、前記第２の誘電体膜に形成されたビアを介して複数の前記ソース電極を電気的に接続して、前記第１方向に延伸する第１のソース引き出し配線と、前記第２の誘電体膜に形成されたビアを介して複数の前記ドレイン電極を電気的に接続して、前記第１方向に延伸する第１のドレイン引き出し配線とを有してもよい。
　これによれば、窒化物半導体装置のチップ面積に対する第１の活性領域の割合を高くできるために、オン抵抗を小さくし、かつ、チップ面積を小さくすることという効果がある。
　例えば、前記第１のゲート引き出し配線、前記第１のソース引き出し配線、前記第１のドレイン引き出し配線は同一の金属配線層で形成されてもよい。
　これによれば、第１のゲート引き出し配線、第１のソース引き出し配線、第１のドレイン引き出し配線の形成において製造工程を簡略にできるという効果がある。
　例えば、前記第１のゲート引き出し配線の一部に形成されたゲートパッドと、前記第１のソース引き出し配線の一部に形成されたソースパッドと、前記第１のドレイン引き出し配線の一部に形成されたドレインパッドとを有していてもよい。
　これによれば、第１の活性領域の上にゲートパッド、ソースパッド、ドレインパッドを形成するＰＯＥ（Pad on Element）またはＰＯＡ（Pad over Active）を実現するので、パッドによるチップ面積の増大は抑制し、または、チップ面積を削減するという効果がある。
　（実施形態２の変形例）
　実施形態２の変形例の窒化物半導体装置４１０の平面図を図７に、その構成要素であるＰＮダイオード４９０の断面図を図８に示す。本変形例は、実施形態２における窒化物半導体装置３１０のゲート・ソース間に、ＰＮダイオード４９０の直列接続により構成される保護ダイオード４９２が、挿入された構成である。この保護ダイオード４９２はＦＥＴと同じチップ上に、ＦＥＴと同じ製造工程により作られて集積化される。
　図８に示すように、Ｓｉ基板１上にＡｌＮ層やＡｌＧａＮ層からなるバッファー層２、ＧａＮチャネル層３、ＡｌＧａＮバリア層４が半導体積層体構造として、エピタキシャル成長により形成されている。ＡｌＧａＮバリア層４の上には、エピタキシャル成長された後にエッチング加工されたｐ型ＧａＮ層４０５が形成されている。ＧａＮチャネル層３、ＡｌＧａＮバリア層４の界面においては、ピエゾ分極と自発分極の効果により高濃度の２次元電子ガス（図示せず）が形成されている。２次元電子ガスがイオン注入により高抵抗化された領域が素子分離領域４０９である。
　ＡｌＧａＮバリア層４とｐ型ＧａＮ層４０５の表面は表面保護膜としてＳｉＮ膜４４１が形成され、ＳｉＮ膜４４１を開口してダミー電極４１１、カソード電極４１３が形成されている。さらに、ＳｉＮ膜４４１の上には第１の誘電体膜４４３としてＳｉＯ膜が形成されている。ＳｉＮ膜４４１と第１の誘電体膜４４３を開口してアノード電極４２５が、ｐ型ＧａＮ層４０５の上に形成されている。てアノード電極４２５はダミー電極４１１の上にまで延長されている。
　アノード電極４２５、カソード電極４１３の上には、第２の誘電体膜４４７であるＳｉＯ膜が形成される。通常のフォトリソグラフィー技術と第２の誘電体膜４４７及び第１の誘電体膜４４３をドライエッチングする技術により、カソード電極４１３の上のビア４５１、アノード電極４２５上のビア４６１が形成される。そして、それぞれのビアを充填するプラグ４５３、４６３が形成されている。プラグ４５３、４６３は第２の誘電体膜４４７と接する部分はＴｉＮ膜をバリア層として、Ｗ（タングステン）が用いられる。プラグ４５３はカソード電極引き出し配線４５５と接続し、プラグ４６３はアノード引き出し配線４６５に接続している。
　図７は、保護ダイオード４９２を、電気的にソース・ゲート間に入れた窒化物半導体装置４１０を示している。保護ダイオード４９２は、図８で示したＰＮダイオード４９０が５個、直列に接続されている。各ＰＮダイオード４９０は、周囲をイオン注入で高抵抗された素子分離領域４０９に囲まれた第２の活性領域４９８の中に形成されている。また、５個のＰＮダイオード４９０は、アノード・カソード間配線４８３により、電気的に直列に接続されている。保護ダイオード４９２はアノード・ソース間配線４８１により第１のソース引き出し配線３５５に接続して、カソード・ゲート間配線４８５により、第１のゲート引き出し配線３６５、またはゲートパッド３９３に接続する。
　ＳｉＯ膜の絶縁破壊電圧は３ＭＶ／ｃｍ程度であり、図７におけるソース電極３１１とゲート電極連結部３２５の間のＳｉＯ膜（図示せず）の厚さを０．１μｍとした場合に絶縁破壊電圧は３０Ｖとなる。一方、ＧａＮのＰＮダイオードの立ち上がり電圧は約３．５Ｖである。本実施形態における窒化物半導体装置３１０の保護ダイオード４９２には、ＰＮダイオード４９０を５個直列にしているので、ソース・ゲート間に約１７．５Ｖの逆バイアスが印加された場合に電流が流れる。すなわち、十分な電圧マージンを持って、ゲート電極連結部３２５とソース電極３１１の間の誘電体膜が絶縁破壊することなく、窒化物半導体装置４１０のソース・ゲート間が保護される。
　また図７に示すように、窒化物半導体装置４１０では、保護ダイオード４９２により素子分離領域４０９の面積が、窒化物半導体装置３１０に比べて増える結果、チップ面積がやや増える。しかしながら、保護ダイオード４９２はパワートランジスタであるＦＥＴに比べて面積を小さく設計できるために、チップ面積の増大はわずかである。
　なお、本実施形態における窒化物半導体装置４１０では、直列に接続するＰＮダイオードの数を５個としたが、必要な保護電圧に応じて、例えば３個から１０個のように数量は適宜、設計することが可能である。
　本実施形態における窒化物半導体装置４１０においては、チップ面積に対する第１の活性領域４０８の割合は、実施形態２における窒化物半導体装置３１０よりは小さくなるが、ＰＯＥ技術を使わない場合に比べると十分に大きい。その結果、オン抵抗が小さくチップ面積が小さくなる。
　以上のように実施形態２の変形例１に係る窒化物半導体装置は、前記基板の上に、周囲を素子分離領域で囲まれる第２の活性領域を有し、前記第２の活性領域に形成されたダイオードが複数個、直列接続された保護ダイオードが形成され、前記保護ダイオードのアノードは前記ソース電極に電気的に接続され、前記保護ダイオードのカソードは前記ゲート電極連結部に電気的に接続され、前記保護ダイオードの前記アノードから前記カソードへ流れる電流の立ち上がり電圧は、前記第１の誘電体膜の絶縁破壊電圧よりも低い。
　これによれば、ゲート電極連結部とソース電極の間の誘電体膜が絶縁破壊することを抑制し、窒化物半導体装置の信頼性を向上させるという効果がある。
　（実施形態３）
　図９、図１０、図１１は本開示における第３の実施形態を窒化物半導体装置５１０示す平面図である。図９の点線部Ｍの拡大図が図１０、図１０の点線部Ｎの拡大図が図１１である。図１１においては、配線層の下層にあるＦＥＴの部分を説明するために、配線層は省略してある。
　図１１は、実施形態１と同様な構成である。第１のゲート電極５２１と第２のゲート電極５２３はそれぞれ、その中央部においてゲート電極連結部５２５によって結合している。このゲート電極連結部５２５は、第１のゲート電極５２１と第２のゲート電極５２３と同一の金属層で、同時に形成される。そのため、製造工程数の増加は発生しない。ただし、第１のゲート電極５２１と第２のゲート電極５２３はｐ型ＧａＮ層（図示せず）に接触しているのに対し、ゲート電極連結部５２５は第１の誘電体膜であるＳｉＯ膜（図示せず）の上に形成され、ソース電極５１１とは電気的に絶縁している。また、ゲート電極連結部５２５の幅は３μｍ程度で、長さが１μｍ程度である第１のゲート電極５２１と第２のゲート電極５２３よりも大きく設計されている。この設計により、ゲート電極上では困難である、以下に説明するビアとプラグを用いる配線工程が可能となる。
　第１のゲート電極５２１、第２のゲート電極５２３、ゲート電極連結部５２５、ソース電極５１１、ドレイン電極５３１と５３３の上には、第２の誘電体膜であるＳｉＯ膜（図示せず）が形成される。ＳｉＯ膜は高耐圧用トランジスタにおいては、ソース・ドレイン間の絶縁破壊を防ぐ厚さに設計する。例えば６００Ｖ耐圧用トランジスタにおいては、ＳｉＯ膜の厚さを２μｍから３μｍとする。この場合、ソース電極５１１、ゲート電極連結部５２５、ドレイン電極５３１と５３３の幅を３μｍ程度とすれば、通常のフォトリソグラフィー技術とＳｉＯ膜をドライエッチングする技術により、ソース電極５１１上のビア５５１、ゲート電極連結部５２５上のビア５６１、ドレイン電極５３１と５３３上のビア５７１が形成される。そして、それぞれのビアを充填するプラグ５５３、５６３、５７３が形成されている。プラグ５５３、５６３、５７３はＳｉＯ膜と接する部分はＴｉＮ膜をバリア層として、Ｗ（タングステン）が用いられる。
　図１０に示すように、プラグ５５３は第１のソース引き出し配線５５５と接続し、プラグ５６３は第１のゲート引き出し配線５６５に接続し、プラグ５７３は第１のドレイン引き出し配線５７５に接続している。第１のソース引き出し配線５５５、第１のゲート引き出し配線５６５、第１のドレイン引き出し配線５７５の上には、第３の誘電体膜としてＳｉＯ膜（図示せず）が形成される。上記と同様に、フォトリソグラフィー技術と第３の誘電体膜をドライエッチングする技術により、第１のソース引き出し配線上のビア５８１、第１のゲート引き出し配線上のビア５８３、第１のドレイン引き出し配線上のビア５８５が形成される。そして、それぞれのビアを充填するプラグ５８２、５８４、５８６が形成されている。プラグ５８２、５８４、５８６はＳｉＯ膜と接する部分はＴｉＮ膜をバリア層として、Ｗ（タングステン）が用いられる。プラグ５８２は第２のソース引き出し配線５８７と接続し、プラグ５８４は第２のゲート引き出し配線５８８に接続し、プラグ５８６は第２のドレイン引き出し配線５８９に接続している。
　図１０において、第１のソース引き出し配線５５５は、第１のゲート引き出し配線５６５に挟まれ、ドレイン引き出し配線５７５は、第１のゲート引き出し配線５６５に挟まれている。この結果、ゲート配線抵抗が下がると同時に、高電圧が印加されるドレイン引き出し配線５７５がチップ端に配置されないために、耐湿性に関する信頼性が向上する。
　さらに図１０において、第１のドレイン引き出し配線５７５と第１のゲート引き出し配線５６５の間隔Ｗ２は、第１のソース引き出し配線５５５と第１のゲート引き出し配線５６５の間隔Ｗ１よりも大きい。この結果、高電圧が印加される第１のドレイン引き出し配線５７５の近傍における電界が弱くなり、耐湿性に関する信頼性が向上する。
　図９に示すように、第２のゲート引き出し配線５８８はＹ方向に延伸して、その端部において面積が広いゲートパッド５９３となっている。ゲートパッド５９３は窒化物半導体装置５１０の表面保護膜（図示せず）に対してゲートパッド開口部５９３Ａが形成されている。また、第２のソース引き出し配線５８７はＹ方向に延伸して、その中央部付近がソースパッド５９１となっている。ソースパッド５９１は窒化物半導体装置５１０の表面保護膜（図示せず）に対してソースパッド開口部５９１Ａが形成されている。同様に、第２のドレイン引き出し配線５８９はＹ方向に延伸して、その中央部付近においてドレインパッド５９５となっている。ドレインパッド５９５は窒化物半導体装置５１０の表面保護膜（図示せず）に対してドレインパッド開口部５９５Ａが形成されている。
　本実施形態においては、第１の活性領域５０８と素子分離領域５０９、そして、両者の境界であるイオン注入領域の境界５０８Ａを有す。窒化物半導体装置５１０はチップ面積に対する第１の活性領域５０８の割合が高くなるために、オン抵抗が小さくチップ面積が小さくなる。
　本実施形態においては、第２のゲート引き出し配線５８８、第２のソース引き出し配線５８７、第２のドレイン引き出し配線５８９は、同一の金属層で形成される。そのために製造工程は簡略なものになる。同一の金属層の例としてはＡｌ（アルミニウム）、Ｃｕ（銅）、Ａｕ（金）である。特にＣｕを用いた場合、デュアルダマシン法を用いればプラグ５８２、５８４、５８６と同時に形成することが可能となり、さらに製造工程は簡略なものとなる。
　実施形態２や実施形態２の変形例においては、配線層が１層のみで各パッドが形成されているが、本実施形態においては、配線層を２層用いている。この結果、ソース・ドレインのフィンガー長が長くなった場合や、ソース・ドレインのフィンガー本数が多くなった場合においても、配線層を１層しか用いない場合に比べて、ソース・ドレイン・ゲートの各配線抵抗を低くすることができる。特にゲートの配線抵抗は２層の配線層を用いるので、引用文献２等の実施例に比べて大幅に下げることが可能となる。さらに、ゲート配線を素子分離領域５０９に形成する必要が無いので、チップ面積も小さくなる。
　なお、本実施形態においても、実施形態２の変形例のように、ソース・ゲート間に保護ダイオードを入れることも可能である。
　以上のように実施形態３に係る窒化物半導体装置において、前記第１のゲート引き出し配線、前記第１のソース引き出し配線、前記第１のドレイン引き出し配線はいずれも複数あり、前記第１のゲート引き出し配線、前記第１のソース引き出し配線、前記第１のドレイン引き出し配線の上に第３の誘電体膜が形成され、前記第３の誘電体膜に形成されたビアを介して、複数の前記第１のゲート引き出し配線を電気的に接続して、前記第２方向に延伸する第２のゲート引き出し配線と、複数の前記第１のソース引き出し配線を電気的に接続して、前記第２方向に延伸する第２のソース引き出し配線と、複数の前記第１のドレイン引き出し配線を電気的に接続して、前記第２方向に延伸する第２のドレイン引き出し配線とを有する。
　これによれば、ビアを介して接続される配線層を２層用いるので、配線層を１層である場合に比べて、ソース・ドレイン・ゲートの各引き出し配線の抵抗を低くすることができる。特に、第１のゲート引き出し配線および第２のゲート引き出し配線による２層の配線層を用いるので、ゲートの配線抵抗を小さくできるという効果がある。さらに、ゲート引き出し配線を素子分離領域に形成する必要が無いので、チップ面積の縮小できるという効果がある。
　例えば、前記第１のソース引き出し配線の両側は前記第１のゲート引き出し配線で挟まれ、前記第１のドレイン引き出し配線は前記第１のゲート引き出し配線で挟まれていてもよい。
　これによれば、ゲート配線抵抗が低下すると同時に、高電圧が印加されるドレイン引き出し配線がチップ端に配置されないために、耐湿性に関する信頼性を向上させることができる。
　例えば、前記第１のドレイン引き出し配線と前記第１のゲート引き出し配線の間隔は、前記第１のソース引き出し配線と前記第１のゲート引き出し配線の間隔よりも大きくてもよい。
　これによれば、高電圧が印加される第１のドレイン引き出し配線の近傍における電界を弱くし、耐湿性に関する信頼性を向上させることができる。
　例えば、前記第２のゲート引き出し配線、前記第２のソース引き出し配線、前記第２のドレイン引き出し配線は同一の金属配線層で形成されてもよい。
　これによれば、第２のゲート引き出し配線、第２のソース引き出し配線、および第２のドレイン引き出し配線を形成するための製造工程を簡略にすることができる。
　例えば、前記第２のゲート引き出し配線の一部に形成されたゲートパッドと、前記第２のソース引き出し配線の一部に形成されたソースパッドと、前記第２のドレイン引き出し配線の一部に形成されたドレインパッドとを有していてもよい。
　これによれば、２層のＰＯＥを実現するのでチップ面積を大きく縮小できるという効果がある。
　（実施形態４）
　図１２は実施形態４の窒化物半導体装置６２０の平面図を、図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄは、図１２におけるＸＩＩＩａ－ＸＩＩＩａ線、ＸＩＩＩｂ－ＸＩＩＩｂ線、ＸＩＩＩｃ－ＸＩＩＩｃ線、ＸＩＩＩｄ－ＸＩＩＩｄ線、の断面図をそれぞれ示す。本実施形態はゲートを２つ有するダブルゲートトランジスタである。
　図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄに示すように、Ｓｉ基板１上にＡｌＮ層やＡｌＧａＮ層からなるバッファー層２、ＧａＮチャネル層３、ＡｌＧａＮバリア層４が半導体積層体構造として、エピタキシャル成長により形成されている。ＡｌＧａＮバリア層４の上には、エピタキシャル成長された後にエッチング加工されたｐ型ＧａＮ層６０５、６０６、６０７、６０８が形成されている。ＧａＮチャネル層３、ＡｌＧａＮバリア層４の界面においては、ピエゾ分極と自発分極の効果により高濃度の２次元電子ガス（図示せず）が形成されている。この２次元電子ガスが形成されている領域が図１２の活性領域６０９であり、２次元電子ガスがイオン注入により高抵抗化された領域が素子分離領域６１０である。両者の境界がイオン注入領域の境界６０９Ａである。なお素子分離領域６１０は、メサエッチングにより、２次元電子ガスを含む領域を除去して形成しても良い。
　図１３Ａ、図１３Ｂ、図１３Ｃ、図１３Ｄに示すように、ＡｌＧａＮバリア層４とｐ型ＧａＮ層６０５、６０６、６０７、６０８の表面は表面保護膜としてＳｉＮ膜６４１が形成され、ＳｉＮ膜６４１を開口して第１のソース電極６３１、第２のソース電極６３３が形成されている。さらに、ＳｉＮ膜６４１の上には第１の誘電体膜６４３としてＳｉＯ膜が形成されている。ＳｉＮ膜６４１と第１の誘電体膜６４３を開口して第１のゲート電極６２１、第２のゲート電極６２２、第３のゲート電極６２５、第４のゲート電極６２６が、ｐ型ＧａＮ層６０５、６０６、６０７、６０８の上にそれぞれ形成されている。
　図１２に示すように、第１のゲート電極６２１と第２のゲート電極６２２は、フィンガー状の第１のソース電極６３１に対してＸ方向に離間した両側の位置に形成されている。また、第３のゲート電極６２５と第４のゲート電極６２６は、フィンガー状の第２のソース電極６３３とＸ方向に対して離間した両側の位置に形成されている。
　また、第１のゲート電極６２１と第２のゲート電極６２２は、それぞれの下部にあるｐ型ＧａＮ層６０５とｐ型ＧａＮ層６０６とともに、Ｘ方向に垂直な方向であるＹ方向にフィンガー状となって延伸し、両端部で円弧状となって繋がっている。この構成により、オフ状態において第１のソース電極６３１と第２のソース電極６３３の間に流れるリーク電流が低減する。第１のゲート電極６２１と第２のゲート電極６２２を端部で繋がない場合は、フィンガー状のゲート電極はイオン注入領域の境界６０９Ａを超えて素子分離領域６１０に到達する必要がある。第３のゲート電極６２５と第４のゲート電極６２６に関しても同様である。
　図１３Ｃに示すように、第１のゲート電極６２１と第２のゲート電極６２２はそれぞれ、その中央付近において第１のゲート電極連結部６２３によって結合している。この第１のゲート電極連結部６２３は、第１のゲート電極６２１と第２のゲート電極６２２と同一の金属層で、同時に形成される。そのため、製造工程数の増加は発生しない。ただし、第１のゲート電極６２１と第２のゲート電極６２２はｐ型ＧａＮ層６０５とｐ型ＧａＮ層６０６にそれぞれ接触しているのに対し、第１のゲート電極連結部６２３は第１の誘電体膜６４３であるＳｉＯ膜の上に形成され、第１のソース電極６３１とは電気的に絶縁している。また、第１のゲート電極連結部６２３の幅（紙面の奥行方向）は３μｍ程度で、長さが１μｍ程度である第１のゲート電極６２１と第２のゲート電極６２２よりも大きく設計されている。この設計により、ゲート電極上では困難である、以下に説明するビアとプラグを用いる配線工程が可能となる。同様に、図１３Ｂに示すように、第３のゲート電極６２５と第４のゲート電極６２６はそれぞれ、その中央付近において第２のゲート電極連結部６２７によって結合している。
　第１のゲート電極６２１、第２のゲート電極６２２、第１のゲート電極連結部６２３、第３のゲート電極６２５、第４のゲート電極６２６、第２のゲート電極連結部６２７、第１のソース電極６３１、第２のソース電極６３３の上には、第２の誘電体膜６４７であるＳｉＯ膜が形成される。第２の誘電体膜６４７は高耐圧用のダブルゲートトランジスタにおいては、第１ソース・第２ソース間の絶縁破壊を防ぐ厚さに設計する。例えば６００Ｖ耐圧用ダブルゲートトランジスタにおいては、第２の誘電体膜６４７をＳｉＯとした場合に、その厚さを２μｍから３μｍとする。この場合、第１のソース電極６３１、第１のゲート電極連結部６２３、第２のゲート電極連結部６２７、第２のソース電極６３３の幅を３μｍ程度とすれば、通常のフォトリソグラフィー技術と第２の誘電体膜６４７及び第１の誘電体膜６４３をドライエッチングする技術により、第１のソース電極６３１上のビア６８１、第１のゲート電極連結部６２３上のビア６７１、第２のソース電極６３３上のビア６５１、第２のゲート電極連結部６２７上のビア６６１が形成される。そして、それぞれのビアを充填するプラグ６８３、６７３、６５３、６６３が形成されている。プラグ６８３、６７３、６５３、６６３は第２の誘電体膜６４７と接する部分はＴｉＮ膜をバリア層として、Ｗ（タングステン）が用いられる。プラグ６８３は第１のソース電極の引き出し配線６８５と接続し、プラグ６７３は第１のゲート電極の引き出し配線６７５と接続し、プラグ６５３は第２のソース電極の引き出し配線６５５と接続し、プラグ６６３は第２のゲート電極の引き出し配線６６５と接続している。
　本実施形態においては、第１のゲート電極６２１と第２のゲート電極６２２の中央部において第１のゲート電極連結部６２３で接続されている。そして、第１のゲート電極連結部６２３にビア６７１を形成してゲート配線を行う。また、第３のゲート電極６２５と第４のゲート電極６２６の中央部において第２のゲート電極連結部６２７で接続されている。そして、第１のゲート電極連結部６２３にビア６７１を、第２のゲート電極連結部６２７にビア６６１を形成してゲート配線が行われている。従って、ゲート電極の端部からゲート配線を行う場合に比べて、ゲート配線抵抗が大幅に減少する。また、ゲート配線は素子分離領域６１０の上ではなく、活性領域６０９の上で形成される。その結果、チップ面積の増大も発生しない。
　なお本実施形態の窒化物半導体装置６２０においては、実施形態１の変形例１のように、第１のソース電極６３１と第２のソース電極６３３が第１の誘電体膜６４３と接する側面は断面形状が順テーパーとなっていても良い。順テーパーの形状により、第１の誘電体膜６４３の第１のソース電極６３１と第２のソース電極６３３の側面に対するカバレージが良くなり、ボイド（空隙）やシーム（継ぎ目）が発生しなくなる。その結果、第１のソース電極６３１と第１のゲート電極連結部６２３の間や、第２のソース電極６３３と第２のゲート電極連結部６２７の間に数１０Ｖの逆バイアス電圧が印加された場合においても、第１の誘電体膜６４３が絶縁破壊することが起きにくいという効果がある。
　なお本実施形態の窒化物半導体装置６２０においては、実施形態１の変形例２のように、第１のソース電極６３１と第２のソース電極６３３の上に、フィールドプレート電極となる低抵抗金属層が設けられていても良い。
　なお本実施形態の窒化物半導体装置６２０においては、実施形態２のように、図１２の構成がＸ方向に繰り返し形成され、第１のソース電極の引き出し配線６８５の中に第１のソースパッド、第２のソース電極の引き出し配線６５５の中に第２のソースパッド、第１のゲート電極の引き出し配線６７５の中に第１のゲートパッド、第２のゲート電極の引き出し配線６６５の中に第２のゲートパッドが形成されても良い。
　なお本実施形態の窒化物半導体装置６２０においては、実施形態２の変形例のように、第１のソースと第１のゲートの間に保護ダイオードを入れても、第２のソースと第２にゲートの間に保護ダイオードを入れても良い。
　なお本実施形態の窒化物半導体装置６２０においては、実施形態３のように、２層目の配線技術を用いることにより、第１のソースパッド、第２のソースパッド、第１のゲートパッド、第２のゲートパッドを形成しても良い。
　以上のように実施形態４に係る窒化物半導体装置は、基板と、前記基板の上に複数の窒化物半導体層からなる半導体積層構造と、前記半導体積層構造の上面側に、周囲を素子分離領域で囲まれる第１の活性領域と、前記第１の活性領域の上に、第１のソース電極と、前記第１のソース電極に対して平面視で第１方向に離間した両側に位置する第１のゲート電極と第２のゲート電極と、第２のソース電極と、前記第２のソース電極に対して平面視で第１方向に離間した両側に位置する第３のゲート電極と第４のゲート電極とを有し、前記第１のソース電極、前記第１のゲート電極、前記第２のゲート電極、前記第２のソース電極、前記第３のゲート電極、前記第４のゲート電極は、平面視で前記第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、前記第１のソース電極と前記第２のソース電極の上には第１の誘電体膜が形成されており、前記第１のゲート電極と前記第２のゲート電極は、前記第１の誘電体膜の上に形成された第１のゲート電極連結部によって電気的に接続し、前記第３のゲート電極と前記第４のゲート電極は、前記第１の誘電体膜の上に形成された第２のゲート電極連結部によって電気的に接続している。
　これによれば、ゲート電極の配線を、平面視において第１の活性領域の内側に形成することにより、配線長を短くし、ゲートの配線抵抗を低減することができえる。その結果、スイッチング動作の高速化に適しているという効果がある。また、ゲート電極の配線を、平面視において活性領域の内側に形成することにより、窒化物半導体装置としてのチップの面積を縮小できるという効果がある。
　例えば、前記第１のゲート電極、前記第２のゲート電極、前記第１のゲート電極連結部、前記第３のゲート電極、前記第４のゲート電極、前記第２のゲート電極連結部は、同一の金属層で形成されてもよい。
　これによれば、第１のゲート電極、第２のゲート電極、第１のゲート電極連結部、第３のゲート電極、第４のゲート電極、および前記第２のゲート電極連結部の形成において、製造工程を増加させないという効果がある。
　例えば、前記第１のゲート電極連結部の幅は、前記第１のゲート電極長と前記第２のゲート電極長よりも大きく、前記第２のゲート電極連結部の幅は、前記第３のゲート電極長と前記第４のゲート電極長よりも大きくてもよい。
　これによれば、ゲート電極連結部に対してビアとプラグを用いる配線が可能にし、チップ面積を縮小することができる。
　例えば、前記第１のソース電極の側面において、前記第１の誘電体膜と接する部分は順テーパー形状であり、前記第２のソース電極の側面において、前記第１の誘電体膜と接する部分は順テーパー形状であってもよい。
　これによれば、第１の誘電体膜の第１および第２のソース電極の側面に対するカバレージが良くなり、ボイド（空隙）やシーム（継ぎ目）が発生を抑制する。その結果、ソース電極とゲート電極連結部の間に逆バイアス電圧（例えば数１０Ｖ）が印加された場合においても、第１の誘電体膜が絶縁破壊することが起きにくいという効果がある。
　以上、一つまたは複数の態様に係る窒化物半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示にかかる窒化物半導体装置においては、ゲートの配線抵抗が低いスイッチング用トランジスタとして利用可能である。
１　Ｓｉ基板
２　バッファー層
３　ＧａＮチャネル層
４　ＡｌＧａＮバリア層
５、６、１０５、１０６、４０５　ｐ型ＧａＮ層
８、２０８、３０８、４０８、５０８　第１の活性領域
８Ａ、２０８Ａ、３０８Ａ、４０８Ａ、５０８Ａ、６０９Ａ　イオン注入領域の境界
９、２０９、３０９、４０９、５０９　素子分離領域
１０、１１０、２１０、３１０、４１０、５１０、６２０　半導体装置
１１、１１１、２１１、３１１、５１１　ソース電極
２１、１２１、２２１、５２１　第１のゲート電極
２３、１２３、２２３、５２３　第２のゲート電極
２５、１２５、２２５、３２５、５２５　ゲート電極連結部
３１、３３、２３１、２３３、３３１、５３１、５３３　ドレイン電極
４１、１４１、２４１、４４１　ＳｉＮ膜
４３、１４３、２４３　４４３　第１の誘電体膜（ＳｉＯ膜）
４７、２４７、４４７　第２の誘電体膜（ＳｉＯ膜）
５１、２５１、３５１、５５１　ソース電極上のビア
５３、２５３　プラグ
５５、２５５、３５５、５５５　第１のソース引き出し配線
６１、２６１、３６１、５６１　ゲート電極連結部上のビア
６３、２６３　プラグ
６５、２６５、３６５、５６５　第１のゲート引き出し配線
７１、２７１、３７１、５７１　ドレイン電極上のビア
７３、２７３　プラグ
７５、２７５、３７５、５７５　第１のドレイン引き出し配線
２４５　ＳｉＯ膜（フィールドプレート膜）
２８１、２８３、２８７　低抵抗金属層
２８５　低抵抗金属層（ソースフィールドプレート電極）
３９１　ソースパッド
３９１Ａ　ソースパッド開口部
３９３　ゲートパッド
３９３Ａ　ゲートパッド開口部
３９５　ドレインパッド
３９５Ａ　ドレインパッド開口部
４０５　ｐ型層
４１１　ダミー電極
４１３　カソード電極
４２５　アノード電極
４５１　ビア
４５３　プラグ
４５５　カソード電極引き出し配線
４６１　ビア
４６３　プラグ
４６５　アノード電極引き出し配線
４８１　アノード・ソース間配線
４８３　アノード・カソード間配線
４８５　カソード・ゲート間配線
４９０　ＰＮダイオード
４９２　保護ダイオード
４９８　第２の活性領域
５８１　第１のソース引き出し配線上のビア
５８２　５８４、５８６　プラグ
５８３　第１のゲート引き出し配線上のビア
５８５　第１のドレイン引き出し配線上のビア
５８７　第２のソース引き出し配線
５８８　第２のゲート引き出し配線
５８９　第２のドレイン引き出し配線
５９１　ソースパッド
５９１Ａ　ソースパッド開口部
５９３　ゲートパッド
５９３Ａ　ゲートパッド開口部
５９５　ドレインパッド
５９５Ａ　ドレインパッド開口
６０５、６０６、６０７、６０８　ｐ型ＧａＮ層
６０９　活性領域
６１０　素子分離領域
６２１　第１のゲート電極
６２２　第２のゲート電極
６２３　第１のゲート電極連結部
６２５　第３のゲート電極
６２６　第４のゲート電極
６２７　第２のゲート電極連結部
６３１　第１のソース電極
６３３　第２のソース電極
６４１　ＳｉＮ膜
６４３　第１の誘電体膜（ＳｉＯ膜）
６４７　第２の誘電体膜（ＳｉＯ膜）
６５１　第２のソース電極上のビア
６５３　プラグ
６５５　第２のソース電極の引き出し配線
６６１　第２のゲート電極連結部上のビア
６６３　プラグ
６６５　第２のゲート電極の引き出し配線
６７１　第１のゲート電極連結部上のビア
６７３　プラグ
６７５　第１のゲート電極の引き出し配線
６８１　第１のソース電極上のビア
６８３　プラグ
６８５　第１のソース電極の引き出し配線

Claims (20)

  1. 　基板と、
    　前記基板の上に複数の窒化物半導体層からなる半導体積層構造と、
    　前記半導体積層構造の上面側に、周囲を素子分離領域で囲まれる第１の活性領域と、
    　前記第１の活性領域の上にソース電極、前記ソース電極に対して平面視で第１方向に離間した両側に位置する第１のゲート電極と第２のゲート電極、前記第１のゲート電極または前記第２のゲート電極に対して前記ソース電極と反対方向に位置する少なくとも１つのドレイン電極を有し、
    　前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、及び前記ドレイン電極は、平面視で前記第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、
    　前記ソース電極の上には第１の誘電体膜が形成されており、
    　前記第１のゲート電極と前記第２のゲート電極は、前記第１の誘電体膜の上に形成されたゲート電極連結部によって、電気的に接続している
    窒化物半導体装置。
  2. 　前記第１のゲート電極、前記第２のゲート電極、および前記ゲート電極連結部は、同一の金属層で形成されている、
    請求項１に記載の窒化物半導体装置。
  3. 　前記ゲート電極連結部の幅は、前記第１のゲート電極長及び前記第２のゲート電極長よりも大きい、
    請求項１または２に記載の窒化物半導体装置。
  4. 　前記ソース電極の側面において、前記第１の誘電体膜と接する部分は順テーパー形状である、
    請求項１から３のいずれか１項に記載の窒化物半導体装置。
  5. 　前記基板の上に、周囲を素子分離領域で囲まれる第２の活性領域を有し、
    　前記第２の活性領域に形成されたダイオードが複数個、直列接続された保護ダイオードが形成され、
    　前記保護ダイオードのアノードは前記ソース電極に電気的に接続され、
    　前記保護ダイオードのカソードは前記ゲート電極連結部に電気的に接続され、
    　前記保護ダイオードの前記アノードから前記カソードへ流れる電流の立ち上がり電圧は、前記第１の誘電体膜の絶縁破壊電圧よりも低い、
    請求項１から４のいずれか１項に記載の窒化物半導体装置。
  6. 　前記ゲート電極連結部の下部を除いた前記ソース電極の上と、前記ドレイン電極の上には低抵抗金属層が形成されている、
    請求項１から５のいずれか１項に記載の窒化物半導体装置。
  7. 　前記ソース電極の上に形成された前記低抵抗金属層は、前記第１のゲート電極および前記第２のゲート電極の上方を超えて、前記ドレイン電極の方向に延伸するソースフィールドプレート電極である、
    請求項６に記載の窒化物半導体装置。
  8. 　前記第１方向に、前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、前記ゲート電極連結部、前記ドレイン電極が繰り返して形成され、
    　複数の前記ゲート電極連結部の上には第２の誘電体膜が形成され、
    　前記第２の誘電体膜に形成されたビアを介して、複数の前記ゲート電極連結部を電気的に接続して、前記第１方向に延伸する第１のゲート引き出し配線を有する、
    請求項１から７のいずれか１項に記載の窒化物半導体装置。
  9. 　前記第２の誘電体膜は、前記ソース電極、前記第１のゲート電極、前記第２のゲート電極、前記ドレイン電極の上にも形成され、
    　前記第１のゲート引き出し配線を挟んで、
    　前記第２の誘電体膜に形成されたビアを介して複数の前記ソース電極を電気的に接続して、前記第１方向に延伸する第１のソース引き出し配線と、
    　前記第２の誘電体膜に形成されたビアを介して複数の前記ドレイン電極を電気的に接続して、前記第１方向に延伸する第１のドレイン引き出し配線とを有する、
    請求項８に記載の窒化物半導体装置。
  10. 　前記第１のゲート引き出し配線、前記第１のソース引き出し配線、前記第１のドレイン引き出し配線は同一の金属配線層で形成されている、
    請求項９に記載の窒化物半導体装置。
  11. 　前記第１のゲート引き出し配線の一部に形成されたゲートパッドと、
    　前記第１のソース引き出し配線の一部に形成されたソースパッドと、
    　前記第１のドレイン引き出し配線の一部に形成されたドレインパッドとを有する、
    請求項９または１０に記載の窒化物半導体装置。
  12. 　前記第１のゲート引き出し配線、前記第１のソース引き出し配線、前記第１のドレイン引き出し配線はいずれも複数あり、
    　前記第１のゲート引き出し配線、前記第１のソース引き出し配線、前記第１のドレイン引き出し配線の上に第３の誘電体膜が形成され、
    　前記第３の誘電体膜に形成されたビアを介して、
    　複数の前記第１のゲート引き出し配線を電気的に接続して、前記第２方向に延伸する第２のゲート引き出し配線と、
    　複数の前記第１のソース引き出し配線を電気的に接続して、前記第２方向に延伸する第２のソース引き出し配線と、
    　複数の前記第１のドレイン引き出し配線を電気的に接続して、前記第２方向に延伸する第２のドレイン引き出し配線とを有する、
    請求項１０に記載の窒化物半導体装置。
  13. 　前記第１のソース引き出し配線の両側は前記第１のゲート引き出し配線で挟まれ、
    　前記第１のドレイン引き出し配線は前記第１のゲート引き出し配線で挟まれている、
    請求項１２に記載の窒化物半導体装置。
  14. 　前記第１のドレイン引き出し配線と前記第１のゲート引き出し配線の間隔は、
    　前記第１のソース引き出し配線と前記第１のゲート引き出し配線の間隔よりも大きい、
    請求項１２または１３に記載の窒化物半導体装置。
  15. 　前記第２のゲート引き出し配線、前記第２のソース引き出し配線、前記第２のドレイン引き出し配線は同一の金属配線層で形成されている、
    請求項１２から１４のいずれか１項に記載の窒化物半導体装置。
  16. 　前記第２のゲート引き出し配線の一部に形成されたゲートパッドと、
    　前記第２のソース引き出し配線の一部に形成されたソースパッドと、
    　前記第２のドレイン引き出し配線の一部に形成されたドレインパッドとを有する、
    請求項１２から１５のいずれか１項に記載の窒化物半導体装置。
  17. 　基板と、
    　前記基板の上に複数の窒化物半導体層からなる半導体積層構造と、
    　前記半導体積層構造の上面側に、周囲を素子分離領域で囲まれる第１の活性領域と、
    　前記第１の活性領域の上に、
    　　第１のソース電極と、前記第１のソース電極に対して平面視で第１方向に離間した両側に位置する第１のゲート電極と第２のゲート電極と、
    　　第２のソース電極と、前記第２のソース電極に対して平面視で第１方向に離間した両側に位置する第３のゲート電極と第４のゲート電極とを有し、
    　前記第１のソース電極、前記第１のゲート電極、前記第２のゲート電極、前記第２のソース電極、前記第３のゲート電極、前記第４のゲート電極は、平面視で前記第１方向と垂直な第２方向に延伸するフィンガー状の部分を有し、
    　前記第１のソース電極と前記第２のソース電極の上には第１の誘電体膜が形成されており、
    　前記第１のゲート電極と前記第２のゲート電極は、前記第１の誘電体膜の上に形成された第１のゲート電極連結部によって電気的に接続し、
    　前記第３のゲート電極と前記第４のゲート電極は、前記第１の誘電体膜の上に形成された第２のゲート電極連結部によって電気的に接続している
    窒化物半導体装置。
  18. 　前記第１のゲート電極、前記第２のゲート電極、前記第１のゲート電極連結部、前記第３のゲート電極、前記第４のゲート電極、および、前記第２のゲート電極連結部は、同一の金属層で形成されている、
    請求項１７に記載の窒化物半導体装置。
  19. 　前記第１のゲート電極連結部の幅は、前記第１のゲート電極長と前記第２のゲート電極長よりも大きく、
    　前記第２のゲート電極連結部の幅は、前記第３のゲート電極長と前記第４のゲート電極長よりも大きい、
    請求項１７または１８に記載の窒化物半導体装置。
  20. 　前記第１のソース電極の側面において、前記第１の誘電体膜と接する部分は順テーパー形状であり、
    　前記第２のソース電極の側面において、前記第１の誘電体膜と接する部分は順テーパー形状である、
    請求項１７から１９のいずれか１項に記載の窒化物半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123932A (ja) * 2007-11-15 2009-06-04 Nec Corp 半導体装置およびその製造方法
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
JP2016139718A (ja) * 2015-01-28 2016-08-04 株式会社東芝 半導体装置
JP2018088473A (ja) * 2016-11-29 2018-06-07 日亜化学工業株式会社 電界効果トランジスタ
JP2019512886A (ja) * 2016-03-17 2019-05-16 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． バイパスされたゲート構造を有するトランジスタ
JP2020068343A (ja) * 2018-10-26 2020-04-30 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123932A (ja) * 2007-11-15 2009-06-04 Nec Corp 半導体装置およびその製造方法
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
JP2016139718A (ja) * 2015-01-28 2016-08-04 株式会社東芝 半導体装置
JP2019512886A (ja) * 2016-03-17 2019-05-16 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． バイパスされたゲート構造を有するトランジスタ
JP2018088473A (ja) * 2016-11-29 2018-06-07 日亜化学工業株式会社 電界効果トランジスタ
JP2020068343A (ja) * 2018-10-26 2020-04-30 株式会社東芝 半導体装置

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