JP7313197B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、例えばIII族窒化物半導体（以下単に「窒化物半導体」という場合がある。）からなる窒化物半導体チップを備えた半導体装置に関する。
III族窒化物半導体とは、III-Ｖ族半導体においてＶ族元素として窒素を用いた半導体である。窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１－x－yＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）と表わすことができる。
このような窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、例えば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。
ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が例えば特許文献１において提案されており、現在ではこのようなコンセプトのデバイスが量産され、市場に流通している。
特許文献１は、ＡｌＧａＮ電子供給層にリッジ形状のｐ型ＧａＮゲート層(窒化物半導体ゲート層)を積層し、その上にゲート電極を配置し、前記ｐ型ＧａＮゲート層から広がる空乏層によってチャネルを消失させることで、ノーマリーオフを達成する構成を開示している。
特開２０１７－７３５０６号公報
半導体装置として、窒化物半導体チップ上のソースパッド、ドレインパッドおよびゲートパッドを、それぞれソースリード、ドレインリードおよびゲートリードに、金属ワイヤによって接続された構造のものが知られている。
しかし、このような構造では、半導体装置内部の寄生インダクタンスが十分に低いとは言えない。このため、ドレインーソース間やゲート－ソース間の電圧サージが大きくなり、アバランシェ破壊、誤動作、ノイズ発生等の問題に繋がるおそれがある。
この発明の目的は、寄生インダクタンスの低減化が図れる半導体装置を提供することにある。
本発明の一実施形態は、表面および裏面を有しかつ前記表面にソースパッド、ドレインパッドおよびゲートパッドを有する半導体チップと、前記半導体チップの下方に配置され、前記半導体チップの裏面が接合されたダイパッドと、前記ダイパッドに電気的に接続されたソースリードと、前記ダイパッドの周囲に配置されたドレインリードおよびゲートリードと、前記半導体チップ、前記ダイパッドおよび前記各リードを封止する封止樹脂とを含み、前記半導体チップには、平面視において前記半導体チップの周縁部に配置され、前記ソースパッドに接続された少なくとも１つの外部接続用ビアが形成されている、半導体装置を提供する。
この構成では、寄生インダクタンスの低減化が図れる半導体装置を提供できる。
本発明の一実施形態では、前記半導体チップは、裏面側に基板を含んでおり、前記外部接続用ビアは、前記基板に電気的に接続されている。
本発明の一実施形態では、前記外部接続用ビアは、前記半導体チップに形成されたビアホールと、前記ビアホール内に形成された導電膜とを含む。
本発明の一実施形態では、前記ダイパッドと前記ソースリードとは一体的に形成されている。
本発明の一実施形態では、前記ドレインパッドと前記ドレインリードとは、第１金属接続部材を介して接続されており、前記ゲートパッドと前記ゲートリードとは、第２金属接続部材を介して接続されている。
本発明の一実施形態では、前記半導体チップは、前記基板と、前記基板上に形成され、電子走行層を構成する第１窒化物半導体層と、前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、前記第２窒化物半導体層上に形成されたリッジ形状のゲート部と、前記第２窒化物半導体層上に、前記ゲート部を挟んで対向配置されたソース電極およびドレイン電極とを含み、前記ゲート部は、前記第２窒化物半導体層上に配置されたアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート電極とを含み、前記ソース電極は前記ソースパッドに電気的に接続されており、前記ドレイン電極は、前記ドレインパッドに電気的に接続されており、前記ゲート電極は、前記ゲートパッドに電気的に接続されている。
本発明の一実施形態では、平面視において、前記外部接続用ビアと前記ソースリードとの距離は、前記外部接続用ビアと前記ドレインリードとの距離よりも短くかつ前記外部接続用ビアと前記ゲートリードとの距離よりも短い。
本発明の一実施形態では、前記半導体チップは、平面視で矩形状であり、前記外部接続用ビアは、平面視において、前記半導体チップの一つの角から２方向に延びる２辺のうちの少なくとも１辺に沿って配置されている外部接続用ビアを含む。
本発明の一実施形態では、前記外部接続用ビアは、平面視において前記角に対して対角線上にある角から２方向に延びる２辺のうちの少なくとも１辺に沿って配置されている外部接続用ビアをさらに含む。
本発明の一実施形態では、前記ダイパッドの周囲に配置されたドライブソースリードをさらに含み、前記ソースパッドと前記ドライブソースリードとは、第３金属接続部材を介して接続されている。
本発明の一実施形態では、前記半導体チップは、前記第２窒化物半導体層および前記ゲート部上に形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成され前記ソース電極に接続された第１ソース配線と、前記第１層間絶縁膜上に前記第１ソース配線を覆うように形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成され前記第１ソース配線に接続された第２ソース配線と、前記第２間絶縁膜上に前記第２ソース配線を覆うように形成された第３層間絶縁膜とをさらに含み、前記ソースパッドは、前記第３層間絶縁膜上に形成されかつ前記第２ソース配線に接続されている。
本発明の一実施形態では、前記導電膜は、前記ソースパッドと同時に形成される。
本発明の一実施形態では、前記ビアホールは、前記基板内に形成されている部分の少なくとも一部が前記ビアホールの底部を形成しており、前記導電膜は、前記ビアホールのうちの底部以外の部分に形成された第１導電膜と、前記ビアホールのうちの前記底部に形成されている部分に形成された第２導電膜とからなり、前記第１導電膜と前記第２導電膜の材料が異なる。
本発明の一実施形態では、前記ビアホールの側面に絶縁膜が形成されている。
本発明の一実施形態では、前記ビアホール内面は、前記基板内において、下側のビアホール径が上側のビアホール径よりも小さいことによって生じた環状段部を有している。
本発明の一実施形態では、前記ビアホールが基板の裏面に達している。
図１は、この発明の一実施形態に係る半導体装置の構成を説明するための部分平面図である。 図２は、図１のII-II線に沿う断面図である。 図３は、図１のIII-III線に沿う断面図である。 図４は、半導体チップの構成を説明するための断面図であって、図１のIV-IV線に沿う部分拡大断面図である。 図５は、電極メタル構造を示す図式的な平面図である。 図６は、図５の一部を拡大して示す部分拡大平面図である。 図７は、主として第１層間絶縁膜上に形成された第１層目の配線メタル構造を示す図式的な平面図である。 図８は、主として第２層間絶縁膜上に形成された第２層目の配線メタル構造を示す図式的な平面図である。 図９は、主として、第３層間絶縁膜上に形成された第３層目の配線メタル構造（パッド構造）を示す図式的な平面図である。 図１０は、半導体チップの変形例を示す断面図であって、図４に対応する断面図である。 図１１は、外部接続用ビアの配置パターンの変形例を示す平面図であって、図１に対応する断面図である。 図１２は、外部接続用ビアの配置パターンの他の変形例を示す平面図であって、図１に対応する断面図である。 図１３は、外部接続用ビアの配置パターンのさらに他の変形例を示す平面図であって、図１に対応する断面図である。 図１４は、外部接続用ビアの配置パターンのさらに他の変形例を示す平面図であって、図１に対応する断面図である。 図１５は、半導体装置が実装される配線基板上の配線パターンの一例を示す図解的な平面図である。 図１６は、半導体装置が実装される配線基板上の配線パターンの他の例を示す図解的な平面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII-II線に沿う拡大断面図である。図３は、図１のIII-III線に沿う拡大断面図である。
説明の便宜上、以下において、図１、図２および図３に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、半導体装置１の表面に沿う所定の方向であり、＋Ｙ方向は、半導体装置１の表面の沿う方向であって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向とは反対の方向であり、－Ｙ方向は、＋Ｙ方向とは反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
半導体装置１は、半導体チップ（窒化物半導体チップ）２と、ダイパッド３と、２つのソースリード４と、４つのドレインリード５と、１つのゲートリード６と、１つのドライバソースリード７と、封止樹脂８とを備えている。ダイパッド３および各リード４，５，６，７は、例えば、銅または銅を含む合金からなる金属薄板から構成される。
ダイパッド３は、平面視がＹ方向に長方形の金属薄板から構成されている。ダイパッド３は、半導体チップ２を支持するためのものである。各リード４，５，６，７は、半導体チップ２に電気的に接続されている。封止樹脂８は、半導体チップ２、ダイパッド３および各リード４，５，６，７を封止している。
半導体チップ２は、平面視がＹ方向に長い矩形状の直方体形状を有している。半導体チップ２は、表面２ａを上方に向けた状態で、ダイパッド３の中央部上にダイボンディングされている。具体的には、半導体チップ２の裏面２ｂが、半田９によってダイパッド３の上面中央部に接合されている。
半導体チップ２の表面２ａには、ソースパッド１１、ドレインパッド１２およびゲートパッド１３が形成されている。ソースパッド１１は、半導体チップ２の表面２ａの－Ｘ方向側半部のうちの－Ｙ方向端部を除く領域のほぼ全域に形成されている。ゲートパッド１３は、半導体チップ２の表面２ａの－Ｘ方向側半部のうちの－Ｙ方向端部に形成されている。ドレインパッド１２は、半導体チップ２の表面２ａの＋Ｘ方向側半部のほぼ全域に形成されている。
各リード４，５，６，７は、ダイパッド３の周囲に配置されている。各リード４，５，６，７は、平面視において、Ｘ方向に長い長方形に形成されている。各ソースリード４は、他のリード５，６，７に比べて、Ｘ方向の長さが長い。
２つのソースリード４は、ダイパッド３と一体的に形成されている。２つのソースリード４は、それぞれ、平面視において、ダイパッド３の－Ｘ方向側辺の＋Ｙ方向端部における、Ｙ方向に異なる位置から－Ｘ方向に延びている。各ソースリード４は、ダイパッド３と連結されている＋Ｘ方向端部に、Ｙ方向から見て上側に凸の円弧状の湾曲部４ａを有している。
４つのドレインリード５は、平面視において、ダイパッド３の＋Ｘ方向側辺から＋Ｘ方向に離れた位置において、互いにＹ方向に間隔をおいて並んで配置されている。各ドレインリード５は、金属ワイヤ１４によってドレインパッド１２に接続されている。
ゲートリード６は、平面視において、ダイパッド３の－Ｘ方向側辺の－Ｙ方向側端部から－Ｘ方向に離れた位置に配置されている。ゲートリード６は、金属ワイヤ１５によってゲートパッド１３に接続されている。
ドライバソースリード７は、平面視において、－Ｙ方向側のソースリード４とゲートリード６の間位置であって、ダイパッド３の－Ｘ方向側辺から－Ｘ方向に離れた位置に配置されている。ゲートリード６は、金属ワイヤ１６によってゲートパッド１３に接続されている。
封止樹脂８は、例えば、エポキシ樹脂からなる。封止樹脂８は、平面視でＸ方向に長い長方形状であり、上下方向に扁平な直方体形状に形成されている。ダイパッド３の下面は、封止樹脂８の下面から露出している。各ソースリード４の下面は、湾曲部４ａを除いて、封止樹脂８の下面から露出している。各ドレインリード５の下面、ゲートリード６の下面およびドライバソースリード７の下面は、封止樹脂８の下面から露出している。
半導体チップ２の周縁部には、ソースパッド１１に電気的に接続された複数の外部接続用ビア６０が形成されている。複数の外部接続用ビア６０は、平面視において、半導体チップのＸ方向側辺と＋Ｙ方向側辺との接続点である１つのコーナＣ１の近傍において、半導体チップのＸ方向側辺および＋Ｙ方向側辺に沿って配置されている。複数の外部接続用ビア６０は、後述するように、半導体チップ２の基板２１（図４参照）に接続されている。ソースパッド１１は、外部接続用ビア６０、半導体チップ２の基板２１、半導体チップ２の裏面電極３４（図４参照）、半田９およびダイパッド３を介して、ソースリード４に電気的に接続されている。
平面視において、各外部接続用ビア６０とソースリード４との距離（最短距離）は、当該外部接続用ビア６０とドレインリード５との距離よりも短くかつ当該外部接続用ビア６０とゲートリード６との距離よりも短い。
図４は、半導体チップの構成を説明するための断面図であって、図１のIV－IV線に沿う部分拡大断面図である。図５は、電極メタル構造を示す図式的な平面図である。図６は、図５の一部を拡大して示す平面図である。図７は、主として第１層間絶縁膜上に形成された第１層目の配線メタル構造を示す図式的な平面図である。図８は、主として第２層間絶縁膜上に形成された第２層目の配線メタル構造を示す図式的な平面図である。図９は、主として、第３層間絶縁膜上に形成された第３層目の配線メタル構造（パッド構造）を示す図式的な平面図である。
半導体チップ２は、半導体積層構造２０と、半導体積層構造２０上に配置された電極メタル構造とを含む。また、半導体チップ２は、電極メタル構造上に形成された第１層間絶縁膜４１と、第１層間絶縁膜４１上に形成された第１層目の配線メタル構造と、第１層目の配線メタル構造上に形成された第２層間絶縁膜４３と、第２層間絶縁膜４３上に形成された第２層目の配線メタル構造とを含む。さらに、半導体チップ２は、第２層目の配線メタル構造上に形成された第３層間絶縁膜４５と、第３層間絶縁膜４５上に形成された第３層目の配線メタル構造（パッド構造）とを含む。
半導体積層構造２０は、図４に示すように、基板２１と、基板２１の表面に形成されたバッファ層２２と、バッファ層２２上にエピタキシャル成長された第１窒化物半導体層２３と、第１窒化物半導体層２３上にエピタキシャル成長された第２窒化物半導体層２４とを含む。ただし、第２窒化物半導体層２４は、第１窒化物半導体層２３の周縁部上には形成されていない。なお、第２窒化物半導体層２４が除去されている領域に対応する第１窒化物半導体層２３の周縁部は、その表層部が除去されていてもよい。
基板２１は、この実施形態では、低抵抗のシリコン基板である。低抵抗のシリコン基板は、例えば、０．００１Ωｍｍ～０．５Ωｍｍ（より具体的には０．０１Ωｍｍ～０．１Ωｍｍ程度）の電気抵抗率を有したｐ型基板でもよい。また、基板２１は、低抵抗のシリコン基板の他、低抵抗のＳｉＣ基板、低抵抗のＧａＮ基板等であってもよい。基板２１の厚さは、半導体プロセス中においては、例えば６５０μｍ程度であり、チップ化する前段階において、３００μｍ以下程度に研削される。
バッファ層２２は、この実施形態では、複数の窒化物半導体膜を積層した多層バッファ層から構成されている。この実施形態では、バッファ層２２は、基板２１の表面に接するＡｌＮ膜からなる第１バッファ層（図示略）と、この第１バッファ層の表面（基板２１とは反対側の表面）に積層されたＡｌＮ／ＡｌＧａＮ超格子層からなる第２バッファ層（図示略）とから構成されている。第１バッファ層の膜厚は、１００ｎｍ～５００ｎｍ程度である。第２バッファ層の膜厚は、５００ｎｍ～２μｍ程度である。バッファ層２２は、例えば、ＡｌＧａＮの単膜または複合膜から構成されていてもよい。
第１窒化物半導体層２３は、電子走行層を構成している。この実施形態では、第１窒化物半導体層２３は、ＧａＮ層からなり、その厚さは０．５μｍ～２μｍ程度である。また、第１窒化物半導体層２３を流れるリーク電流を抑制する目的で、表面領域以外には半絶縁性にするための不純物が導入されていてもよい。その場合、不純物の濃度は、４×１０１６ｃｍ－３以上であることが好ましい。また、不純物は、例えばＣまたはＦｅである。
第２窒化物半導体層２４は、電子供給層を構成している。第２窒化物半導体層２４は、第１窒化物半導体層２３よりもバンドギャップの大きい窒化物半導体からなっている。この実施形態では、第２窒化物半導体層２４は、第１窒化物半導体層２３よりもＡｌ組成の高い窒化物半導体からなっている。窒化物半導体においては、Ａｌ組成が高いほどバンドギャップは大きくなる。この実施形態では、第２窒化物半導体層２４は、Ａｌｘ１Ｇａ１－ｘ１Ｎ層（０＜ｘ１＜１）からなり、その厚さは５ｎｍ～１５ｎｍ程度である。
このように第１窒化物半導体層（電子走行層）２３と第２窒化物半導体層（電子供給層）２４とは、バンドギャップ（Ａｌ組成）の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、第１窒化物半導体層２３および第２窒化物半導体層２４の自発分極と、それらの間の格子不整合に起因するピエゾ分極とによって、第１窒化物半導体層２３と第２窒化物半導体層２４との界面における第１窒化物半導体層２３の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、第１窒化物半導体層２３内には、第１窒化物半導体層２３と第２窒化物半導体層２４との界面に近い位置（例えば界面から数Å程度の距離）に、二次元電子ガス（２ＤＥＧ）１９が広がっている。
電極メタル構造は、図４、図５および図６に示すように、複数のソース電極３１、複数のゲート電極３２および複数のドレイン電極３３を含む。ソース電極３１およびドレイン電極３３はＸ方向に延びている。
ゲート電極３２は、互いに平行にＸ方向に延びた一対のゲート主電極部３２Ａと、これら一対のゲート主電極部３２Ａの対応する端部どうしをそれぞれ連結する２つのベース部３２Ｂとを含む。
１つのソース電極３１は、平面視において、１つのゲート電極３２の一対のゲート主電極部３２Ａを覆うように形成されている。ソース電極３１は、図４および図６に示すように、平面視において、ゲート電極３２の一対のゲート主電極部３２Ａの長さ中間部の間に配置されたソース主電極部３１Ａと、ソース主電極部３１Ａの周囲の延長部３１Ｂとからなる。この実施形態では、ソース主電極部３１Ａとは、平面視において、ソース電極３１の全領域のうち、ソースコンタクトホール２７の輪郭に囲まれた領域およびその周辺領域からなる領域をいうものとする。図５では、ソース電極３１として、ソース主電極部３１Ａのみが図示されている。
延長部３１Ｂは、平面視において、ソース電極３１の全領域のうち、ソース主電極部３１Ａ以外の部分をいう。延長部３１Ｂは、平面視において、ゲート電極３２の一対のゲート主電極部３２Ａと２つの第２ベース部３２Ｂの一部を覆っている。
１つのソース電極３１の両側のそれぞれに、ドレイン電極３３が配置されている。隣り合うドレイン電極３３およびソース主電極部３１Ａは、平面視において、ゲート電極３２のゲート主電極部３２Ａを挟んで互いに対向している。
図４、図５および図６の例では、ソース主電極部３１Ａ（Ｓ）、ゲート主電極部３２Ａ（Ｇ）およびドレイン電極３３（Ｄ）は、Ｙ方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース主電極部３１Ａ（Ｓ）およびドレイン電極３３（Ｄ）でゲート主電極部３２Ａ（Ｇ）を挟むことによって素子構造が構成されている。
第２窒化物半導体層２４上には、部分的に窒化物半導体ゲート層（以下、「半導体ゲート層」という）２５が形成されている。半導体ゲート層２５は、エピタキシャル成長によって、第２窒化物半導体層２４の表面に形成されている。
半導体ゲート層２５は、平面視において、ゲート電極３２とほぼ同じ形状を有している。具体的には、半導体ゲート層２５は、互いに平行にＸ方向に延びた一対のリッジ部２５Ａと、これらの一対のリッジ部２５Ａの対応する端部どうしをそれぞれ連結する２つの連結部２５Ｂとを含む。
ゲート電極３２は、半導体ゲート層２５上に形成されている。ゲート電極３２の一対のゲート主電極部３２Ａは、半導体ゲート層２５の一対のリッジ部２５Ａ上に形成されている。ゲート電極３２の２つのベース部３２Ｂは、半導体ゲート層２５の２つの連結部２５Ｂ上に形成されている。
半導体ゲート層２５およびゲート電極３２は、それぞれ平面視で環状（閉鎖曲線状）に形成されている。図４に示すように、半導体ゲート層２５のリッジ部２５Ａと、その上に形成されたゲート主電極部３２Ａとによって、リッジ形状のゲート部３０が形成されている。
半導体ゲート層２５は、アクセプタ型不純物がドーピングされた窒化物半導体からなる。この実施形態では、半導体ゲート層２５は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）からなっており、その厚さは４０ｎｍ～１００ｎｍ程度である。半導体ゲート層２５に注入されるアクセプタ型不純物の濃度は、１×１０１９ｃｍ－３以上であることが好ましい。この実施形態では、アクセプタ型不純物は、Ｍｇ（マグネシウム）である。アクセプタ型不純物は、Ｚｎ（亜鉛）等のＭｇ以外のアクセプタ型不純物であってもよい。
半導体ゲート層２５は、ゲート部３０の直下の領域において、第１窒化物半導体層２３と第２窒化物半導体層２４との間の界面における伝導帯のエネルギーレベルを変化させ、ゲート電圧を印加しない状態において、ゲート部３０の直下の領域に二次元電子ガス１９を発生させないために設けられている。
ゲート電極３２は、この実施形態では、ＴｉＮ層から構成されており、その厚さは５０ｎｍ～２００ｎｍ程度である。ゲート電極３２は、Ｔｉ、ＴｉＮおよびＴｉＷのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
図４に示すように、第２窒化物半導体層２４上には、第２窒化物半導体層２４の露出面およびゲート部３０の露出面を覆うパッシベーション膜２６が形成されている。したがって、ゲート部３０の側面および表面は、パッシベーション膜２６によって覆われている。この実施形態では、パッシベーション膜２６はＳｉＮ膜からなり、その厚さ５０ｎｍ～２００ｎｍ程度である。パッシベーション膜２６は、ＳｉＮ、ＳｉＯ２およびＳｉＯＮのいずれか１つの単膜またはそれらの２以上の任意の組み合わせからなる複合膜から構成されてもよい。
パッシベーション膜２６には、ソースコンタクトホール２７およびドレインコンタクトホール２８が形成されている。ソースコンタクトホール２７およびドレインコンタクトホール２８は、ゲート部３０を挟む配置で形成されている。
ソース電極３１のソース主電極部３１Ａの一部は、ソースコンタクトホール２７内に入り込み、ソースコンタクトホール２７内で第２窒化物半導体層２４に接触している。図６に示すように、ソース電極３１の延長部３１Ｂは、当該ソース電極３１のソース主電極部３１Ａを挟むように配置された一対のゲート部３０を覆っている。ソース電極３１の延長部３１Ｂの一部は、ゲート電極３２のベース部３２Ｂの一部を覆っている。ドレイン電極３３の一部は、ドレインコンタクトホール２８内に入り込み、ドレインコンタクトホール２８内で第２窒化物半導体層２４に接触している。
ソース電極３１およびドレイン電極３３は、例えば、第２窒化物半導体層２４に接する第１金属層（オーミックメタル層）と、第１金属層に積層された第２金属層（主電極メタル層）と、第２金属層に積層された第３金属層（密着層）と、第３金属層に積層された第４金属層（バリアメタル層）とからなる。第１金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第２金属層は、例えば、厚さが１００ｎｍ～３００ｎｍ程度のＡｌを含む層である。第３金属層は、例えば、厚さが１０ｎｍ～２０ｎｍ程度のＴｉ層である。第４金属層は、例えば、厚さが１０ｎｍ～５０ｎｍ程度のＴｉＮ層である。
第１窒化物半導体層２３の露出面上およびパッシベーション膜２６上には、ソース電極３１およびドレイン電極３３を覆うように、第１層間絶縁膜４１が形成されている。第１層間絶縁膜４１上の第１層目の配線メタル構造は、図４および図７に示すように、Ｙ方向に延びた第１ソース配線メタル５１（Ｓ１）および第１ドレイン配線メタル５２（Ｄ１）を含む。図７の例では、第１ソース配線メタル５１および第１ドレイン配線メタル５２がＸ方向に交互に並んで配置されている。第１ソース配線メタル５１および第１ドレイン配線メタル５２は、ソース電極３１、ゲート電極３２およびドレイン電極３３と直交している。
第１ソース配線メタル５１は、第１層間絶縁膜４１を貫通する第１ソースビア４２を介して、当該第１ソース配線メタル５１に直交する複数のソース電極３１に電気的に接続されている。第１ドレイン配線メタル５２は、第１層間絶縁膜４１を貫通する図示しない第１ドレインビアを介して、当該第１ドレイン配線メタル５２に直交する複数のドレイン電極３３に電気的に接続されている。
第１層間絶縁膜４１上には、第１ソース配線メタル５１および第１ドレイン配線メタル５２を覆うように、第２層間絶縁膜４３が形成されている。第２層間絶縁膜４３上の第２層目の配線メタル構造は、図４および図８に示すように、Ｘ方向に延びた第２ソース配線メタル５３（Ｓ２）および第２ドレイン配線メタル５４（Ｄ２）を含む。図８の例では、第２ソース配線メタル５３および第２ドレイン配線メタル５４がＹ方向に交互に並んで配置されている。第２ソース配線メタル５３および第２ドレイン配線メタル５４は、第１ソース配線メタル５１および第１ドレイン配線メタル５２と直交している。
第２ソース配線メタル５３は、第２層間絶縁膜４３を貫通する第２ソースビア４４を介して、当該第２ソース配線メタル５３に直交する第１ソース配線メタル５１に電気的に接続されている。第２ドレイン配線メタル５４は、第２層間絶縁膜４３を貫通する第２ドレインビア（図示略）を介して、当該第２ドレイン配線メタル５４に直交する複数の第１ドレイン配線メタル５２に電気的に接続されている。
第２層間絶縁膜４３上には、第２ソース配線メタル５３および第２ドレイン配線メタル５４を覆うように、第３層間絶縁膜４５が形成されている。半導体積層構造２０および第１～第３層間絶縁膜４１，４３，４５には、第３層間絶縁膜４５、第２層間絶縁膜４３、第１層間絶縁膜４１、第２窒化物半導体層２４、第１窒化物半導体層２３およびバッファ層２２を貫通し、基板２１内部に達する複数のビアホール６１が形成されている。ビアホール６１の詳細については、後述する。第３層間絶縁膜４５の表面上および複数のビアホール６１の側面上には、絶縁膜４６が形成されている。絶縁膜４６は、例えばＳｉＮ等の絶縁膜からなる。
第３層間絶縁膜４５上の第３層目の配線メタル構造は、図４および図９に示すように、Ｙ方向に延びたソースパッド１１（第３ソース配線メタルＳ３）およびドレインパッド１２（第３ドレイン配線メタルＤ３）を含む。図４および図９のいずれにも図示されていないが、第３層目の配線メタル構造は、図１に示すようなゲートパッド１３を含む。
なお、図９に示されるソースパッド１１およびドレインパッド１２の大きさおよび配置位置は、図１に示されるソースパッド１１およびドレインパッド１２に対応していない。半導体チップ２表面に対するソースパッド１１およびドレインパッド１２の大きさの比率および配置位置は、図１の方が正確に現れている。
ソースパッド１１およびドレインパッド１２は、第２ソース配線メタル５３および第２ドレイン配線メタル５４と直交している。ソースパッド１１は、絶縁膜４６および第３層間絶縁膜４５を貫通する第３ソースビア４７を介して、ソースパッド１１に直交する複数の第２ソース配線メタル５３に電気的に接続されている。ドレインパッド１２は、絶縁膜４６および第３層間絶縁膜４５を貫通する図示しない第３ドレインビアを介して、ドレインパッド１２に直交する複数の第２ドレイン配線メタル５４に電気的に接続されている。ゲートパッド１３は、半導体チップ２内部に形成された図示しないゲート配線を介して全てのゲート電極３２に電気的に接続されている。
第１層間絶縁膜４１、第２層間絶縁膜４３および第３層間絶縁膜４５は、例えばＳｉＯ２からなる。第１ソース配線メタル５１、第１ドレイン配線メタル５２、第２ソース配線メタル５３、第２ドレイン配線メタル５４、ソースパッド１１、ドレインパッド１２およびゲートパッド１３は、例えばＡｌＣｕからなる。
この実施形態では、複数のビアホール６１は、平面視において、ソースパッド１１の内側領域であって、半導体チップ２の第１コーナＣ１（図１参照）の近傍領域に形成されている。より具体的には、平面視において、複数のビアホール６１は、半導体チップ２の第１コーナＣ１に隣接する２つの辺のうちの一方の辺に沿って形成された複数のビアホール６１と、他方の辺に沿って形成された複数のビアホール６１とを含む。
この実施形態では、ビアホール６１の横断面形状は正方形状である。ビアホール６１の横断面形状は円形状、長方形状等のように、正方形状以外の形状であってもよい。この実施形態では、ビアホール６１は、第３層間絶縁膜４５の表面から基板２１の表層部内まで掘り下げられた第１部分６１Ａと、第１部分６１Ａの底面の中央部から基板２１の裏面に向かって掘り下げられた第２部分６１Ｂとからなる。
第１部分６１Ａの４側面は、下方に向かって第１部分６１Ａの横断面積が徐々に小さくなる傾斜面に形成されている。第２部分６１Ｂの４側面も、下方に向かって第２部分６１Ｂ横断面積が徐々に小さくなる傾斜面に形成されている。平面視において、第２部分６１Ｂの上端の横断面の４辺は、それぞれ、第１部分６１Ａの下端の横断面の対向する辺よりも内側に後退している。これにより、第１部分６１Ａの側面下端と第２部分６１Ｂの側面上端との間に矩形環状段部６１Ｃが形成されている。
ビアホール６１内の絶縁膜４６上には、導電膜６２が形成されている。なお、ビアホール６１の側面に形成された絶縁膜５５は、絶縁が十分でない箇所が存在する可能性のあるバッファ層２２と導電膜６２とを絶縁し、導電膜６２を流れる電流がバッファ層２２にリークされるのを抑制するために設けられている。
導電膜６２は、例えばＡｌＣｕからなる。導電膜６２の上端部は、ソースパッド１１と接続され、導電膜６２の下部は、基板２１に接続されている。ビアホール６１と導電膜６２とによって、ソースパッド１１を基板２１に接続する外部接続用ビア６０が構成されている。この実施形態では、ソースパッド１１とビアホール６１内の導電膜６２とは、同じ製造工程において同時に形成される。
基板２１の裏面２１ｂには、裏面電極３４が形成されている。裏面電極３４は、例えば、Ｎｉ、Ａｇ、ＴｉまたはＡｕおよびそれらの２以上の組み合わせ等からなる。
この半導体チップ２では、第１窒化物半導体層（電子走行層）２３上にバンドギャップ（Ａｌ組成）の異なる第２窒化物半導体層（電子供給層）２４が形成されてヘテロ接合が形成されている。これにより、第１窒化物半導体層２３と第２窒化物半導体層２４との界面付近の第１窒化物半導体層２３内に二次元電子ガス１９が形成され、この二次元電子ガス１９をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極３２のゲート主電極部３２Ａは、半導体ゲート層２５のリッジ部２５Ａを挟んで第２窒化物半導体層２４に対向している。
ゲート主電極部３２Ａの下方においては、ｐ型ＧａＮ層からなるリッジ部２４Ａに含まれるイオン化アクセプタによって、第１窒化物半導体層２３および第２窒化物半導体層２４のエネルギーレベルが引き上げられる。このため、第１窒化物半導体層２３と第２窒化物半導体層２４との間のヘテロ接合界面における伝導帯のエネルギーレベルはフェルミ準位よりも大きくなる。したがって、ゲート主電極部３２Ａ（ゲート部３０）の直下では、第１窒化物半導体層２３および第２窒化物半導体層２４の自発分極ならびにそれらの格子不整合によるピエゾ分極に起因する二次元電子ガス１９が形成されない。
よって、ゲート電極３２にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス１９によるチャネルはゲート主電極部３２Ａの直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極３２に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート主電極部３２Ａの直下の第１窒化物半導体層２３内にチャネルが誘起され、ゲート主電極部３２Ａの両側の二次元電子ガス１９が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、たとえば、ソース電極３１とドレイン電極３３の間に、ドレイン電極３３側が正となる所定の電圧（たとえば５０Ｖ～１００Ｖ）が印加される。その状態で、ゲート電極３２に対して、ソース電極３１を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
前述の半導体装置１では、ソース電極３１は、第１ソースビア４２、第１ソース配線メタル５１、第２ソースビア４４、第２ソース配線メタル５３および第３ソースビア４７を介してソースパッド１１に接続されている。ソースパッド１１は、外部接続用ビア６０、基板２１、裏面電極３４およびダイパッド３を介して、外部ソース端子としてのソースリード４に接続されている。
したがって、ソースパッド１１を金属ワイヤによってソースリード４に接続する場合に比べて、半導体装置１内の寄生インダクタンスを低減することができる。
また、外部接続用ビア６０は、平面視において、半導体チップ２におけるソースリード４に最も近いコーナＣ１の近傍に形成されている。これにより、ソースリード４とドレインリード５との間に外部接続用ビア６０を介して主電流が流れるときに、主電流経路を制限することができる。これにより、半導体チップ２直下に流れる電流による電位分布形成を抑制できるので、ゲートしきい値電圧や電流コラプス等の特性の変動を抑制でき、安定した動作を実現できる。
前述の実施形態では、ビアホール６１の第１部分６１Ａの側面およびビアホール６１の第２部分６１Ｂの側面に絶縁膜４６が形成されているが、第２部分６１Ｂの側面に絶縁膜４６は形成されなくてもよい。
また、前述の実施形態では、第１部分６１Ａ内に形成される導電膜（以下、「第１導電膜」という。）と、第２部分６１Ｂ内に形成される導電膜（以下、「第２導電膜」という）とは、同じ材料であるが、それらは異なる材料であってもよい。例えば、第１導電膜は、ソースパッド１１と同じＡｌＣｕから構成され、第２導電膜はＳｉ基板２１とオーミック接続するＮｉから構成されてもよい。このようにすると、ソースパッド１１から裏面電極３４までの主電流経路の抵抗を低減することができる。
図１０は、半導体チップの変形例を示す断面図であって、図４に対応する断面図である。図１０において、図４の各部に対応する部分には、図４と同じ符号を付して示す。
この半導体チップ２Ａでは、外部接続用ビア６０は、基板２１を貫通して、裏面電極３４に接続されている。具体的には、この半導体チップ２Ａでは、ビアホール６１は、基板２１を貫通している。より具体的には、ビアホール６１の第２部分６１Ｂが、基板２１を貫通している。ビアホール６１の側面全体に絶縁膜４６が形成されており、絶縁膜４６上に導電膜６２が形成されている。導電膜６２の下端は、裏面電極３４に接続されている。
図１０の半導体チップ２Ａでは、ソースパッド１１から裏面電極３４までの主電流経路の抵抗を低減することができる。
図１０の半導体チップ２Ａでは、第１部分６１Ａおよび第２部分６１Ｂの側面に絶縁膜４６が形成されているが、第２部分６１Ｂの側面に絶縁膜４６は形成されなくてもよい。また、第１部分６１Ａ内に形成される第１導電膜と、第２部分６１Ｂ内に形成される第２導電膜とは、異なる材料から構成されていてもよい。第１導電膜はＡｌＣｕから構成され、第２導電膜はＳｉ基板２１とオーミック接続するＮｉから構成されてもよい。
図１１～図１４は、それぞれ、外部接続用ビア６０の配置パターンの変形例を示す平面図であって、図１に対応する断面図である。図１０～図１４において、図１の各部に対応する部分には、図１と同じ符号を付して示す。
図１１の半導体装置１Ａでは、複数の外部接続用ビア６０は、半導体チップ２の第１コーナＣ１に隣接する２つの辺のうちの－Ｘ方向側の一辺のみに沿って形成されている。
図１２の半導体装置１Ｂでは、複数の外部接続用ビア６０は、半導体チップ２の第１コーナＣ１に隣接する２つの辺のうちの＋Ｙ側方向側の一辺のみに沿って形成されている。
図１３の半導体装置１Ｃのドレインパッド１２Ｃは、図１の半導体装置１のドレインパッド１２の＋Ｙ方向側端部が切除された形状を有している。このため、図１３の半導体装置１Ｃでは、平面視において、半導体チップ２の＋Ｙ方向側辺とドレインパッド１２Ｃの＋Ｙ方向側辺との間隔が、図１の半導体装置１に比べて大きくなっている。
図１３の半導体装置１Ｃのソースパッド１１Ｃは、図１の半導体装置１のドレインパッド１２と同様なソースパッド本体部１１Ｃａと、ソースパッド本体部１１Ｃａの＋Ｘ方向側辺における＋Ｙ方向側端部から＋Ｘ方向に延びた延長部１１Ｃｂを有している。延長部１１Ｃｂは、ソースパッド本体部１１Ｃａの＋Ｘ方向側辺における＋Ｙ方向側端部から、半導体チップ２の＋Ｙ方向側辺とドレインパッド１２Ｃの＋Ｙ方向側辺との間領域に延びている。
図１３の半導体装置１Ｃでは、図１の半導体装置１と同様な複数の外部接続用ビア６０が形成されているとともに、平面視において延長部１１Ｃｂ内にＸ方向に間隔をおいて複数の外部接続用ビア６０が形成されている。
図１４の半導体装置１Ｄのドレインパッド１２Ｄは、図１の半導体装置１のドレインパッド１２の－Ｙ方向側端部が切除された形状を有している。切除部のＹ方向長さは、ゲートパッド１３のＹ方向長さの２倍程度である。これにより、平面視で、半導体チップ２の第１コーナＣ１に対して対角線上にある第２コーナＣ２付近にドレインパッド１２Ｄが形成されていない切除領域が形成されている。
図１４の半導体装置１Ｄのソースパッド１１Ｄは、図１の半導体装置１のドレインパッド１２と同様なソースパッド本体部１１Ｄａと、ソースパッド本体部１１Ｄａの＋Ｘ方向側辺における－Ｙ方向側端部から＋Ｘ方向に延びかつ切除領域のほぼ全域を覆う延長部１１Ｄｂとを有している。
図１４の半導体装置１Ｄでは、図１の半導体装置１と同様な複数の外部接続用ビア６０が形成されているとともに、平面視において、半導体チップ２の第２コーナＣ２の近傍に、第２コーナＣ２に隣接する２つの辺の各々に沿って複数の外部接続用ビア６０が形成されている。
図１５は、半導体装置１が実装される配線基板上の配線パターンの一例を示す図解的な平面図である。図１５において、図１の各部に対応する部分には、図１と同じ符号を付して示す。ただし、説明の便宜上、半導体チップ２は、省略されている。
配線基板７０上には、配線パターンとして、ソース導体層７１、ドレイン導体層７２、ゲート導体層７３およびドライバソース導体層７４が形成されている。ソース導体層７１は、平面視でＹ方向に長い長方形状の第１部分７１Ａと、第１部分７１Ａの－Ｘ方向側辺の＋Ｙ方向側半部から－Ｘ方向に延びかつ平面視でＸ方向に長い長方形状の第２部分７１Ｂとからなる。平面視において、第２部分７１Ｂの－Ｘ方向側端部を含む過半部は、半導体装置１の－Ｘ方向側辺から－Ｘ方向に突出している。第１部分７１Ａの表面にダイパッド３の下面が接合され、第２部分７１Ｂの表面の＋Ｘ方向側縁部上に、２つのソースリード４の下面が接合されている。
ドレイン導体層７２は、平面視でＹ方向に長い長方形状であり、ソース導体層７１に対して＋Ｙ方向側に間隔をおいて配置されている。平面視において、ドレイン導体層７２の＋Ｘ方向側の側部を含む過半部は、半導体装置１の＋Ｘ方向側辺から＋Ｘ方向に突出している。ソース導体層７１表面の－Ｘ方向側縁部上に、４つのドレインリード５の下面が接合されている。
ドライバソース導体層７４は、平面視でＸ方向に長い長方形状であり、ソース導体層７１の第２部分７１Ｂの－Ｙ方向側に間隔をおいて配置されている。平面視において、ドライバソース導体層７４の－Ｘ方向側端部を含む過半部は、半導体装置１の－Ｘ方向側辺から－Ｘ方向に突出している。ドライバソース導体層７４表面のＸ方向側端部上に、ドライバソースリード７が接合されている。
ゲート導体層７３は、平面視でドライバソースリード７の－Ｙ方向側に配置されかつＹ方向に長い長方形状の第１部分７３Ａと、第１部分７３Ａの－Ｘ方向側辺の－Ｙ方向側端から－Ｘ方向に延びかつ平面視でＸ方向に長い長方形状の第２部分７３Ｂとからなる。平面視において、第１部分７３Ａの－Ｙ方向側端部は、半導体装置１の－Ｙ方向側辺から－Ｙ方向に突出している。第１部分７３Ａ表面のＸ方向側半部上にゲートリード６の下面が接合されている。
このような配線パターンが用いられている場合には、主電流は図１５に矢印Ａで示すようにＸ方向に流れる。このような場合には、外部接続用ビア６０の配置パターンとしては、主電流経路上に外部接続用ビア６０が多く形成されている図１１の配置パターンを用いることが好ましい。
図１６は、半導体装置１が実装される配線基板上の配線パターンの他の例を示す図解的な平面図である。図１６において、図１５の各部に対応する部分には、図１５と同じ符号を付して示す。ただし、図１６においては、ソース導体層には、図１５とは異なる符号１７１を付して示す。
図１６では、ソース導体層１７１の形状が、図１５のソース導体層７１の形状と異なっている。ソース導体層１７１は、配線基板７０上に半導体装置１が実装された状態において、平面視で半導体装置１の内側に配置される内側部分１７１Ａと、平面視で半導体装置１の外側に配置される外側部分１７１Ｂとからなる。
内側部分１７１Ａは、Ｙ方向に長い長方形状の第１部分１７１Ａａと、第１部分１７１Ａａの－Ｘ方向側辺の＋Ｙ方向側半部から－Ｘ方向に延びかつ平面視でＹ方向に長い長方形状の第２部分１７１Ａｂとからなる。第１部分１７１Ａａの表面にダイパッド３の下面が接合され、第２部分１７１Ａｂの表面に２つのソースリード４の下面が接合されている。
外側部分１７１Ｂは、内側部分１７１Ａの＋Ｙ方向側縁の全域から＋Ｙ方向に延びた平面視でＸ方向に長い長方形状の第３部分１７１Ｂａと、第３部分１７１Ｂａの＋Ｘ方向側縁の－Ｙ方向側端部を除く領域からＸ方向に突出した第４部分１７１Ｂｂとからなる。
このような配線パターンが用いられている場合には、主電流は、図１６に矢印Ａで示すように、平面視でＬ字状に流れる。具体的には、ソース導体層１７１内にはＹ方向に主電流が流れ、ドレイン導体層７２内にはＸ方向に主電流が流れる。このような場合には、外部接続用ビア６０の配置パターンとしては、主電流経路上に外部接続用ビア６０が多く形成されている図１２の配置パターンを用いることが好ましい。
図１５および図１６の説明からわかるように、半導体装置１は、外部接続用ビア６０が形成されている近傍を主電流が流れるように、配線基板７０に接続されることが好ましい。したがって、外部接続用ビア６０が図１に示すように半導体チップ２の第１コーナＣ１近傍に形成されている場合には、半導体装置１の－Ｙ方向側辺を横切って主電流が流れるように、半導体装置１を配線基板７０に接続することは好ましくない。そこで、このことをユーザに注意喚起するために、図１に２点鎖線で示すように、ダイパッド３における－Ｙ方向側辺の近傍に平面視でＸ方向に細長い長方形状の開口部３ａを形成してもよい。これにより、半導体チップ２直下に流れる電流による電位分布形成を抑制できるので、ゲートしきい値電圧や電流コラプス等の特性の変動を抑制でき、安定した動作を実現できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ 半導体装置
２，２Ａ 半導体チップ
３ ダイパッド
３ａ 開口部
４ ソースリード
５ ドレインリード
６ ゲートリード
７ ドライバソースリード
８ 封止樹脂
９ 半田
１１ ソースパッド
１２ ドレインパッド
１３ ゲートパッド
１４，１５，１６ 金属ワイヤ
１９ 二次元電子ガス
２０ 半導体積層構造
２１ 基板
２２ バッファ層
２３ 第１窒化物半導体層（電子走行層）
２４ 第２窒化物半導体層（電子供給層）
２５ 窒化物半導体ゲート層
２５Ａ リッジ部
２５Ｂ 連結部
２６ パッシベーション膜
２７ ソースコンタクトホール
２８ ドレインコンタクトホール
３０ゲート部
３１ ソース電極
３１Ａ ソース主電極部
３１Ｂ 延長部
３２ ゲート電極
３２Ａ ゲート主電極部
３２Ｂ ベース部
３３ ドレイン電極
３４ 裏面電極
４１，４３，４５ 層間絶縁膜
４２，４４，４７，ソースビア
４６ 絶縁膜
５１ 第１ソース配線メタル
５２ 第１ドレイン配線メタル
５３ 第２ソース配線メタル
５４ 第２ドレイン配線メタル
６０ 外部接続用ビア
６１ ビアホール
６１Ａ 第１部分
６１Ｂ 第２部分
６２ 導電膜

Claims (16)

  1. 表面および裏面を有しかつ前記表面にソースパッド、ドレインパッドおよびゲートパッドを有する平面視矩形状の半導体チップと、
    前記半導体チップの下方に配置され、前記半導体チップの裏面が接合されたダイパッドと、
    前記ダイパッドと一体的に形成されたソースリードと、
    前記ダイパッドの周囲に配置されたドレインリードおよびゲートリードと、
    前記半導体チップ、前記ダイパッドおよび前記各リードを封止する封止樹脂とを含み、
    前記半導体チップには、平面視において、前記半導体チップの４つの角のうちの前記ソースリードに最も近い１つの角の近傍に配置され、前記ソースパッドに接続された少なくとも１つの外部接続用ビアが形成されている、半導体装置。
  2. 前記半導体チップは、裏面側に基板を含んでおり、
    前記外部接続用ビアは、前記基板に電気的に接続されている、請求項１に記載の半導体装置。
  3. 前記外部接続用ビアは、前記半導体チップに形成されたビアホールと、前記ビアホール内に形成された導電膜とを含む、請求項２に記載の半導体装置。
  4. 前記基板の裏面に裏面電極が形成されており、前記裏面電極は、半田および前記ダイパッドを介して、前記ソースリードに電気的に接続されている、請求項２または３に記載の半導体装置。
  5. 前記ドレインパッドと前記ドレインリードとは、第１金属接続部材を介して接続されており、
    前記ゲートパッドと前記ゲートリードとは、第２金属接続部材を介して接続されている、請求項２～４のいずれか一項に記載の半導体装置。
  6. 前記半導体チップは、
    前記基板と、
    前記基板上に形成され、電子走行層を構成する第１窒化物半導体層と、
    前記第１窒化物半導体層上に形成され、電子供給層を構成する第２窒化物半導体層と、
    前記第２窒化物半導体層上に形成されたリッジ形状のゲート部と、
    前記第２窒化物半導体層上に、前記ゲート部を挟んで対向配置されたソース電極およびドレイン電極とを含み、
    前記ゲート部は、前記第２窒化物半導体層上に配置されたアクセプタ型不純物を含む窒化物半導体ゲート層と、前記窒化物半導体ゲート層上に配置されたゲート電極とを含み、
    前記ソース電極は前記ソースパッドに電気的に接続されており、
    前記ドレイン電極は、前記ドレインパッドに電気的に接続されており、
    前記ゲート電極は、前記ゲートパッドに電気的に接続されている、請求項２～５のいずれか一項に記載の窒化物半導体装置。
  7. 平面視において、前記外部接続用ビアと前記ソースリードとの距離は、前記外部接続用ビアと前記ドレインリードとの距離よりも短くかつ前記外部接続用ビアと前記ゲートリードとの距離よりも短い、請求項２～６のいずれか一項に記載の窒化物半導体装置。
  8. 前記外部接続用ビアは、平面視において、前記半導体チップの前記１つの角から２方向に延びる２辺のうちの少なくとも１辺に沿って配置されている複数の外部接続用ビアを含む、請求項２～６のいずれか一項に記載の窒化物半導体装置。
  9. 前記外部接続用ビアは、平面視において前記１つの角に対して対角線上にある角から２方向に延びる２辺のうちの少なくとも１辺に沿って配置されている複数の外部接続用ビアをさらに含む、請求項８に記載の窒化物半導体装置。
  10. 前記ダイパッドの周囲に配置されたドライブソースリードをさらに含み、
    前記ソースパッドと前記ドライブソースリードとは、第３金属接続部材を介して接続されている、請求項２～９のいずれか一項に記載の半導体装置。
  11. 前記半導体チップは、
    前記第２窒化物半導体層および前記ゲート部上に形成された第１層間絶縁膜と、
    前記第１層間絶縁膜上に形成され前記ソース電極に接続された第１ソース配線と、
    前記第１層間絶縁膜上に前記第１ソース配線を覆うように形成された第２層間絶縁膜と、
    前記第２層間絶縁膜上に形成され前記第１ソース配線に接続された第２ソース配線と、
    前記第２層間絶縁膜上に前記第２ソース配線を覆うように形成された第３層間絶縁膜とをさらに含み、
    前記ソースパッドは、前記第３層間絶縁膜上に形成されかつ前記第２ソース配線に接続されている、請求項６に記載の半導体装置。
  12. 前記導電膜は、前記ソースパッドと同時に形成される、請求項３に記載の半導体装置。
  13. 前記ビアホールは、前記基板内に形成されている部分の少なくとも一部が前記ビアホールの底部を形成しており、
    前記導電膜は、前記ビアホールのうちの底部以外の部分に形成された第１導電膜と、前記ビアホールのうちの前記底部に形成されている部分に形成された第２導電膜とからなり、
    前記第１導電膜と前記第２導電膜の材料が異なる、請求項３に記載の半導体装置。
  14. 前記ビアホールの側面に絶縁膜が形成されている、請求項３に記載の半導体装置。
  15. 前記ビアホール内面は、前記基板内において、下側のビアホール径が上側のビアホール径よりも小さいことによって生じた環状段部を有している、請求項３に記載の半導体装置。
  16. 前記ビアホールが基板の裏面に達している、請求項３に記載の半導体装置。
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