JP6591302B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、例えば、ダイパッドを固定する治具を使用した半導体装置の製造技術に適用して有効な技術に関する。
国際公開第２０１１／０３０３６８号（特許文献１）には、導電性部材を半導体チップに接続するボンディング工程において、ダイパッドの一部を治具で押さえる技術について記載されている。
特開２０１３−２５４８０１号公報（特許文献２）には、２つの押圧端面を有する治具を使用して、半導体チップを搭載したリードフレームを固定する技術が記載されている。
国際公開第２０１１／０３０３６８号 特開２０１３−２５４８０１号公報
例えば、上述した特許文献１のように、ダイパッドを支持する吊りリードに折り曲げ加工を施しているリードフレームは、その製造過程において、折り曲げ加工にバラツキが生じ易い。具体的には、ダイパッドがステージに対して傾いている場合がある。
そのため、ダイパッドが傾いており、かつ、その剛性強度が高いリードフレームをボンディング工程に使用した場合、上述した特許文献１に記載された技術では、導電性部材と半導体チップの接合強度が低下するおそれがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、治具をダイパッドに押し当てた状態で、導電性部材を半導体チップに接続する工程を有する。このとき、治具は、第１凸部が設けられた第１支持部分と、第２凸部が設けられた第２支持部分とを有しており、このように構成された治具を使用して、第１凸部をダイパッドの第１面における第１部分に接触させた後、第２凸部を、ダイパッドの第１面において第１部分よりも吊りリードの近くに位置する第２部分に接触させる。
一実施の形態によれば、導電性部材と半導体チップとの接合信頼性を向上できる結果、半導体装置の信頼性を向上することができる。
（ａ）は、半導体装置の上面側から見た平面図であり、（ｂ）は、半導体装置の下面側から見た平面図である。 図１（ａ）に示す封止体の内部を透視して示す図である。 セル形成領域に形成されている単位トランジスタのデバイス構造の一例を示す断面図である。 （ａ）は、実施の形態における半導体装置の製造工程を示す平面図であり、（ｂ）は、図４（ａ）のＡ−Ａ線での断面図である。 （ａ）は、実施の形態における半導体装置の製造工程を示す平面図であり、（ｂ）は、図５（ａ）のＡ−Ａ線での断面図である。 （ａ）は、実施の形態における半導体装置の製造工程を示す平面図であり、（ｂ）は、図６（ａ）のＡ−Ａ線での断面図である。 （ａ）は、ダイパッドが「逆傾斜」している状態を示す断面図であり、（ｂ）は、ダイボンディング工程の接着材供給工程において、「逆傾斜」しているダイパッドの先端部を治具で押さえ付けた状態を示す図である。 （ａ）は、ダイパッドが「正傾斜」している状態を示す断面図であり、（ｂ）は、ダイボンディング工程の接着材供給工程において、「正傾斜」しているダイパッドの先端部を治具で押さえ付けた状態を示す図である。 （ａ）は、実施の形態における半導体装置の製造工程を示す平面図であり、（ｂ）は、図９（ａ）のＡ−Ａ線での断面図である。 関連技術における治具を示す模式図である。 図１０に示す２個の治具のそれぞれをチップ搭載部に押し当てた状態で、ワイヤボンディング工程を実施する様子を模式的に示す図である。 図１１のＡ−Ａ線で切断した模式図である。 実施の形態における治具の構造を模式的に示す図である。 図１３に示す実施の形態における治具を、ダイパッドのチップ搭載部に押し当てる状態を示す図である。 図１４のＡ−Ａ線で切断した断面図である。 （ａ）および（ｂ）は、実施の形態における治具によって、ダイパッドをステージ上に確実に固定できるメカニズムを説明する図である。 （ａ）〜（ｅ）は、実施の形態におけるワイヤボンディング工程の詳細を説明する図である。 ソースワイヤを介して、半導体チップとソースリードとを電気的に接続する状態を示す模式図である。 変形例において、ソースワイヤを介して、半導体チップとソースリードとを電気的に接続する状態を示す模式図である。 （ａ）は、実施の形態における半導体装置の製造工程を示す平面図であり、（ｂ）は、図２０（ａ）のＡ−Ａ線での断面図である。 （ａ）は、実施の形態における半導体装置の製造工程を示す平面図であり、（ｂ）は、図２１（ａ）のＡ−Ａ線での断面図である。 実施の形態における半導体装置の製造工程を示す平面図である。 実施の形態における半導体装置の製造工程を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
＜用語の説明＞
本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、例えば、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
また、本明細書で、「主成分」とは、部材（層や膜やワイヤ）を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「アルミニウムを主成分とするワイヤ」とは、ワイヤの材料がアルミニウム（Ａｌ）を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、ワイヤが基本的にアルミニウムから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
＜半導体装置の構成＞
まず、本実施の形態における半導体装置の構成について説明する。図１は、本実施の形態における半導体装置ＰＫＧの外観構成を模式的に示す図である。特に、図１（ａ）は、半導体装置ＰＫＧの上面（表面）側から見た平面図であり、図１（ｂ）は、半導体装置ＰＫＧの下面（裏面）側から見た平面図である。
図１（ａ）に示すように、本実施の形態における半導体装置ＰＫＧは、樹脂からなる矩形形状の封止体ＭＲを有しており、この封止体ＭＲの一辺と先端部ＰＵとが接続されている。一方、先端部ＰＵと接続される封止体ＭＲの一辺と対向する対向辺からは、ソースリードＳＬと、ドレインリードＤＬと、ゲートリードＧＬとが突出している。また、図１（ｂ）に示すように、封止体ＭＲの裏面からは、矩形形状をしたチップ搭載部ＴＡＢの裏面が露出している。このチップ搭載部ＴＡＢと先端部ＰＵとは一体的に形成されている。
次に、図２は、図１（ａ）に示す封止体ＭＲの内部を透視して示す図である。図２において、封止体ＭＲの内部には、チップ搭載部ＴＡＢが配置されている。ここで、封止体ＭＲの外部に配置されている先端部ＰＵと、チップ搭載部ＴＡＢとは、一体化しており、先端部ＰＵとチップ搭載部ＴＡＢとによって、ダイパッドＤＰが形成されることになる。
具体的に、図２において、チップ搭載部ＴＡＢは、矩形形状をしており、第１辺Ｓ１と、第１辺Ｓ１とは反対側の第２辺Ｓ２と、第１辺Ｓ１および第２辺Ｓ２の両方と交差する第３辺Ｓ３と、第３辺Ｓ３とは反対側の第４辺Ｓ４とを有している。そして、チップ搭載部ＴＡＢの第２辺Ｓ２側において、チップ搭載部ＴＡＢと先端部ＰＵとは接続されている。一方、チップ搭載部ＴＡＢの第１辺Ｓ１側において、チップ搭載部ＴＡＢは、ドレインリードＤＬと接続されている。また、チップ搭載部ＴＡＢの第１辺Ｓ１側において、ゲートリードＧＬとソースリードＳＬは、チップ搭載部ＴＡＢと離間して配置されており、ゲートリードＧＬとソースリードＳＬとに挟まれるようにドレインリードＤＬが配置されている。さらに、チップ搭載部ＴＡＢには、チップ搭載部ＴＡＢの第３辺Ｓ３に沿って、複数の溝ＤＩＴが形成されているとともに、チップ搭載部ＴＡＢの第４辺Ｓ４に沿って、複数の溝ＤＩＴが形成されている。
続いて、図２に示すように、チップ搭載部ＴＡＢ上には、例えば、半田材や銀ペーストなどから構成される接着材ＡＤＨを介して、半導体チップＣＨＰ（半導体部品、電子部品）が搭載されている。この半導体チップＣＨＰには、パワートランジスタが形成されている。特に、本実施の形態では、半導体チップＣＨＰにパワートランジスタの一種であるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されていることを想定している。この結果、図２に示すように、半導体チップＣＨＰの表面（上面）には、パワーＭＯＳＦＥＴのソースと電気的に接続されるソースパッドＳＰと、パワーＭＯＳＦＥＴのゲート電極と電気的に接続されるゲートパッドＧＰとが形成されている。以上のように、半導体チップＣＨＰに着目すると、本実施の形態における半導体チップＣＨＰは、主面（表面）と、主面とは反対側の裏面とを有する。そして、半導体チップＣＨＰの主面には、ソースパッドＳＰ（第１主面電極）と、ソースパッドＳＰよりも外形サイズの小さなゲートパッドＧＰ（第２主面電極）とが形成されている一方、半導体チップＣＨＰの裏面には、裏面電極が形成されている。このとき、ソースパッドＳＰの平面積は、ゲートパッドＧＰの平面積よりも大きい。
そして、ソースパッドＳＰは、導電性部材を介して、ソースリードＳＬと電気的に接続されている。一方、ゲートパッドＧＰは、導電性部材を介して、ゲートリードＧＬと電気的に接続されている。ここで、ソースパッドＳＰとソースリードＳＬとを接続する導電性部材は、例えば、ワイヤ（ソースワイヤＳＷ）やリボンを挙げることができる。一方、ゲートパッドＧＰとゲートリードＧＬとを接続する導電性部材は、例えば、ワイヤ（ゲートワイヤＧＷ）を挙げることができる。ソースワイヤＳＷの径は、ゲートワイヤＧＷの径よりも大きくなっている。なぜなら、ソースワイヤＳＷには、大電流が流れることから、オン抵抗を低減するために、径を大きくする必要があるのに対し、ゲートワイヤＧＷには、ソースワイヤＳＷに比べて、流れる電流が小さいことから、径を小さくしている。
ソースワイヤＳＷやゲートワイヤＧＷは、例えば、アルミニウムを主成分とする材料から構成することができるが、これに限らず、金を主成分とする材料や、銅を主成分とする材料から構成することもできる。なお、ソースパッドＳＰとソースリードＳＬとをリボン接続する場合、このリボンは、例えば、アルミニウムを主成分とする材料からなる。
以上のようにして、本実施の形態における半導体装置ＰＫＧが構成されている。
＜パワーＭＯＳＦＥＴのデバイス構造＞
次に、半導体チップＣＨＰに形成されているパワーＭＯＳＦＥＴのデバイス構造について、図３を参照しながら説明する。
半導体チップＣＨＰに形成されているパワーＭＯＳＦＥＴは、数千個から数十万個の単位トランジスタ（セルトランジスタ）を並列接続することにより構成されており、以下に示す図３では、互いに隣り合う２個の単位トランジスタを例に挙げて、パワーＭＯＳＦＥＴのデバイス構造について説明する。
図３は、セル形成領域に形成されている単位トランジスタのデバイス構造の一例を示す断面図である。図３において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有するシリコンからなる基板層ＳＵＢ上にエピタキシャル層ＥＰＩが形成されている。このエピタキシャル層ＥＰＩは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入されたシリコンを主成分とする半導体層から構成されている。この基板層ＳＵＢとエピタキシャル層ＥＰＩは、パワーＭＯＳＦＥＴのドレインとして機能する構成要素である。なお、本実施の形態では、図３に示すように、基板層ＳＵＢとエピタキシャル層ＥＰＩとを合わせて半導体基板１Ｓと呼ぶことにする。
次に、エピタキシャル層ＥＰＩの表面に素子部が形成されている。具体的に、本実施の形態における素子部には、エピタキシャル層ＥＰＩの表面にチャネル領域ＣＨが形成されており、このチャネル領域ＣＨを貫通してエピタキシャル層ＥＰＩに達するトレンチＴＲが形成されている。このとき、トレンチＴＲの内壁には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にトレンチＴＲを埋め込むようにゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成することもできる。また、ゲート電極ＧＥは、例えば、ポリシリコン膜から形成されている。
続いて、トレンチＴＲに隣接するチャネル領域ＣＨの表面にソース領域ＳＲが形成されている。そして、ゲートＧＥが埋め込まれたトレンチＲＥの上面およびソース領域ＳＲ上にわたって絶縁膜ＢＰＳＧが形成されている。チャネル領域ＣＨは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成され、ソース領域ＳＲは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。
次に、互いに隣り合うトレンチＴＲの間には、絶縁膜ＢＰＳＧおよびソース領域ＳＲを貫通して、チャネル領域ＣＨに達する溝が形成されており、この溝の底部にボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えば、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されており、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
続いて、底部にボディコンタクト領域ＢＣが形成された溝を埋め込むようにバリア導体膜ＢＣＦ１およびタングステン膜からなるプラグＰＬＧ１が形成されており、プラグＰＬＧ１上を含む絶縁膜ＢＰＳＧ上にバリア導体膜ＢＣＦ２およびアルミニウム合金膜（ソース電極ＳＥ、ソースパッドＳＰ）が形成されている。これにより、アルミニウム合金膜は、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。すなわち、図３に示すアルミニウム合金膜は、例えば、図２に示すソースパッドＳＰを構成することになる。
このとき、ボディコンタクト領域ＢＣは、プラグＰＬＧ１とのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨは同電位で電気的に接続されることになる。
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつ、エピタキシャル層ＥＰＩをコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
次に、図３に示すように、基板層ＳＵＢの裏面には、裏面電極ＢＥが形成されている。
以上のようにして、本実施の形態における半導体チップＣＨＰ１の内部にパワーＭＯＳＦＥＴのデバイス構造が形成されていることになる。
なお、半導体チップＣＨＰ１の内部に形成されているパワートランジスタにおいては、ｎ型半導体層であるエピタキシャル層ＥＰＩと、ｐ型半導体層であるチャネル領域ＣＨとによって、寄生ダイオードであるボディダイオードが形成される。すなわち、エピタキシャル層ＥＰＩとチャネル領域ＣＨとの間には、チャネル領域ＣＨをアノードとし、かつ、エピタキシャル層ＥＰＩをカソードとするｐｎ接合ダイオードであるボディダイオードが形成されることになる。
＜＜変形例＞＞
本実施の形態では、半導体チップＣＨＰに形成されているパワートランジスタの一例として、パワーＭＯＳＦＥＴを例に挙げて説明したが、本実施の形態における技術的思想は、これに限らず、例えば、パワートランジスタの他の例であるＩＧＢＴが形成されている半導体チップＣＨＫＰを備える半導体装置にも適用可能である。
＜半導体装置の製造方法＞
続いて、本実施の形態における半導体装置の製造方法について、図面を参照しながら説明することにする。
１．リードフレーム準備工程
まず、図４（ａ）および図４（ｂ）に示すように、複数の単位構造体ＵＳＴを有するリードフレームＬＦを準備する。本実施の形態におけるリードフレームＬＦは、図４（ａ）に示すように、平面視において、ｘ方向に延在するタイバーＴＢに接続された６つの単位構造体ＵＳＴを有している。具体的には、タイバーＴＢの上側（＋ｙ方向）に３つの単位構造体ＵＳＴがｘ方向に並んで配置されている。同様に、タイバーＴＢの下側（−ｙ方向）に３つの単位構造体ＵＳＴがｘ方向に並んで配置されている。ただし、リードフレームＬＦに形成されている単位構造体ＵＳＴの個数は、６個に限らず、６個よりも多くてもよい。このように、本実施の形態におけるリードフレームＬＦにおいては、複数の単位構造体ＵＳＴのうちの一部は、吊りリードＨＬの延在方向（ｙ方向）と交差する第１方向（ｘ方向）に並んで配置されていることになる。
次に、図４（ａ）に示すように、複数の単位構造体ＵＳＴのそれぞれは、ダイパッドＤＰと、ダイパッドＤＰを支持する吊りリードＨＬと、複数のリード（ゲートリードＧＬおよびソースリードＳＬ）とを有している。具体的に、複数の単位構造体ＵＳＴのそれぞれは、複数のリードと、ダイパッドＤＰと、ダイパッドＤＰと繋がれ、かつ、ダイパッドＤＰの厚さ方向に沿って折り曲げられた吊りリードＨＬとを有し、吊りリードＨＬは、単位構造体ＵＳＴをタイバーＴＢから切断した後にドレインリードＤＬとなる。
続いて、図４（ａ）に示すように、ダイパッドＤＰは、先端部（ヘッダ部）ＰＵと、後の工程において半導体チップが搭載されるチップ搭載部ＴＡＢと、先端部ＰＵとチップ搭載部ＴＡＢの間に形成された溝とを有している。この溝は、後述するダイボンド工程で使用する接着材（ダイボンド材）がチップ搭載部ＴＡＢ上を超えて、先端部ＰＵにまで必要以上に濡れ広がることを抑制する機能を有している。すなわち、この溝は、チップ搭載部ＴＡＢから接着材が先端部ＰＵにはみ出ることを抑制するために設けられている。
図４（ａ）に示すように、チップ搭載部ＴＡＢの平面形状は、矩形形状（四角形状）から構成され、チップ搭載部ＴＡＢの第１辺Ｓ１とタイバーＴＢとが吊りリードＨＬで繋がっている。一方、先端部ＰＵは、チップ搭載部ＴＡＢの第１辺Ｓ１と対向する第２辺Ｓ２と溝を介して繋がっている。この先端部ＰＵは、平面視において、チップ搭載部ＴＡＢの第２辺Ｓ２に沿って延びている。さらに、ｘ方向に並んで配置されている３つの単位構造体ＵＳＴのそれぞれに形成されている先端部ＰＵは、互いに接続されている。つまり、複数の単位構造体ＵＳＴのうち、ｘ方向に並んで配置されている単位構造体ＵＳＴのそれぞれに含まれるダイパッドＤＰの先端部ＰＵは、一体化している。この結果、複数の単位構造体ＵＳＴを含むリードフレームＬＦの剛性を高くすることができる。
ここで、本実施の形態におけるダイパッドＤＰは、図４（ｂ）に示すように、ｙ方向に延材する吊りリードＨＬやリード（ゲートリードＧＬやソースリードＳＬ）に対して、傾斜角θ（＞０）で傾いている。すなわち、ダイパッドＤＰの表面（裏面）は、吊りリードＨＬやリード（ゲートリードＧＬやソースリードＳＬ）の表面に対して平行に配置されているのではなく、チップ搭載部ＴＡＢのうちの吊りリードＨＬと連結する連結部よりも先端部ＰＵの方が上方に位置するように、ダイパッドＤＰは傾いている。言い換えれば、ダイパッドＤＰは、断面視において、先端部ＰＵがリード（吊りリードＨＬ、ゲートリードＧＬ、ソースリードＳＬ）に近づく方向に傾斜しているということができる。さらに、表現を変えると、ダイパッドＤＰの表面（裏面）は、タイバーＴＢの表面に対して平行に配置されているのではなく、チップ搭載部ＴＡＢのうちの吊りリードＨＬと連結する連結部よりも先端部ＰＵの方が上方に位置するように、ダイパッドＤＰは傾いているということもできる。また、リードフレームＬＦは、ステージ上に配置されるが、この場合、ダイパッドＤＰは、ステージのリードフレーム搭載面に対して傾斜しているとも表現できる。
このように、本実施の形態におけるダイパッドＤＰを傾斜させている理由は、次に説明するダイボンド工程の中で説明することにする。
２．ダイボンディング工程
２−１．接着材（ダイボンド材）の供給工程
まず、図示しないダイボンド装置にリードフレームをセットした後、例えば、半田材や銀ペーストからなる接着材（ダイボンド材）ＡＤＨをチップ搭載部ＴＡＢ上に塗布する。具体的には、接着材ＡＤＨを供給したいダイパッドＤＰがダイボンド装置のダイボンド材供給部に位置するように、リードフレームＬＦを搬送した後、例えば、図５（ａ）および図５（ｂ）に示すように、カバーＣＶＲの開口部ＯＰ１から露出するダイパッドＤＰのチップ搭載部ＴＡＢ上に接着材ＡＤＨを塗布する。このとき、図５（ａ）および図５（ｂ）に示すように、開口部ＯＰ１から露出するダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえることにより、傾いているダイパッドＤＰの裏面（チップ搭載面とは反対側の面、露出面）をステージＳＴに接触させる。この結果、開口部ＯＰ１から露出しているダイパッドＤＰの傾きが解消される。そして、治具ＤＧ１でリードフレームＬＦを押さえ付けた状態で、接着材ＡＤＨをダイパッドＤＰのチップ搭載部ＴＡＢ上に供給する。その後、チップ搭載部ＴＡＢに供給された接着材ＡＤＨが濡れ広がったら、治具ＤＧ１による押さえを解除する。続いて、接着材ＡＤＨが塗布されたチップ搭載部ＴＡＢが、ダイボンド装置のチップ供給部に位置するように、再びリードフレームＬＦを搬送する。
２−２．チップマウント工程
その後、図６（ａ）および図６（ｂ）に示すように、接着材ＡＤＨを供給したチップ搭載部ＴＡＢの表面上に半導体チップＣＨＰを搭載する。具体的には、図６（ａ）および図６（ｂ）に示すように、リードフレームＬＦは、カバーＣＶＲで覆われており、このカバーＣＶＲに設けられた開口部ＯＰ２からチップ搭載対象となるダイパッドＤＰが露出している。そして、露出しているダイパッドＤＰのチップ搭載部ＴＡＢに供給されている接着材ＡＤＨ上に半導体チップＣＨＰを搭載する。このとき、露出しているダイパッドＤＰの先端部ＰＵを治具ＤＧ２で押さえることにより、傾いているダイパッドＤＰの裏面（チップ搭載面とは反対側の面、露出面）をステージＳＴに接触させる。この結果、開口部ＯＰ２から露出しているダイパッドＤＰの傾きが解消される。そして、治具ＤＧ２でリードフレームＬＦを押さえ付けた状態で、接着材ＡＤＨを塗布したチップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載する。このようにして、チップマウント工程が実施される。
＜＜変形例＞＞
なお、本実施の形態では、ダイボンド材供給部とチップ供給部とを有するダイボンディング装置を使用する例について説明したが、これに限らず、例えば、接着材ＡＤＨ（ダイボンディング材）を供給した後に、同じ場所で続けて半導体チップＣＨＰを搭載する構成を有するダイボンディング装置を使用してもよい。
＜＜ダイパッドを傾斜させている理由＞＞
ここで、本実施の形態におけるダイパッドＤＰが傾斜している理由について説明する。例えば、図４（ｂ）に示すように、本実施の形態のリードフレームＬＦにおいては、ダイパッドの厚さ方向に沿って折り曲げられた吊りリードＨＬにダイパッドＤＰが接続されている。つまり、本実施の形態におけるリードフレームＬＦは、折り曲げ加工が施されている。このとき、折り曲げ加工の精度によって、ダイパッドＤＰに傾斜が生じることが考えられる。そして、ダイパッドＤＰの傾斜は、一方向の揃っている訳でなく、断面視において、先端部ＰＵが吊りリードＨＬに近づく方向に傾斜する場合と、先端部ＰＵが吊りリードＨＬから遠ざかる方向に傾斜する場合とが存在する。ここで、本明細書では、「先端部ＰＵが吊りリードＨＬに近づく方向に傾斜する」ことを「正傾斜」と呼び、「先端部ＰＵが吊りリードＨＬから遠ざかる方向に傾斜する」ことを「逆傾斜」と呼ぶことにする。つまり、リードフレームＬＦの折り曲げ加工の精度によって、ダイパッドＤＰが傾斜していない理想的な場合だけでなく、ダイパッドＤＰが「正傾斜」している場合や、ダイパッドＤＰが「逆傾斜」している場合がある。特に、ダイパッドＤＰが「逆傾斜」している場合には、上述したダイボンディング工程において不都合が生じる。
以下では、まず、この点について説明する。図７（ａ）は、ダイパッドＤＰが「逆傾斜」している状態を示す断面図である。そして、図７（ｂ）は、例えば、ダイボンディング工程の接着材供給工程において、「逆傾斜」しているダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえ付けた状態を示す図である。図７（ｂ）に示すように、「逆傾斜」しているダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえ付けても、ダイパッドＤＰの「逆傾斜」は、解消することなく保持される。この結果、図７（ｂ）に示すように、「逆傾斜」したダイパッドＤＰのチップ搭載部ＴＡＢ上にペースト状態の接着材ＡＤＨを供給すると、「逆傾斜」によって、ペースト状態の接着材ＡＤＨが先端部ＰＵ側に流動して、チップ搭載部ＴＡＢ上への均一な接着材ＡＤＨの供給が困難になる。これにより、その後のチップマウント工程において、接着材ＡＤＨを介したチップ搭載部ＴＡＢ上への半導体チップＣＨＰの接合不良が顕在化するおそれがある。
ここで、「逆傾斜」しているダイパッドＤＰの先端ＰＵではなく、ダイパッドＤＰのチップ搭載部ＴＡＢに治具ＤＧ１を押し当てることが考えられる。ところが、例えば、図５および図６に示すように、ダイボンディング工程においては、作業対象となっているダイパッドＤＰ以外のリードフレームＬＦの領域は、カバーＣＶＲで覆われている。なぜなら、ダイボンディング工程では、ステージＳＴからリードフレームＬＦを加熱しており、リードフレームＬＦの温度を一定に保持しやすくするため、作業対象となっていない不必要な部分をカバーＣＶＲで覆っている。さらに、作業対象となっていない不必要な部分をカバーＣＶＲで覆う理由は、加熱されたリードフレームＬＦの外気との接触を抑制して、リードフレームＬＦの酸化を防止することもある。また、カバーＣＶＲに設けられた開口部ＯＰ１（ＯＰ２）から露出するダイパッドＤＰの酸化を防止するために、カバーＣＶＲで覆われていない領域にフォーミングガスを流すことが行なわれるが、フォーミングガスの量をできるだけ少なくしてコスト削減を図る観点からも、作業対象となっていない不必要な部分をカバーＣＶＲで覆っている。このことから、ダイボンディング工程では、カバーＣＶＲを使用するため、カバーＣＶＲから露出しているダイパッドＤＰのチップ搭載部ＴＡＢには、カバーＣＶＲが障害となって、治具ＤＧ１（ＤＧ２）を押し当てることが困難となるのである。
この結果、ダイボンディング工程においては、例えば、図５および図６に示すように、カバーＣＶＲに設けられた開口部ＯＰ１（ＯＰ２）から露出するダイパッドＤＰの先端部ＰＵを治具ＤＧ１（ＤＧ２）で押さえている。したがって、「逆傾斜」しているダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえ付けることになる。ところが、この場合、図７（ｂ）に示すように、ダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえ付けても、ダイパッドＤＰの「逆傾斜」は、解消することなく保持される。これにより、図７（ｂ）に示すように、「逆傾斜」したダイパッドＤＰのチップ搭載部ＴＡＢ上にペースト状態の接着材ＡＤＨを供給すると、「逆傾斜」によって、ペースト状態の接着材ＡＤＨが先端部ＰＵ側に流動して、チップ搭載部ＴＡＢ上への均一な接着材ＡＤＨの供給が困難になる。これにより、その後のチップマウント工程において、接着材ＡＤＨを介したチップ搭載部ＴＡＢ上への半導体チップＣＨＰの接合不良が顕在化するおそれがある。
一方、図８（ａ）は、ダイパッドＤＰが「正傾斜」している状態を示す断面図である。そして、図８（ｂ）は、例えば、ダイボンディング工程の接着材供給工程において、「正傾斜」しているダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえ付けた状態を示す図である。図８（ｂ）に示すように、「正傾斜」しているダイパッドＤＰの先端部ＰＵを治具ＤＧ１で押さえ付けると、ダイパッドＤＰの「正傾斜」は解消して、ダイパッドＤＰの水平性が確保されることになり、これによって、ダイパッドＤＰはステージに密着する。この結果、図８（ｂ）に示すように、「正傾斜」が解消したダイパッドＤＰのチップ搭載部ＴＡＢ上にペースト状態の接着材ＡＤＨを供給されることになる。したがって、図８（ｂ）に示すように、ペースト状態の接着材ＡＤＨが先端部ＰＵ側に流動することなく、チップ搭載部ＴＡＢ上への均一な接着材ＡＤＨの供給が可能となる。これにより、その後のチップマウント工程において、接着材ＡＤＨを介したチップ搭載部ＴＡＢ上への半導体チップＣＨＰの接合不良の発生を抑制することができる。つまり、ダイパッドＤＰが「正傾斜」している場合は、ダイパッドＤＰが「逆傾斜」している場合に顕在化する不都合が生じないのである。そこで、本実施の形態では、リードフレームＬＦの折り曲げ加工のばらつきによって、ダイパッドＤＰが「逆傾斜」する構成が生じないように、予め、すべてのリードフレームＬＦにおいて、ダイパッドＤＰを意図的に「正傾斜」させているのである。これにより、リードフレームＬＦにおいて、「逆傾斜」したダイパッドＤＰの発生を防止できる結果、ダイボンディング工程での不都合を解消することができる。以上の理由によって、本実施の形態では、ダイパッドＤＰを「正傾斜」させているのである。
ただし、本発明者の検討の結果、ダイボンディング工程での不都合は、意図的にダイパッドＤＰを「正傾斜」させることにより解消することができる一方、本発明者は、後述するワイヤボンディング工程において、新たな改善の余地が存在することを見出した。そこで、以下に示すワイヤボンディング工程では、まず、発明者が新たに見出した改善の余地について説明した後、この改善の余地に対する工夫を施した本実施の形態における技術的思想を含めて、ワイヤボンディング工程を説明する。
３．ワイヤボンディング工程
まず、図９（ａ）および図９（ｂ）に示すように、半導体チップＣＨＰの表面（上面）上に形成されているソースパッドＳＰと、ソースリードＳＬとを、例えば、アルミニウムを主成分とするソースワイヤＳＷで電気的に接続する。ただし、ソースワイヤＳＷは、アルミニウムを主成分とする材料に限定されず、例えば、金（Ａｕ）または銅（Ｃｕ）を主成分とする材料でもよく、さらに、ワイヤに替えて、アルミニウムを主成分とするリボンを使用してもよい。
以下では、このワイヤボンディング工程の詳細について説明することにする。
＜＜改善の余地＞＞
ワイヤボンディング工程は、ダイパッドＤＰをステージに治具で押さえ付けた状態で実施される。このとき、ワイヤボンディング工程では、ソースパッドＳＰとソースワイヤＳＷとの接合部の接合強度を向上する観点から、接合部にできるだけ近い位置を治具で押さえ付けることが望ましい。このことから、例えば、図５および図６に示すように、先端部ＰＵを治具ＤＧ１（ＤＧ２）で押さえ付けるダイボンディング工程とは異なり、ワイヤボンディング工程では、半導体チップＣＨＰが搭載されたチップ搭載部ＴＡＢに治具を押し当てることが考えられる。なぜなら、上述したように、ダイボンディング工程では、作業対象となっていないリードフレームＬＦの不必要な部分をカバーＣＶＲで覆っていることから、このカバーＣＶＲが障害となって、チップ搭載部ＴＡＢを治具ＤＧ１（ＤＧ２）で押し当てることができない。これに対し、ワイヤボンディング工程では、カバーＣＶＲを使用しないため、カバーＣＶＲが障害となることなく、半導体チップＣＨＰが搭載されたチップ搭載部ＴＡＢを治具で押さえることが可能となるからである。
したがって、ワイヤボンディング工程では、ソースパッドＳＰとソースワイヤＳＷとの接合部の接合強度を向上する観点から、接合部にできるだけ近い位置であるチップ搭載部ＴＡＢを治具で押さえ付ける構成が採用される。ただし、この場合、関連技術における治具では、ダイパッドＤＰが「正傾斜」していると、ダイパッドＤＰをしっかり固定することができない結果、ワイヤボンディング工程での接合不良が発生するおそれがある。すなわち、関連技術における治具を使用して、「正傾斜」しているダイパッドＤＰを押さえ付けた状態でのワイヤボンディング工程には、改善の余地が存在するのである。
以下に、具体的に説明する。図１０は、関連技術における治具ＪＧ（Ｒ）を模式的に示す外観図である。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図１０において、関連技術における治具ＪＧ（Ｒ）は、本体に接続された支持部ＳＵを有し、この支持部ＳＵの先端ＰＳは、フラット面となっている。図１１は、図１０に示す２個の治具ＪＧ（Ｒ）のそれぞれをチップ搭載部ＴＡＢに押し当てた状態で、ワイヤボンディング工程を実施する様子を模式的に示す図である。具体的には、一方の治具ＪＧ（Ｒ）の先端ＰＳをチップ搭載部ＴＡＢの第３辺Ｓ３に押し当てるとともに、他方の治具ＪＧ（Ｒ）の先端ＰＳをチップ搭載部ＴＡＢの第４辺Ｓ４に押し当てている。
図１２は、図１１のＡ−Ａ線で切断した模式図である。図１２に示すように、本実施の形態におけるダイパッドＤＰは「正傾斜」しており、この「正傾斜」したダイパッドＤＰに治具ＪＧ（Ｒ）の先端ＰＳが押し当てられている。このとき、図１２に示すように、ダイパッドＤＰが「正傾斜」している一方、治具ＪＧ（Ｒ）の先端ＰＳがフラット面であることから、治具ＪＧ（Ｒ）の先端ＰＳは、片当たり状態となる。この結果、関連技術における治具ＪＧ（Ｒ）では、「正傾斜」したダイパッドＤＰの傾斜を解消して、ダイパッドＤＰをステージＳＴにしっかり固定することが困難となる。特に、片当たり状態の治具ＪＧ（Ｒ）では、「正傾斜」したダイパッドＤＰに充分な荷重を加えることができない。さらには、例えば、図４に示すように、ダイパッドＤＰの先端部ＰＵは、ｘ方向に並んで配置されている複数の単位構造体ＵＳＴの間で一体的に形成されているため、ダイパッドＤＰの剛性が高く、片当たり状態の治具ＪＧ（Ｒ）では、「正傾斜」したダイパッドＤＰを変形させることが困難となる。
以上のことから、関連技術における治具ＪＧ（Ｒ）では、「正傾斜」したダイパッドＤＰをステージＳＴにしっかり固定することが困難となる。これにより、ワイヤボンディング工程において、ダイパッドＤＰががたつく結果、特に、ソースパッドＳＰとソースワイヤＳＷとの接続信頼性が低下する。例えば、ワイヤボンディング工程において、接合強度を向上するために、ソースパッドＳＰとソースワイヤＳＷとの接触部分に超音波を印加する場合には、ダイパッドＤＰがステージＳＴに確実に固定されないことに起因して、超音波が分散してしまい、ワイヤ剥がれに代表される接合不良が発生しやすくなる。すなわち、関連技術における治具ＪＧ（Ｒ）では、ダイパッドＤＰががたつく直接的な要因と、ダイパッドＤＰのがたつきに起因する超音波の分散という間接的な要因との相乗要因によって、ワイヤ剥がれに代表される接合不良が顕在化するのである。
そこで、本実施の形態では、ワイヤボンディング工程で生じるワイヤ剥がれに代表される接合不良を抑制する工夫を施している。具体的には、ワイヤボンディング工程において、チップ搭載部ＴＡＢを押さえ付ける治具の形状を工夫することにより、ワイヤ剥がれに代表される接合不良を抑制している。以下に、この工夫を施した本実施の形態における技術的思想について、図面を参照しながら説明することにする。
＜＜実施の形態における特徴＞＞
（Ａ）治具の構造
図１３は、本実施の形態における治具（クランパ）ＪＧの構造を模式的に示す図である。図１３に示すように、本実施の形態における治具ＪＧは、本体から互いに分岐した弾性変形可能な支持部ＳＢＭ１と弾性変形可能な支持部ＳＢＭ２とを有している。そして、支持部ＳＢＭ１の先端には、突起部（凸部）ＰＪ１が設けられ、かつ、支持部ＳＢＭ２の先端には、突起部（凸部）ＰＪ２が設けられている。
本実施の形態における治具ＪＧは、ステージ上に配置されたダイパッドを固定する治具である。そして、本実施の形態における治具ＪＧは、弾性変形可能な支持部ＳＢＭ１と、支持部分ＳＢＭ１とはスリットＳＬにより分岐され、かつ、弾性変形可能な支持部ＳＢＭ２と、支持部ＳＢＭ１に設けられ、かつ、ダイパッドと接触可能な突起部ＰＪ１と、支持部ＳＢＭ２に設けられ、かつ、ダイパッドと接触可能な突起部ＰＪ２とを有する。
ここで、スリットＳＬの長さは、支持部ＳＢＭ１と支持部ＳＢＭ２との間の幅Ｌ１よりも長くなっている。言い換えれば、本実施の形態における治具ＪＧには、支持部ＳＢＭ１と支持部ＳＢＭ２とを分岐するスリットＳＬが形成され、このスリットの長さは、スリットＳＬと交差する方向における支持部ＳＢＭ１と支持部ＳＢＭ２との間の幅よりも大きくなっている。これにより、支持部ＳＢＭ１および支持部ＳＢＭ２のそれぞれは、容易に弾性変形可能な構造となる。
また、図１３に示すように、突起部ＰＪ１のサイズ（径）は、支持部ＳＢＭ１の幅Ｗ１よりも小さく、かつ、突起部ＰＪ２のサイズ（径）は、支持部ＳＢＭ２の幅Ｗ２よりも小さくなっている。そして、本実施の形態における治具ＪＧでは、サイズの小さな突起部ＰＪ１でダイパッドと接触可能となり、かつ、サイズの小さな突起部ＰＪ２でダイパッドと接触可能となる。このことから、本実施の形態における治具ＪＧによれば、接触するダイパッドＤＰに加える押圧力を大きくすることができる。さらに、本実施の形態における治具ＪＧでは、支持部ＳＢＭ１の幅Ｗ１は、支持部ＳＢＭ２の幅Ｗ２よりも小さくなっている。これにより、支持部ＳＢＭ１は、支持部ＳＢＭ２よりも撓みやすくなる。ただし、本実施の形態における治具ＪＧの構成は、これに限らず、例えば、支持部ＳＢＭ１の幅Ｗ１と、支持部ＳＢＭ２の幅Ｗ２とを等しく構成することもできる。この場合、支持部ＳＢＭ１からダイパッドに加える押圧力と、支持部ＳＢＭ２からダイパッドに加える押圧力とを均等にすることができる。
（Ｂ）治具を使用したダイパッドの固定
図１４は、図１３に示す本実施の形態における治具ＪＧを、ダイパッドＤＰのチップ搭載部ＴＡＢに押し当てる状態を示す図である。図１４に示すように、ワイヤボンディング工程において、実施の形態における治具ＪＧを２個使用する。具体的には、一方の治具ＪＧ１をチップ搭載部ＴＡＢの第３辺Ｓ３に沿って配置し、かつ、他方の治具ＪＧ２をチップ搭載部ＴＡＢの第４辺Ｓ４に沿って配置する。さらに、詳細には、治具ＪＧ１に着目すると、治具ＪＧ１の支持部ＳＢＭ１がチップ搭載部ＴＡＢの第２辺Ｓ２に近くなり、かつ、冶具ＪＧ１の支持部ＳＢＭ２がチップ搭載部ＴＡＢの第１辺Ｓ１に近くなるように、冶具ＪＧ１をチップ搭載部ＴＡＢ上に配置する。同様に、治具ＪＧ２に着目すると、治具ＪＧ２の支持部ＳＢＭ３がチップ搭載部ＴＡＢの第２辺Ｓ２に近くなり、かつ、冶具ＪＧ２の支持部ＳＢＭ４がチップ搭載部ＴＡＢの第１辺Ｓ１に近くなるように、冶具ＪＧ２をチップ搭載部ＴＡＢ上に配置する。このようにして、本実施の形態では、ダイパッドＤＰのチップ搭載部ＴＡＢの右側から治具ＪＧ１を押し当てるとともに、ダイパッドＤＰのチップ搭載部ＴＡＢの左側から治具ＪＧ２を押し当てる。これにより、図１４に示すように、平面視において、チップ搭載部ＴＡＢ上に搭載されている半導体チップＣＨＰを挟むように、冶具ＪＧ１と治具ＪＧ２によって、チップ搭載部ＴＡＢは固定されることになる。
図１５は、図１４のＡ−Ａ線で切断した断面図である。図１５に示すように、ステージＳＴ上に、ダイパッドＤＰが配置されており、このダイパッドＤＰの表面（上面）には、複数の溝ＤＩＴが形成されている。そして、例えば、図１５に示すように、互いに隣り合う溝ＤＩＴの間のダイパッドＤＰの表面には、微小の凹凸形状が形成されている。図１５において、複数の溝ＤＩＴが形成されたダイパッドＤＰの表面には、冶具ＪＧ１が接触している。具体的には、図１５に示すように、冶具ＪＧ１の支持部ＳＢＭ１に設けられた突起部ＰＪ１がダイパッドＤＰの表面に接触しているとともに、冶具ＪＧ１の支持部ＳＢＭ２に設けられた突起部ＰＪ２がダイパッドＤＰの表面に接触している。特に、本実施の形態では、第３辺Ｓ３の延在方向に沿った突起部ＰＪ１の幅（図１５の横幅）と突起部ＰＪ２の幅（図１５の横幅）は、複数の溝ＤＩＴのそれぞれの幅よりも小さく、かつ、平面視において、突起部ＰＪ１とダイパッドＤＰとの接触部分、および、突起部ＰＪ２とダイパッドＤＰとの接触部分のそれぞれは、複数の溝ＤＩＴと重ならないように配置されている。
このようにして、本実施の形態における治具ＪＧ１によれば、図１５に示すように、ダイパッドＤＰをステージＳＴ上にしっかり密着させることができる。言い換えれば、本実施の形態における治具ＪＧ１を使用することにより、「正傾斜」したダイパッドＤＰの「正傾斜」は解消されて、ダイパッドＤＰの裏面全面がステージＳＴ上に密着することになる。これにより、本実施の形態によれば、ダイパッドＤＰを治具ＪＧ１によって確実にステージＳＴ上に固定することができる。
（Ｃ）「正傾斜」したダイパッドを確実に固定するメカニズム
以下では、本実施の形態における治具ＪＧ１によれば、図１５に示すように、ダイパッドＤＰをステージＳＴ上に確実に固定できるメカニズム（動作）について説明する。
まず、図１６（ａ）に示すように、ステージＳＴ上に配置されている「正傾斜」したダイパッドＤＰに治具ＪＧ１を押し当てる。このとき、まず、図１６（ａ）に示すように、冶具ＪＧ１の支持部ＳＢＭ１に設けられた突起部ＰＪ１がダイパッドＤＰの表面に接触する。そして、冶具ＪＧ１をダイパッドＤＰに押し当てると、突起部ＰＪ１を介してダイパッドＤＰと接触している支持部ＳＢＭ１が弾性変形する（撓む）。この結果、図１６（ｂ）に示すように、冶具ＪＧ１の支持部ＳＢＭ２に設けられた突起部ＰＪ２もダイパッドＤＰの表面に接触することになる。その後、さらに、支持部ＳＢＭ１の突起部ＰＪ１と支持部ＳＢＭ２の突起部ＰＪ２とによって、ダイパッドＤＰの表面を押さえ付ける。このように、本実施の形態における治具ＪＧ１によれば、「正傾斜」したダイパッドＤＰを片当たりすることなく押さえ付けることができる。したがって、本実施の形態における治具ＪＧ１を使用することにより、ダイパッドＤＰの「正傾斜」を解消することができ、これによって、例えば、図１５に示すように、ダイパッドＤＰの裏面全面がステージＳＴ上に密着することになる。これにより、本実施の形態によれば、ダイパッドＤＰを治具ＪＧ１によって確実にステージＳＴ上に固定することができる。
（Ｄ）ダイパッドの固定工程（まとめ）
以上のようにして、本実施の形態におけるダイパッドＤＰの固定工程は、以下に示すように構成されていることになる。すなわち、本実施の形態におけるダイパッドＤＰの固定工程は、まず、表面を有するステージＳＴと、支持部ＳＢＭ１および支持部ＳＢＭ２を有する治具ＪＧ１とを準備する工程（Ｓ１工程）と、Ｓ１工程の後、ダイパッドＤＰの裏面がステージＳＴの表面と対向するように、リードフレームＬＦをステージＳＴ上に配置する工程（Ｓ２工程）とを有する。そして、本実施の形態におけるダイパッドＤＰの固定工程は、Ｓ２工程の後、治具ＪＧ１をダイパッドＤＰの表面に押し当てる工程（Ｓ３工程）を有する。このとき、Ｓ３工程は、さらに、治具ＪＧ１の支持部ＳＢＭ１に設けられた突起部ＰＪ１をダイパッドＤＰの表面における第１部分に接触させる工程（Ｓ３１工程）と、Ｓ３１工程の後、治具ＪＧ１の支持部ＳＢＭ２に設けられた突起部ＰＪ２を、ダイパッドの表面において第１部分よりも吊りリードＨＬの近くに位置する第２部分に接触させる工程（Ｓ３２工程）とを含むことになる。
特に、本実施の形態では、例えば、図１４に示すように、ダイパッドＤＰのチップ搭載部ＴＡＢを治具ＪＧ１とともに冶具ＪＧ２でも押さえ付けている。このことから、本実施の形態におけるダイパッドＤＰの固定工程は、さらに、以下に示す構成要件も備えることもできる。すなわち、Ｓ１工程では、支持部ＳＢＭ３および支持部ＳＢＭ４を有する治具ＪＧ２を準備し、Ｓ３工程は、Ｓ２工程の後、さらに、治具ＪＧ２をダイパッドＤＰの表面に押し当てる工程を含む。このとき、治具ＪＧ２をダイパッドＤＰの表面に押し当てる工程は、治具ＪＧ２の支持部ＳＢＭ３に設けられた突起部（第３突起部）をダイパッドＤＰの表面における第３部分に接触させる工程（Ｓ３３工程）を含む。さらに、治具ＪＧ２をダイパッドＤＰの表面に押し当てる工程は、Ｓ３３工程の後、治具ＪＧ２の支持部ＳＢＭ４に設けられた突起部（第４突起部）を、ダイパッドＤＰの表面において第３部分よりも吊りリードＨＬの近くに位置する第４部分に接触させる工程（Ｓ３４工程）を含む。
（Ｅ）実施の形態におけるダイパッドの固定工程の利点
以上のように構成されている本実施の形態におけるダイパッドＤＰの固定工程によれば、以下に示す利点を得ることができる。
まず、本実施の形態における第１特徴点は、例えば、図１３および図１４に示すように、本体から互いに分岐した弾性変形可能な支持部ＳＢＭ１と支持部ＳＢＭ２とを有する治具ＪＧ（ＪＧ１、ＪＧ２）を使用して、ダイパッドＤＰを押さえ付けている点にある。これにより、図１６（ａ）および図１６（ｂ）に示すように、「正傾斜」したダイパッドＤＰを支持部ＳＢＭ１と支持部ＳＢＭ２の両方で押さえ付けることができる。このことは、本実施の形態によれば、「正傾斜」したダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）で押さえ付ける際、片当たりを防止できることを意味している。この結果、本実施の形態によれば、「正傾斜」したダイパッドＤＰであっても、例えば、図１５に示すように、ダイパッドＤＰの裏面全面をステージＳＴ上に密着させることが可能となり、これによって、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定することができる。
特に、例えば、図１６（ａ）および図１６（ｂ）に示すように、「正傾斜」したダイパッドＤＰを支持部ＳＢＭ１と支持部ＳＢＭ２の両方で押さえ付けることを容易にする観点からは、支持部ＳＢＭ１を支持部ＳＢＭ２よりも弾性変形しやすいように構成することが望ましい。なぜなら、図１６（ａ）に示すように、まず、「正傾斜」したダイパッドＤＰと接触するのは、ダイパッドＤＰの先端部に近い位置に配置される支持部ＳＢＭ１であり、この支持部ＳＢＭ１が撓む（弾性変形する）ことにより、図１６（ｂ）に示すように、支持部ＳＢＭ２もダイパッドＤＰと接触するようになるからである。したがって、例えば、本実施の形態における治具ＪＧ（ＪＧ１、ＪＧ２）では、図１３に示すように、支持部ＳＢＭ１の幅Ｗ１を支持部ＳＢＭ２の幅Ｗ２よりも小さくしている。これにより、支持部ＳＢＭ１は、支持部ＳＢＭ２よりも撓みやすくなる結果、本実施の形態によれば、「正傾斜」したダイパッドＤＰを支持部ＳＢＭ１と支持部ＳＢＭ２の両方で押さえ付けることが容易になる。このことから、本実施の形態によれば、「正傾斜」したダイパッドＤＰであっても、ダイパッドＤＰの裏面全面をステージＳＴ上に密着させることが可能となり、これによって、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定できることになる。
続いて、本実施の形態における第２特徴点は、例えば、図１３に示すように、本体から互いに分岐した支持部ＳＢＭ１と支持部ＳＢＭ２のそれぞれにおいて、支持部ＳＢＭ１の先端に突起部ＰＪ１を設け、かつ、支持部ＳＢＭ２の先端に突起部ＰＪ２を設けている点にある。これにより、「正傾斜」したダイパッドＤＰの表面に対して、突起部ＰＪ１および突起部ＰＪ２が接触することになる。
特に、本実施の形態において、図１３に示すように、突起部ＰＪ１のサイズ（径）は、支持部ＳＢＭ１の幅Ｗ１よりも小さく、かつ、突起部ＰＪ２のサイズ（径）は、支持部ＳＢＭ２の幅Ｗ２よりも小さくなっている。そして、本実施の形態における治具ＪＧ（ＪＧ１、ＪＧ２）では、サイズの小さな突起部ＰＪ１でダイパッドと接触可能となり、かつ、サイズの小さな突起部ＰＪ２でダイパッドと接触可能となる。このことから、本実施の形態における治具ＪＧ（ＪＧ１、ＪＧ２）によれば、接触するダイパッドＤＰに加える押圧力を大きくすることができる。ここで、本実施の形態におけるリードフレームＬＦでは、例えば、図４に示すように、ｘ方向に並んで配置されている３つの単位構造体ＵＳＴのそれぞれに形成されている先端部ＰＵが互いに接続されている。このため、複数の単位構造体ＵＳＴを含むリードフレームＬＦの剛性は高くなっている。この点に関し、本実施の形態における第２特徴点によれば、ダイパッドＤＰに加える押圧力を大きくすることができる結果、剛性の高いリードフレームＬＦにおいても、ダイパッドＤＰの「正傾斜」を解消するように、リードフレームＬＦを変形させることができる。さらに、本実施の形態において、例えば、図１５に示すように、突起部ＰＪ１の幅（図１５の横幅）と突起部ＰＪ２の幅（図１５の横幅）は、互いに隣り合う溝ＤＩＴの間の距離よりも小さく、かつ、平面視において、突起部ＰＪ１とダイパッドＤＰとの接触部分、および、突起部ＰＪ２とダイパッドＤＰとの接触部分のそれぞれは、複数の溝ＤＩＴと重ならないように配置されている。これにより、本実施の形態によれば、図１５に示すように、ダイパッドＤＰをステージＳＴ上にしっかり密着させることができる。つまり、本実施の形態によれば、ダイパッドＤＰの「正傾斜」が解消されて、ダイパッドＤＰの裏面全面がステージＳＴ上に密着することになる。これにより、本実施の形態によれば、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定することができる。特に、本実施の形態における第１特徴点と第２特徴点との相乗効果によって、「正傾斜」したダイパッドＤＰを含む剛性の高いリードフレームＬＦであっても、ダイパッドＤＰの裏面全面をステージＳＴ上に密着させることが容易となり、これによって、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定できることになる。
（Ｆ）ワイヤボンディング工程の詳細（ソースワイヤ）
以上のようにして、本実施の形態では、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定した後、アルミニウムワイヤ（導電性部材）を介して、半導体チップＣＨＰとリード（ソースリードＳＬ）とを電気的に接続する。すなわち、本実施の形態では、治具ＪＧ（ＪＧ１、ＪＧ２）をダイパッドＤＰの表面に押し当てた状態で、アルミニウムワイヤ（導電性部材）を半導体チップＣＨＰに接続する。
具体的に、図１７（ａ）〜図１７（ｅ）は、本実施の形態におけるワイヤボンディング工程の詳細を説明する図である。まず、図１７（ａ）に示すように、ステージＳＴ上に配置されたダイパッドＤＰの表面には、半導体チップＣＨＰが搭載されている。そして、ウェッジツールＷＴとワイヤガイドＷＧとワイヤカッタＷＣとを備えるボンディングツールから引き出されているアルミニウムワイヤ（ソースワイヤＳＷ）を半導体チップＣＨＰのソースパッド上の第１接合部Ａ１で接合する。このとき、例えば、半導体チップＣＨＰとアルミニウムワイヤ（ソースワイヤＳＷ）との接触部分に超音波が印加される。つまり、本実施の形態では、半導体チップＣＨＰとアルミニウムワイヤ（ソースワイヤＳＷ）との接触部分に超音波を印加しながら、ボンディングツールから引き出されているアルミニウムワイヤ（ソースワイヤＳＷ）を半導体チップＣＨＰのソースパッド上の第１接合部Ａ１に接合する。その後、図１７（ｂ）に示すように、ボンディングツールを移動させて、半導体チップＣＨＰとアルミニウムワイヤ（ソースワイヤＳＷ）との接触部分に超音波を印加しながら、ボンディングツールから引き出されているアルミニウムワイヤ（ソースワイヤＳＷ）を半導体チップＣＨＰのソースパッド上の第２接合部Ａ２に接合する。続いて、図１７（ｃ）に示すように、ボンディングツールをソースリードＳＬ（リードＬＤ）上に移動させて、半導体チップＣＨＰとアルミニウムワイヤ（ソースワイヤＳＷ）との接触部分に超音波を印加しながら、ボンディングツールから引き出されているアルミニウムワイヤ（ソースワイヤＳＷ）をソースリードＳＬに接合する。これにより、半導体チップＣＨＰ上のソースパッドとソースリードＳＬとがアルミニウムワイヤ（ソースワイヤＳＷ）で接続されることになる。次に、図１７（ｄ）に示すように、ワイヤカッタＷＣによって、アルミニウムワイヤを切断した後、図１７（ｅ）に示すように、ボンディングツールをステージＳＴから遠ざけるように移動させる。このようにして、本実施の形態におけるワイヤボンディング工程を実施することができる。
本実施の形態によれば、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定した状態で、ソースワイヤＳＷ（アルミニウムワイヤ）を介して、半導体チップＣＨＰとソースリードＳＬ（リードＬＤ）とを電気的に接続している。これにより、本実施の形態によれば、半導体チップＣＨＰ（ソースパッド）とソースワイヤＳＷ（アルミニウムワイヤ）との接続信頼性を向上することができる。つまり、本実施の形態によれば、ソースワイヤＳＷ（アルミニウムワイヤ）のワイヤ剥がれに代表される接合不良を抑制することができる。なぜなら、本実施の形態におけるワイヤボンディング工程では、冶具ＪＧ（ＪＧ１、ＪＧ２）を使用してダイパッドＤＰを固定しているため、ダイパッドＤＰの「正傾斜」を解消するように、ダイパッドＤＰの裏面全面をステージＳＴ上に密着させることが可能となり、これによって、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定できるからである。すなわち、本実施の形態によれば、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定できる結果、例えば、ボンディングツールを半導体チップＣＨＰに接触させる際においても、ダイパッドＤＰのがたつきを抑制できるため、半導体チップＣＨＰ（ソースパッド）とソースワイヤＳＷ（アルミニウムワイヤ）との接続信頼性を向上することができる。さらには、例えば、ワイヤボンディング工程において超音波を使用する場合には、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定できる結果、超音波の分散（拡散）が抑制される効果を得ることができ、この観点からも、半導体チップＣＨＰ（ソースパッド）とソースワイヤＳＷ（アルミニウムワイヤ）との接続信頼性を向上することができる。つまり、ワイヤボンディング工程で超音波を使用する場合には、特に、ダイパッドＤＰのがたつきを抑制できる点と、超音波の分散（拡散）が抑制される点との相乗効果によって、半導体チップＣＨＰ（ソースパッド）とソースワイヤＳＷ（アルミニウムワイヤ）との接合不良を低減することができる。
（Ｇ）実施の形態におけるワイヤボンディング工程のさらなる利点
次に、本実施の形態におけるワイヤボンディング工程のさらなる利点について説明する。図１８は、ソースワイヤＳＷ（アルミニウムワイヤ）を介して、半導体チップＣＨＰとソースリードＳＬとを電気的に接続する状態を示す模式図である。図１８においては、半導体チップＣＨＰ上のソースパッドＳＰとソースワイヤＳＷとの第１接合部Ａ１と、半導体チップＣＨＰ上のソースパッドＳＰとソースワイヤＳＷとの第２接合部Ａ２とが示されている。また、図１８においては、チップ搭載部ＴＡＢを固定している治具（ＪＧ１）および治具（ＪＧ２）は示されていないが、治具（ＪＧ１）の支持部（ＳＢＭ１）に設けられた突起部（ＰＪ１）とチップ搭載部ＴＡＢとの接触部分である第１部分Ｂ１と、治具（ＪＧ１）の支持部（ＳＢＭ２）に設けられた突起部（ＰＪ２）とチップ搭載部ＴＡＢとの接触部分である第２部分Ｂ２とが示されている。同様に、治具（ＪＧ２）の支持部（ＳＢＭ３）に設けられた突起部（第３突起部）とチップ搭載部ＴＡＢとの接触部分である第３部分Ｂ３と、治具（ＪＧ２）の支持部（ＳＢＭ４）に設けられた突起部（第４突起部）とチップ搭載部ＴＡＢとの接触部分である第４部分Ｂ４とが示されている。
ここで、本実施の形態における第３特徴点は、例えば、図１８に示すように、チップ搭載部ＴＡＢの表面おける第１部分Ｂ１と、チップ搭載部ＴＡＢの表面における第２部分Ｂ２とは、ともに、ダイパッドＤＰの先端部ＰＵではなく、ダイパッドＤＰのチップ搭載部ＴＡＢの第２辺Ｓ２よりも第３辺Ｓ３に近い位置に存在する点にある。特に、本実施の形態において、第１部分Ｂ１と第２部分Ｂ２とは、第３辺Ｓ３に沿う位置に存在する。これにより、本実施の形態によれば、先端部ＰＵに第１部分Ｂ１および第２部分Ｂ２が存在する場合に比べて、第１部分Ｂ１および第２部分Ｂ２を半導体チップＣＨＰに近づけることができる。これは、本実施の形態によれば、第１部分Ｂ１および第２部分Ｂ２を第１接合部Ａ１および第２接合部Ａ２に近づけることができることを意味する。このことは、冶具（ＪＧ１、ＪＧ２）によるチップ搭載部ＴＡＢの固定点が、半導体チップＣＨＰとソースワイヤＳＷとの接触部分に近づくことを意味し、これによって、ボンディングツールを半導体チップＣＨＰに接触させる際においても、ダイパッドＤＰのがたつきを効果的に抑制できる。このことから、本実施の形態における第３特徴点によれば、半導体チップＣＨＰ（ソースパッドＳＰ）とソースワイヤＳＷ（アルミニウムワイヤ）との接続信頼性をさらに向上することができる。
続いて、本実施の形態においては、例えば、図１８に示すように、半導体チップＣＨＰ（ソースパッドＳＰ）とソースワイヤＳＷ（導電性部材）とは、互いに異なる第１接合部Ａ１と第２接合部Ａ２とによって接合されることを前提とする。この前提のもと、本実施の形態における第４特徴点は、例えば、図１８に示すように、第１接合部Ａ１が、平面視において、前記第１部分Ｂ１と前記第３部分Ｂ３とを繋ぐ第１仮想線ＶＬ１上に位置し、かつ、第２接合部Ａ２が、平面視において、第２部分Ｂ２と第４部分Ｂ４とを繋ぐ第２仮想線ＶＬ２上に位置する点にある。これにより、本実施の形態における第４特徴点によれば、ボンディングツールを半導体チップＣＨＰに接触させる際においても、ダイパッドＤＰのがたつきを効果的に抑制できる。このことから、本実施の形態における第４特徴点によれば、半導体チップＣＨＰ（ソースパッドＳＰ）とソースワイヤＳＷ（アルミニウムワイヤ）との接続信頼性をさらに向上することができる。
＜＜＜変形例＞＞＞
本実施の形態では、例えば、図１８に示すように、半導体チップＣＨＰ上のソースパッドＳＰとソースワイヤＳＷとを２箇所の接合部（第１接合部Ａ１と第２接合部Ａ２）で接続する例について説明した。ただし、本実施の形態における技術的思想は、これに限らず、例えば、図１９に示すように、半導体チップＣＨＰ上のソースパッドＳＰとソースワイヤＳＷとを１箇所の接合部（第１接合部Ａ１）で接続する例にも適用できる。
図１９は、本変形例において、ソースワイヤＳＷ（アルミニウムワイヤ）を介して、半導体チップＣＨＰとソースリードＳＬとを電気的に接続する状態を示す模式図である。図１９において、例えば、接合部（第１接合部Ａ１）は、平面視において、第１部分Ｂ１と第３部分Ｂ３とを繋ぐ第１仮想線ＶＬ１と、第２部分Ｂ２と第４部分Ｂ４とを繋ぐ第２仮想線ＶＬ２上との間の領域内に位置する。この場合も、ボンディングツールを半導体チップＣＨＰに接触させる際、ダイパッドＤＰのがたつきを効果的に抑制できる。このことから、本変形例においても、半導体チップＣＨＰ（ソースパッドＳＰ）とソースワイヤＳＷ（アルミニウムワイヤ）との接続信頼性を向上することができる。
（Ｈ）ワイヤボンディング工程（ゲートワイヤ）
上述したように、本実施の形態では、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定した後、アルミニウムワイヤ（導電性部材）を介して、半導体チップＣＨＰとリード（ソースリードＳＬ）とを電気的に接続する。その後、本実施の形態では、ダイパッドＤＰを治具ＪＧ（ＪＧ１、ＪＧ２）によって確実にステージＳＴ上に固定した状態を維持しながら、図２０（ａ）および図２０（ｂ）に示すように、アルミニウムワイヤ（導電性部材）からなるゲートワイヤＧＷを介して、半導体チップＣＨＰとゲートリードＧＬとを電気的に接続する。このとき、ゲートワイヤＧＷの径は、ソースワイヤＳＷの径よりも細くなっている。これは、ゲートワイヤＧＷには、ソースワイヤＳＷに流れる程の大電流が流れることはないことを考慮したものである。以上のようにして、本実施の形態におけるワイヤボンディング工程が実施されることになる。
＜＜＜変形例＞＞＞
なお、本実施の形態におけるワイヤボンディング工程では、ソースワイヤＳＷを半導体チップＣＨＰのソースパッドＳＰに接続した後、ゲートワイヤＧＷを半導体チップＣＨＰのゲートパッドＧＰに接続する例について説明した。ただし、本実施の形態における技術的思想は、これに限らず、例えば、ゲートワイヤＧＷを半導体チップＣＨＰのゲートパッドＧＰに接続した後、ソースワイヤＳＷを半導体チップＣＨＰのソースパッドＳＰに接続する例にも適用することができる。
４．モールド工程（封止工程）
次に、図２１（ａ）および図２１（ｂ）に示すように、半導体チップＣＨＰを樹脂からなる封止体ＭＲで封止する。ここで、封止体ＭＲによって、チップ搭載部ＴＡＢ、ソースワイヤＳＷ、ゲートワイヤＧＷ、複数のリードＬＤのそれぞれの一部分も封止される。このとき、例えば、図２０に示すように、チップ搭載部ＴＡＢには、複数の溝ＤＩＴが形成されているため、この複数の溝ＤＩＴに起因するアンカー効果によって、チップ搭載部ＴＡＢと封止体ＭＲとの密着強度を向上することができる。
ソースワイヤＳＷおよびゲートワイヤＧＷには、モールド工程における樹脂の注入圧力が加わることになるが、本実施の形態では、ワイヤボンディング工程に上述した工夫を施しているため、ソースワイヤＳＷとソースパッドＳＰとの接合強度、および、ゲートワイヤＧＷとゲートパッドＧＰとの接合強度が向上しているため、ワイヤ剥がれが生じるポテンシャルを低減することができる。この結果、本実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上することができるとともに、半導体装置の製造歩留りも向上できるという顕著な効果を得ることができる。
５．外装メッキ工程
その後、図２２に示すように、封止体ＭＲから露出する複数のリードＬＤのそれぞれの一部分の表面に導体膜であるメッキ膜ＰＦを形成する。
６．マーキング工程
続いて、図示はしないが、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を使用できる。
７．個片化工程
その後、図２３に示すように、リードＬＤを切断することにより、リードフレームＬＦから個片化された複数の半導体装置ＰＫＧを取得することができる。そして、例えば、電気的特性検査や外観検査などのテスト工程を実施した後、良品と判定された半導体装置ＰＫＧが梱包されて出荷される。以上のようにして、本実施の形態における半導体装置ＰＫＧを製造することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
特に、前記実施の形態で説明した技術的思想の要旨を逸脱しない範囲内において、前記実施の形態の中で説明した変形例同士を組み合わせることもできる。
前記実施の形態における治具に具現化されている技術的思想は、特に、「正傾斜」したダイパッドをステージに確実に固定する観点から有効な技術的思想である。ただし、前記実施の形態における技術的思想が具現化された治具は、「正傾斜」したダイパッドをステージに確実に固定するために使用できるだけでなく、「正傾斜」していないダイパッドをステージに確実に固定するためにも使用することができる。つまり、前記実施の形態における技術的思想が具現化された治具の適用範囲は、「正傾斜」したダイパッドをステージに確実に固定する場合に限定されるものではなく、「正傾斜」していないダイパッドをステージに確実に固定する場合などにおいても幅広く適用することができる。
このことから、前記実施の形態における技術的思想を具現化した治具は、幅広い汎用性を有している点で、有用性が高いということができる。つまり、冶具に具現化されている前記実施の形態における技術的思想は、「正傾斜」したダイパッドをステージに確実に固定できることを通じてワイヤボンディング工程の信頼性向上に寄与する点だけでなく、汎用性に優れた治具を提供できる点でも優れた技術的思想であるということができる。
前記実施の形態は、以下の形態を含む。
（付記）
ステージ上に配置されたダイパッドを固定する治具であって、
前記治具は、
弾性変形可能な第１支持部分と、
前記第１支持部分とはスリットにより分岐され、かつ、弾性変形可能な第２支持部分と、
前記第１支持部分に設けられ、かつ、前記ダイパッドと接触可能な第１凸部と、
前記第２支持部分に設けられ、かつ、前記ダイパッドと接触可能な第２凸部と、
を有し、
前記スリットの長さは、前記第１支持部分と前記第２支持部分との間の幅よりも長い、治具。
Ａ１ 第１接合部
Ａ２ 第２接合部
Ａ３ 第３接合部
Ａ４ 第４接合部
ＢＥ 裏面電極
Ｂ１ 第１部分
Ｂ２ 第２部分
Ｂ３ 第３部分
Ｂ４ 第４部分
ＣＨＰ 半導体チップ
ＣＶＲ カバー
ＤＩＴ 溝
ＤＰ ダイパッド
ＧＰ ゲートパッド（第２主面電極）
ＧＷ ゲートワイヤ（導電性部材）
ＨＬ 吊りリード
ＪＧ 冶具（クランパ）
ＪＧ１ 冶具（クランパ）
ＪＧ２ 冶具（クランパ）
ＬＤ リード
ＬＦ リードフレーム
Ｌ１ 幅
ＰＪ１ 突起部（第１凸部）
ＰＪ２ 突起部（第２凸部）
ＰＵ 先端部
ＳＢＭ１ 支持部（第１支持部分）
ＳＢＭ２ 支持部（第２支持部分）
ＳＢＭ３ 支持部（第３支持部分）
ＳＢＭ４ 支持部（第４支持部分）
ＳＬ スリット
ＳＰ ソースパッド（第１主面電極）
ＳＴ ステージ
ＳＷ ソースワイヤ（導電性部材）
Ｓ１ 第１辺
Ｓ２ 第２辺
Ｓ３ 第３辺
Ｓ４ 第４辺
ＴＡＢ チップ搭載部
ＵＳＴ 単位構造体
ＶＬ１ 第１仮想線
ＶＬ２ 第２仮想線
Ｗ１ 幅（第１幅）
Ｗ２ 幅（第２幅）

Claims (20)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）リードと、ダイパッドと、前記ダイパッドと繋がれ、かつ、前記ダイパッドの厚さ方向に沿って折り曲げられた吊りリードと、を有するリードフレームを準備する工程；
    （ｂ）前記（ａ）工程の後、前記ダイパッドの第１面に半導体チップを搭載する工程；
    （ｃ）前記（ｂ）工程の後、導電性部材を介して、前記半導体チップと前記リードとを電気的に接続する工程；
    ここで、
    前記（ｃ）工程は、さらに、
    （ｃ１）表面を有するステージと、第１支持部分および第２支持部分を有する第１治具と、を準備する工程；
    （ｃ２）前記（ｃ１）工程の後、前記第１面とは反対側の前記ダイパッドの第２面が前記ステージの前記表面と対向するように、前記リードフレームを前記ステージ上に配置する工程；
    （ｃ３）前記（ｃ２）工程の後、前記第１治具を前記ダイパッドの前記第１面に押し当てる工程；
    （ｃ４）前記（ｃ３）工程の後、前記第１治具を前記ダイパッドの前記第１面に押し当てた状態で、前記導電性部材を前記半導体チップに接続する工程；
    を有し、
    前記（ｃ３）工程は、さらに、
    （ｃ３１）前記第１治具の前記第１支持部分に設けられた第１凸部を前記ダイパッドの前記第１面における第１部分に接触させる工程；
    （ｃ３２）前記（ｃ３１）工程の後、前記第１治具の前記第２支持部分に設けられた第２凸部を、前記ダイパッドの前記第１面において前記第１部分よりも前記吊りリードの近くに位置する第２部分に接触させる工程；
    を含む。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程で準備される前記リードフレームの前記ダイパッドは、
    前記第１部分および前記第２部分を含み、かつ、前記（ｂ）工程においてその上に前記半導体チップが搭載されるチップ搭載部と、
    前記チップ搭載部よりも前記吊りリードから遠くに位置し、かつ、前記チップ搭載部と一体的に形成された先端部と、
    を有し、
    前記（ｂ）工程では、前記第１治具とは異なるダイボンディング用治具を前記ダイパッドの前記先端部に押し当てることにより前記ダイパッドの前記第２面を前記ステージに接触させた状態で、前記ダイパッドの前記チップ搭載部における前記第１面上に前記半導体チップを搭載する、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ１）工程では、第３支持部分および第４支持部分を有する第２治具を準備し、
    前記（ｃ３）工程は、前記（ｃ２）工程の後、さらに、前記第２治具を前記ダイパッドの前記第１面に押し当てる工程を含み、
    前記第２治具を前記ダイパッドの前記第１面に押し当てる工程は、
    （ｃ３３）前記第２治具の前記第３支持部分に設けられた第３凸部を前記ダイパッドの前記第１面における第３部分に接触させる工程；
    （ｃ３４）前記（ｃ３３）工程の後、前記第２治具の前記第４支持部分に設けられた第４凸部を、前記ダイパッドの前記第１面において前記第３部分よりも前記吊りリードの近くに位置する第４部分に接触させる工程；
    を含み、
    前記（ｃ４）工程では、前記（ｃ３）工程の後、さらに、前記第２治具を前記ダイパッドの前記第１面に押し当てた状態で、前記導電性部材を前記半導体チップに接続する、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記導電性部材は、前記半導体チップの第１接合部と、前記第１接合部とは異なる前記半導体チップの第２接合部に接合され、
    前記第１接合部は、平面視において、前記第１部分と前記第３部分とを繋ぐ第１仮想線上に位置し、
    前記第２接合部は、平面視において、前記第２部分と前記第４部分とを繋ぐ第２仮想線上に位置する、半導体装置の製造方法。
  5. 請求項３に記載の半導体装置の製造方法において、
    前記導電性部材は、前記半導体チップの接合部に接合され、
    前記接合部は、平面視において、前記第１部分と前記第３部分とを繋ぐ第１仮想線と、前記第２部分と前記第４部分とを繋ぐ第２仮想線上との間の領域内に位置する、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記ダイパッドは、
    前記吊りリードと接続される第１辺と、
    前記第１辺と並行する第２辺と、
    前記第１辺および前記第２辺と交差する第３辺と、
    を有し、
    前記ダイパッドの前記第１面における前記第１部分と、前記ダイパッドの前記第１面における前記第２部分とは、ともに、前記第２辺よりも前記第３辺に近い位置に存在する、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第１部分と前記第２部分とは、前記第３辺に沿う位置に存在する、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程で準備される前記リードフレームには、前記リードと、先端部を有する前記ダイパッドと、前記吊りリードとを含む単位構造体が複数形成され、
    複数の前記単位構造体のうちの一部は、前記吊りリードの延在方向と交差する第１方向に並んで配置され、
    複数の前記単位構造体のうち、前記第１方向に並んで配置されている単位構造体のそれぞれに含まれる前記ダイパッドの前記先端部は、互いに接続されている、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記半導体チップと前記導電性部材との接触部分に超音波を印加する、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ１）工程で準備される前記第１治具には、前記第１支持部分と前記第２支持部分とを分岐するスリットが形成され、
    前記スリットの長さは、前記スリットと交差する方向における前記第１支持部分と前記第２支持部分との間の幅よりも大きい、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記スリットと交差する方向における前記第１支持部分の第１幅は、前記スリットと交差する方向における前記第２支持部分の第２幅よりも小さい、半導体装置の製造方法。
  12. 請求項１０に記載の半導体装置の製造方法において、
    前記スリットと交差する方向における前記第１支持部分の第１幅は、前記スリットと交差する方向における前記第２支持部分の第２幅と等しい、半導体装置の製造方法。
  13. 請求項８に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１方向に並んで配置されている複数の前記単位構造体のうち、前記半導体チップを搭載する対象となっている第１単位構造体以外の単位構造体をカバーで覆った状態で、前記第１単位構造体の前記ダイパッド上に前記半導体チップを搭載する、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１単位構造体の前記ダイパッドに含まれる先端部に、ダイボンディング用治具を押し当てる、半導体装置の製造方法。
  15. 請求項１に記載の半導体装置の製造方法において、
    前記半導体装置の製造方法は、さらに、前記（ｃ）工程の後、前記半導体チップおよび前記導電性部材を封止する工程を有し、
    前記（ａ）工程で準備される前記リードフレームの前記ダイパッドは、
    前記吊りリードと接続される第１辺と、
    前記第１辺と並行する第２辺と、
    前記第１辺および前記第２辺と交差する第３辺と、
    を有し、
    前記ダイパッドは、前記第３辺に沿って配置された複数の溝を有する、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記第３辺の延在方向に沿った前記第１凸部の幅と前記第２凸部の幅は、前記複数の溝のうちの互いに隣り合う溝の間の距離よりも小さく、
    平面視において、前記第１部分および前記第２部分のそれぞれは、前記複数の溝と重ならない、半導体装置の製造方法。
  17. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップには、パワートランジスタが形成されている、半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記半導体チップは、
    主面と、
    前記主面とは反対側の裏面と、
    を有し、
    前記半導体チップの前記主面には、
    第１主面電極と、
    前記第１主面電極よりも外形サイズの小さな第２主面電極と、
    が形成され、
    前記半導体チップの前記裏面には、裏面電極が形成されている、半導体装置の製造方法。
  19. 請求項１に記載の半導体装置の製造方法において、
    前記導電性部材は、ワイヤ、あるいは、リボンである、半導体装置の製造方法。
  20. 請求項１に記載の半導体装置の製造方法において、
    前記導電性部材は、アルミニウムを主成分とする、半導体装置の製造方法。
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JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2013187441A (ja) * 2012-03-09 2013-09-19 Renesas Electronics Corp 半導体装置の製造方法
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WO2014045435A1 (ja) * 2012-09-24 2014-03-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

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