JP7322054B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP7322054B2
JP7322054B2 JP2020550411A JP2020550411A JP7322054B2 JP 7322054 B2 JP7322054 B2 JP 7322054B2 JP 2020550411 A JP2020550411 A JP 2020550411A JP 2020550411 A JP2020550411 A JP 2020550411A JP 7322054 B2 JP7322054 B2 JP 7322054B2
Authority
JP
Japan
Prior art keywords
main surface
semiconductor device
connection member
conductor
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020550411A
Other languages
English (en)
Other versions
JPWO2020075549A1 (ja
Inventor
和則 富士
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2020075549A1 publication Critical patent/JPWO2020075549A1/ja
Priority to JP2023122060A priority Critical patent/JP2023139229A/ja
Application granted granted Critical
Publication of JP7322054B2 publication Critical patent/JP7322054B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/35—Manufacturing methods
    • H01L2224/352—Mechanical processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40491—Connecting portions connected to auxiliary connecting means on the bonding areas being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8484—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9221—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/35—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/77—Apparatus for connecting with strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本開示は、半導体装置およびその製造方法に関する。
従来、半導体素子を導電体に接合する際の接合材として、使い勝手の良さなどから鉛はんだが用いられていた。しかしながら、人体保護および環境負荷軽減の観点から、鉛を用いない接合材に置き換えられつつある。たとえば、特許文献１には、接合材として焼結金属を用いた半導体装置が開示されている。特許文献１に記載の半導体装置は、ダイ、リードフレーム、クリップおよび焼結銀を備えている。ダイは、リードフレームに搭載されている。リードフレームは、互いに離間する第１部および第２部を含んでいる。ダイは、リードフレームの第１部に接合されている。クリップは、板状の導電体である。クリップは、ダイとリードフレームの第２部とを導通する接続部材である。クリップは、ダイに接合された第１の接合部と、リードフレームの第２部に接合された第２の接合部と、これらの接合部を繋ぐ連絡部分とを含んでいる。
特表２０１８－５０４７８８号公報
従来の半導体装置において、クリップとダイとを接合する際、クリップとダイとの間に形成された焼結用金属材料（焼結可能な銀膜）を焼結処理することで、焼結用金属材料が焼結金属（焼結銀）になり、クリップとダイとが接合される。この焼結処理においては、クリップを加圧部材で押し付けることで、この押圧力によって焼結用金属材料を加圧する。そして、加圧した状態で、焼結用金属材料の加熱処理を行う。従来の半導体装置においては、連絡部の下方が空洞であるため、このような焼結処理における加圧時の上記押圧力によって、クリップの連絡部が折れ曲がる場合がある。このような変形は、クリップの強度低下や導電性の低下、意図せぬ接触などの原因となる。
本開示は、上記課題に鑑みて考え出されたものであり、その目的は、焼結処理時の加圧による接続部材の変形を抑制することができる半導体装置およびその製造方法を提供することにある。
本開示の第１の側面によって提供される半導体装置は、第１方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、前記素子裏面に対向しており、前記裏面電極が導通接合された第１導電体と、前記第１導電体と離間して配置されており、前記主面電極に導通する第２導電体と、前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第２導電体とを接続する接続部材と、を備えており、前記接続部材は、前記接続部材主面から前記第１方向に突き出た第１の突起を含み、かつ、第１接合層を介して前記主面電極に接合されており、前記第１の突起は、前記第１方向に見て、前記主面電極に重なる。
本開示の第２の側面によって提供される半導体装置の製造方法は、第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、互いに離間して配置された第１導電体および第２導電体と、前記第１方向の一方を向く接続部材主面を有し、かつ、前記接続部材主面から前記第１方向に突き出た第１の突起を含む接続部材と、を備え、前記接続部材を準備する接続部材準備工程と、前記半導体素子を、前記第１導電体に搭載するマウント工程と、前記素子主面の上に焼結用金属材料を形成する焼結用金属材料形成工程と、前記接続部材主面を前記素子主面と同じ方向を向く姿勢であり、かつ、前記第１方向に見て、前記焼結用金属材料と前記第１の突起とが重なるように、前記接続部材の一部を前記焼結用金属材料の上に載置する接続工程と、前記第１の突起が形成された側から前記接続部材を加圧部材によって加圧し、かつ、加熱することで、前記焼結用金属材料を焼結金属にする加圧加熱工程と、を有する。
本開示の半導体装置およびその製造方法によれば、焼結処理時の加圧による接続部材の変形を抑制することができる。
第１実施形態にかかる半導体装置を示す斜視図である。 図１に示す斜視図において封止樹脂を省略したものである。 第１実施形態にかかる半導体装置を示す平面図である。 図３に示す平面図において、封止樹脂を省略したものである。 図４の一部を拡大した部分拡大図である。 第１実施形態にかかる半導体装置を示す正面図である。 第１実施形態にかかる半導体装置を示す底面図である。 第１実施形態にかかる半導体装置を示す左側面図である。 第１実施形態にかかる半導体装置を示す右側面図である。 図４のＸ－Ｘ線に沿う断面図である。 図２の一部を拡大した要部拡大図である。 図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１２の一部を拡大した部分拡大図である。 図１２の一部を拡大した部分拡大図である。 第１実施形態にかかる半導体装置の製造方法の一工程（リード準備工程）を示す図である。 第１実施形態にかかる半導体装置の製造方法の一工程（加圧加熱工程）を示す図である。 第１実施形態にかかる半導体装置の製造方法の一工程（加圧加熱工程）を示す図である。 変形例にかかるリード部材を示す要部拡大図である。 第２実施形態にかかる半導体装置を示す斜視図である。 第２実施形態にかかる半導体装置を示す平面図である。 図２０の一部を拡大した部分拡大図である。 図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。 図２２の一部を拡大した部分拡大図である。 第２実施形態の変形例にかかる半導体装置の要部拡大断面図である。 第２実施形態の変形例にかかる半導体装置の要部拡大断面図である。 第３実施形態にかかる半導体装置を示す斜視図である。 第４実施形態にかかる半導体装置を示す平面図である。 図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 第５実施形態にかかる半導体装置を示す斜視図である。 図２９のＸＸＸ－ＸＸＸ線に沿う断面図である。 変形例にかかるリード部材の突起を示す要部拡大図である。 変形例にかかるリード部材の突起を示す要部拡大図である。 変形例にかかるリード部材の接合方法を示す要部拡大図である。
本開示の半導体装置および半導体装置の製造方法について、図面を参照して、以下に説明する。
図１～図１４は、本開示の第１実施形態にかかる半導体装置を示している。第１実施形態の半導体装置Ａ１は、複数の半導体素子１０、支持基板２０、複数の導電性接合層３、入力端子４１，４２、出力端子４３、一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６、一対の側方端子４７Ａ，４７Ｂ、絶縁部材４９、複数のリード部材５１、複数のワイヤ部材６、および、封止樹脂７を備えている。なお、入力端子４１，４２、出力端子４３、一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６、および、一対の側方端子４７Ａ，４７Ｂを総称して端子４０という場合がある。
図１は、半導体装置Ａ１を示す斜視図である。図２は、図１に示す斜視図において封止樹脂７を省略した図である。図３は、半導体装置Ａ１を示す平面図である。図４は、図３に示す平面図において、封止樹脂７を省略した図である。なお、図４においては、封止樹脂７を想像線（二点鎖線）で示している。図５は、図４の一部を拡大した部分拡大平面図である。図６は、半導体装置Ａ１を示す正面図である。図７は、半導体装置Ａ１を示す底面図である。図８は、半導体装置Ａ１を示す側面図（左側面図）である。図９は、半導体装置Ａ１を示す側面図（右側面図）である。図１０は、図４のＸ－Ｘ線に沿う断面図である。図１１は、図２に示す斜視図においてリード部材５１を含む一部を拡大した要部拡大図である。図１２は、図１１のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図１２の一部を拡大した部分拡大図である。図１４は、図１２の一部を拡大した部分拡大図である。なお、図１１～図１３においては、複数のワイヤ部材６を省略している。
説明の便宜上、図１～図１４において、互いに直交する３つの方向を、幅方向ｘ、奥行き方向ｙ、厚さ方向ｚと定義する。幅方向ｘは、半導体装置Ａ１の平面図（図３および図４参照）における左右方向である。奥行き方向ｙは、半導体装置Ａ１の平面図（図３および図４参照）における上下方向である。なお、必要に応じて、幅方向ｘの一方を幅方向ｘ１、幅方向ｘの他方を幅方向ｘ２とする。同様に、奥行き方向ｙの一方を奥行き方向ｙ１、奥行き方向ｙの他方を奥行き方向ｙ２とし、厚さ方向ｚの一方を厚さ方向ｚ１、厚さ方向ｚの他方を厚さ方向ｚ２とする。また、厚さ方向ｚ１を下といい、厚さ方向ｚ２を上という場合もある。厚さ方向ｚが、本開示の「第１方向」に相当する。また、本実施形態においては、幅方向ｘが、本開示の「第３方向」に相当し、奥行き方向ｙが、本開示の「第２方向」に相当する。
複数の半導体素子１０の各々は、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。なお、当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）などであってもよい。また、本実施形態において、各半導体素子１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。なお、複数の半導体素子１０は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなバイポーラトランジスタ、ＬＳＩなどのＩＣチップであってもよい。本実施形態においては、各半導体素子１０は、いずれも同一素子であり、かつ、ｎチャネル型のＭＯＳＦＥＴである場合を示す。各半導体素子１０は、厚さ方向ｚに見て（以下、「平面視」ともいう。）、矩形状であるが、これに限定されない。また、各半導体素子１０は、その厚さがおよそ３５０～３７０μｍである。なお、各半導体素子１０の厚さは、これに限定されない。
複数の半導体素子１０の各々は、図１０および図１３に示すように、素子主面１０１および素子裏面１０２を有する。なお、図１０および図１３においては、半導体素子１０Ａが示されているが、半導体素子１０Ｂも同等に構成されている。各半導体素子１０において、素子主面１０１および素子裏面１０２は、厚さ方向ｚにおいて離間し、かつ、互いに反対側を向く。本実施形態において、素子主面１０１は、厚さ方向ｚ２を向き、素子裏面１０２は、厚さ方向ｚ１を向く。
複数の半導体素子１０の各々は、図５、図１１および図１３に示すように、主面電極１１、裏面電極１２および絶縁膜１３を有する。
主面電極１１は、素子主面１０１に設けられている。主面電極１１は、図１１に示すように、第１電極１１１および第２電極１１２を含む。本実施形態においては、第１電極１１１は、ソース電極であって、ソース電流が流れる。また、本実施形態においては、第２電極１１２は、ゲート電極であって、各半導体素子１０を駆動させるためのゲート電圧が印加される。第１電極１１１は、第２電極１１２よりも大きい。また、本実施形態においては、第１電極１１１は、１つの領域で構成されている場合を示すが、複数の領域に分割されていてもよい。
裏面電極１２は、素子裏面１０２に設けられている。本実施形態においては、裏面電極１２は、素子裏面１０２の全体にわたって形成されている。本実施形態においては、裏面電極１２は、ドレイン電極であって、ドレイン電流が流れる。
絶縁膜１３は、素子主面１０１に設けられている。絶縁膜１３は、電気絶縁性を有する。絶縁膜１３は、平面視において主面電極１１を囲んでいる。絶縁膜１３は、たとえばＳｉＯ2（二酸化ケイ素）層、ＳｉＮ4（窒化ケイ素）層、ポリベンゾオキサゾール層が、素子主面１０１からこの順番で積層されたものである。なお、絶縁膜１３においては、ポリベンゾオキサゾール層に代えてポリイミド層でもよい。
複数の半導体素子１０は、複数の半導体素子１０Ａおよび複数の半導体素子１０Ｂを含んでいる。本実施形態において、半導体装置Ａ１は、ハーフブリッジ型のスイッチング回路を構成している。複数の半導体素子１０Ａは、このスイッチング回路における上アーム回路を構成し、複数の半導体素子１０Ｂは、このスイッチング回路における下アーム回路を構成する。半導体装置Ａ１は、図２および図４に示すように、４つの半導体素子１０Ａおよび４つの半導体素子１０Ｂを含んでいる。なお、半導体素子１０の数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて自在に設定可能である。
複数の半導体素子１０Ａの各々は、図２、図４、図５、図１１および図１３に示すように、支持基板２０（後述する導電部材２２Ａ）に搭載されている。本実施形態においては、複数の半導体素子１０Ａは、奥行き方向ｙに並んでおり、互いに離間している。各半導体素子１０Ａは、導電部材２２Ａに搭載された姿勢において、素子裏面１０２が導電部材２２Ａに対向する。各半導体素子１０Ａは、図４、図５、図１２および図１３に示すように、導電性接合層３（後述する素子接合層３１Ａ）を介して、支持基板２０（導電部材２２Ａ）に導通接合されている。
複数の半導体素子１０Ｂの各々は、図２、図４、図５および図１０に示すように、支持基板２０（後述の導電部材２２Ｂ）に搭載されている。本実施形態においては、複数の半導体素子１０Ｂは、奥行き方向ｙに並んでおり、互いに離間している。各半導体素子１０Ｂは、導電部材２２Ｂに搭載された姿勢において、素子裏面１０２が導電部材２２Ｂに対向する。各半導体素子１０Ｂは、図４、図５および図１０に示すように、導電性接合層３（後述する素子接合層３１Ｂ）を介して、支持基板２０（導電部材２２Ｂ）に導通接合されている。
支持基板２０は、複数の半導体素子１０を支持する支持部材である。支持基板２０は、絶縁基板２１、複数の導電部材２２、一対の絶縁層２３Ａ，２３Ｂ、一対のゲート層２４Ａ，２４Ｂおよび一対の検出層２５Ａ、２５Ｂを備えている。
絶縁基板２１は、図１０に示すように、複数の導電部材２２が配置されている。絶縁基板２１は、電気絶縁性を有する。絶縁基板２１の構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などが挙げられる。本実施形態においては、絶縁基板２１は、平面視矩形状である。
絶縁基板２１は、図１０に示すように、主面２１１および裏面２１２を有している。主面２１１と裏面２１２とは、厚さ方向ｚにおいて、離間し、かつ、互いに反対側を向く。主面２１１は、厚さ方向ｚにおいて複数の導電部材２２が配置される側、すなわち、厚さ方向ｚ２を向く。主面２１１は、複数の導電部材２２および複数の半導体素子１０とともに封止樹脂７に覆われている。裏面２１２は、厚さ方向ｚ１を向く。裏面２１２は、図７および図１０に示すように、封止樹脂７から露出している。裏面２１２には、たとえば図示しないヒートシンクなどが接続される。なお、絶縁基板２１の構成は、上記したものに限定されず、複数の導電部材２２ごとに個別に設けてもよい。
複数の導電部材２２の各々は、金属板である。当該金属板の構成材料は、ＣｕまたはＣｕ合金である。複数の導電部材２２は、複数の端子４０とともに、複数の半導体素子１０との導通経路を構成している。複数の導電部材２２は、互いに離間しており、かつ、各々が絶縁基板２１の主面２１１に配置されている。各導電部材２２は、たとえば銀ペーストやはんだなどのような接合材により主面２１１に接合されている。なお、当該接合材は、導電性材料であってもいし、絶縁性材料であってもよい。本実施形態においては、導電部材２２の厚さ方向ｚの寸法は、およそ０．４～３．０ｍｍであるが、これに限定されない。なお、各導電部材２２の表面は、銀めっきで覆われていてもよい。
複数の導電部材２２は、導電部材２２Ａおよび導電部材２２Ｂを含んでいる。本実施形態においては、導電部材２２Ａ，２２Ｂは、絶縁基板２１上において、幅方向ｘに並んでいる。導電部材２２Ａは、図２、図４および図１０に示すように、導電部材２２Ｂよりも幅方向ｘ２に配置されている。導電部材２２Ａは、厚さ方向ｚ２を向く主面２２１Ａを有しており、当該主面２２１Ａ上に複数の半導体素子１０Ａを搭載する。導電部材２２Ｂは、厚さ方向ｚ２を向く主面２２１Ｂを有しており、当該主面２２１Ｂ上に複数の半導体素子１０Ｂを搭載する。本実施形態においては、導電部材２２Ａ，２２Ｂはともに、平面視矩形状である。なお、複数の導電部材２２の構成は、上記したものに限定されず、複数の半導体素子１０の数および配置に基づき、適宜変更可能である。本実施形態においては、導電部材２２Ａが本開示の「第１導電体」に相当し、導電部材２２Ｂが本開示の「第２導電体」に相当する。
一対の絶縁層２３Ａ，２３Ｂは、電気絶縁性を有しており、その構成材料は、たとえばガラスエポキシ樹脂である。一対の絶縁層２３Ａ，２３Ｂは、図２および図４に示すように、各々が奥行き方向ｙに延びる帯状である。絶縁層２３Ａは、図２および図４に示すように、導電部材２２Ａの主面２２１Ａに接合されている。絶縁層２３Ａは、複数の半導体素子１０Ａよりも幅方向ｘ２に位置する。絶縁層２３Ｂは、図２および図４に示すように、導電部材２２Ｂの主面２２１Ｂに接合されている。絶縁層２３Ｂは、半導体素子１０Ｂよりも幅方向ｘ１に位置する。
一対のゲート層２４Ａ，２４Ｂは、導電性を有しており、その構成材料は、たとえばＣｕである。一対のゲート層２４Ａ，２４Ｂは、図２および図４に示すように、各々が奥行き方向ｙに延びる帯状である。ゲート層２４Ａは、図２および図４に示すように、絶縁層２３Ａ上に配置されている。ゲート層２４Ａは、ワイヤ部材６（後述するゲートワイヤ６１）を介して、各半導体素子１０Ａの第２電極１１２（ゲート電極）に導通する。ゲート層２４Ｂは、図２および図４に示すように、絶縁層２３Ｂ上に配置されている。ゲート層２４Ｂは、ワイヤ部材６（後述するゲートワイヤ６１）を介して、各半導体素子１０Ｂの第２電極１１２（ゲート電極）に導通する。
一対の検出層２５Ａ、２５Ｂは、導電性を有しており、その構成材料は、たとえばＣｕである。一対の検出層２５Ａ，２５Ｂは、図２および図４に示すように、各々が奥行き方向ｙに延びる帯状である。検出層２５Ａは、図２および図４に示すように、ゲート層２４Ａとともに絶縁層２３Ａ上に配置されている。検出層２５Ａは、平面視において、絶縁層２３Ａ上において、ゲート層２４Ａの隣に位置し、ゲート層２４Ａから離間している。本実施形態においては、検出層２５Ａは、幅方向ｘにおいて、ゲート層２４Ａよりも複数の半導体素子１０Ａの近くに配置されている。よって、検出層２５Ａは、ゲート層２４Ａの幅方向ｘ１側に位置する。なお、ゲート層２４Ａと検出層２５Ａとの幅方向ｘにおける配置は、反対であってもよい。検出層２５Ａは、ワイヤ部材６（後述する検出ワイヤ６２）を介して、各半導体素子１０Ａの第１電極１１１（ソース電極）に導通する。検出層２５Ｂは、図２および図４に示すように、ゲート層２４Ｂとともに絶縁層２３Ｂ上に配置されている。検出層２５Ｂは、平面視において、絶縁層２３Ｂ上において、ゲート層２４Ｂの隣に位置し、ゲート層２４Ｂから離間している。本実施形態においては、検出層２５Ｂは、ゲート層２４Ｂよりも複数の半導体素子１０Ｂの近くに配置されている。よって、検出層２５Ｂは、ゲート層２４Ｂの幅方向ｘ２側に位置する。なお、ゲート層２４Ｂと検出層２５Ｂとの幅方向ｘにおける配置は、反対であってもよい。検出層２５Ｂは、ワイヤ部材６（後述する検出ワイヤ６２）を介して、各半導体素子１０Ｂの第１電極１１１（ソース電極）に導通する。
複数の土台部２９の各々は、電気絶縁性であり、その構成材料は、たとえばセラミックスである。各土台部２９は、図２および図１０に示すように、導電部材２２Ａの主面２２１Ａに接合されている。各土台部２９は、本実施形態において、平面視矩形状である。複数の土台部２９は、奥行き方向ｙに並んでおり、互いに離間している。各土台部２９の厚さ方向ｚの寸法は、入力端子４１の厚さ方向ｚの寸法と絶縁部材４９の厚さ方向ｚの寸法との合計と略同じである。各土台部２９には、入力端子４２の一部が接合されており、当該入力端子４２を支持している。よって、各土台部２９は、入力端子４２の姿勢を安定させている。なお、本実施形態においては、半導体装置Ａ１は、複数の土台部２９を備えていなくてもよい。
複数の導電性接合層３の各々は、焼結処理によって形成された焼結金属からなる。各導電性接合層３の構成材料は、たとえば焼結銀であるが、これに限定されず、焼結銅などの他の焼結金属であってもよい。各導電性接合層３は、多数の微細孔を有する多孔質であり、本実施形態においては、当該微細孔が空隙であるものとするが、当該微細孔にたとえばエポキシ樹脂が充填されていてもよい。すなわち、各導電性接合層３は、エポキシ樹脂を含有した焼結金属であってもよい。ただし、エポキシ樹脂の含有量が多いと、導電性接合層３の導電性を低下させるため、半導体装置Ａ１における電流量を考慮してエポキシ樹脂の含有量を設定する。導電性接合層３は、焼結用金属材料を、上記焼結処理することで、形成されうる。なお、本実施形態においては、各導電性接合層３は、たとえば図１２～図１４に示す各断面図において、矩形状である場合を示しているが、台形状であってもよいし、側方が湾曲していてもよいし、フィレットが形成されていてもよい。
本実施形態において、複数の導電性接合層３は、複数の素子接合層３１Ａ，３１Ｂ、複数のリード接合層３２１，３２２、複数の端子接合層３３を含んでいる。
複数の素子接合層３１Ａの各々は、各半導体素子１０Ａを導電部材２２Ａに接合するためのものである。各素子接合層３１Ａは、各半導体素子１０Ａの素子裏面１０２と導電部材２２Ａとの間に介在し、当該半導体素子１０Ａの裏面電極１２と導電部材２２Ａとを導通させている。各素子接合層３１Ａは、その厚さがおよそ３０μｍである。なお、各素子接合層３１Ａの厚さはこれに限定されない。本実施形態においては、素子接合層３１Ａが本開示の「第３接合層」に相当する。
複数の素子接合層３１Ｂの各々は、各半導体素子１０Ｂを導電部材２２Ｂに接合するためのものである。各素子接合層３１Ｂは、各半導体素子１０Ｂの素子裏面１０２と導電部材２２Ｂとの間に介在し、当該半導体素子１０Ｂの裏面電極１２と導電部材２２Ｂとを導通させている。各素子接合層３１Ｂは、その厚さが各素子接合層３１Ａと同様におよそ３０μｍである。なお、各素子接合層３１Ｂの厚さはこれに限定されない。
複数のリード接合層３２１，３２２の各々は、各リード部材５１を接合するためのものである。
複数のリード接合層３２１の各々は、各リード部材５１の一部を各半導体素子１０Ａに接合するためのものである。各リード接合層３２１は、各半導体素子１０Ａの素子主面１０１と各リード部材５１の一部（後述する第１接合部５１１）との間に介在し、当該半導体素子１０Ａの主面電極１１（第１電極１１１）と当該リード部材５１とを導通させている。各リード接合層３２１は、その厚さがおよそ８０μｍである。なお、各リード接合層３２１の厚さは、これに限定されない。本実施形態においては、リード接合層３２１が本開示の「第１接合層」に相当する。
複数のリード接合層３２２の各々は、各リード部材５１の一部を導電部材２２Ｂに接合するためのものである。各リード接合層３２２は、各リード部材５１の一部（後述する第２接合部５１２）と導電部材２２Ｂの一部との間に介在し、当該リード部材５１と導電部材２２Ｂとを導通させている。各リード接合層３２２は、その厚さがおよそ８０μｍである。なお、各リード接合層３２２の厚さは、これに限定されない。本実施形態においては、リード接合層３２２が本開示の「第２接合層」に相当する。
複数の端子接合層３３は、入力端子４２を各半導体素子１０Ｂに接合するためのものである。各端子接合層３３は、各入力端子４２の一部（後述する突出部４２１ｃ）と半導体素子１０Ｂの素子主面１０１との間に介在し、当該半導体素子１０Ｂの主面電極１１（第１電極１１１）と入力端子４２とを導通させている。各端子接合層３３は、その厚さがおよそ８０μｍである。なお、各端子接合層３３の厚さは、これに限定されない。
２つの入力端子４１，４２はそれぞれ、金属板である。当該金属板の構成材料は、ＣｕまたはＣｕ合金である。本実施形態において、２つの入力端子４１，４２はともに、厚さ方向ｚ寸法が０．８ｍｍであるが、これに限定されない。２つの入力端子４１，４２はともに、図４および図１０に示すように、半導体装置Ａ１において幅方向ｘ２寄りに位置する。２つの入力端子４１，４２の間には、たとえば電源電圧が印加される。なお、入力端子４１，４２には、図示しない電源（図示略）から直接電源電圧が印加されてもよいし、入力端子４１，４２を挟み込むようにバスバー（図示略）を接続し、当該バスバーを介して、印加されてもよい。また、スナバ回路などを並列に接続してもよい。入力端子４１は、正極（Ｐ端子）であり、入力端子４２は、負極（Ｎ端子）である。入力端子４２は、厚さ方向ｚにおいて、入力端子４１および導電部材２２Ａの双方に対して離間して配置されている。
入力端子４１は、図４および図１０に示すように、パッド部４１１および端子部４１２を有する。
パッド部４１１は、入力端子４１のうち、封止樹脂７に覆われた部分である。パッド部４１１の幅方向ｘ１側の端部は、櫛歯状となっており、複数の櫛歯部４１１ａを含んでいる。複数の櫛歯部４１１ａの各々は、導電部材２２Ａの主面２２１Ａに導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。
端子部４１２は、入力端子４１のうち、封止樹脂７から露出した部分である。端子部４１２は、図７、図９および図１０に示すように、平面視において、封止樹脂７から幅方向ｘ２に延びている。
入力端子４２は、図４および図１０に示すように、パッド部４２１および端子部４２２を有する。
パッド部４２１は、入力端子４２のうち、封止樹脂７に覆われた部分である。パッド部４２１は、連結部４２１ａ、複数の延出部４２１ｂ、および、複数の突出部４２１ｃを含んでいる。連結部４２１ａは、奥行き方向ｙに延びる帯状である。連結部４２１ａは、端子部４２２に繋がっている。複数の延出部４２１ｂは、連結部４２１ａから幅方向ｘ１に向けて延びる帯状である。本実施形態においては、各延出部４２１ｂは、連結部４２１ａから、平面視において半導体素子１０Ｂに重なるまで延びている。複数の延出部４２１ｂは、平面視において、奥行き方向ｙに並んでおり、かつ、互いに離間している。各延出部４２１ｂは、厚さ方向ｚ１を向く面の一部が各土台部２９に接しており、当該各土台部２９を介して、導電部材２２Ａに支持されている。複数の突出部４２１ｃは、各延出部４２１ｂの先端部分（幅方向ｘ１の端縁部分）において、延出部４２１ｂから厚さ方向ｚ１に突き出た部分である。各突出部４２１ｃによって、延出部４２１ｂと半導体素子１０Ｂとの厚さ方向ｚにおける高低差を解消している。各突出部４２１ｃは、端子接合層３３を介して、半導体素子１０Ｂ（主面電極１１）に接合されている。
端子部４２２は、入力端子４２のうち、封止樹脂７から露出した部分である。端子部４２２は、図４および図１０に示すように、平面視において、封止樹脂７から幅方向ｘ２に延びている。端子部４２２は、平面視矩形状である。端子部４２２は、図４および図１０に示すように、平面視において、入力端子４１の端子部４１２に重なっている。端子部４２２は、端子部４１２に対して、厚さ方向ｚ２に離間している。なお、本実施形態においては、端子部４２２の形状は、端子部４１２の形状と同一である。
出力端子４３は、金属板である。当該金属板の構成材料は、たとえばＣｕまたはＣｕ合金である。出力端子４３は、図２および図４に示すように、半導体装置Ａ１において幅方向ｘ１寄りに位置する。複数の半導体素子１０により電力変換された交流電力（電圧）は、この出力端子４３から出力される。
出力端子４３は、図２および図４に示すように、パッド部４３１および端子部４３２を含んでいる。
パッド部４３１は、出力端子４３のうち、封止樹脂７に覆われた部分である。パッド部４３１の幅方向ｘ２側の部分は、櫛歯状となっており、複数の櫛歯部４３１ａを含んでいる。複数の櫛歯部４３１ａの各々は、導電部材２２Ｂの主面２２１Ｂに導通接合されている。当該接合方法は、レーザ光を用いたレーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。
端子部４３２は、出力端子４３のうち、封止樹脂７から露出した部分である。端子部４３２は、図３、図６、図７、図８および図１０に示すように、封止樹脂７から幅方向ｘ１に延び出ている。
一対のゲート端子４４Ａ，４４Ｂは、図１～図７に示すように、奥行き方向ｙにおいて、各導電部材２２Ａ，２２Ｂの隣に位置する。ゲート端子４４Ａには、複数の半導体素子１０Ａを駆動させるためのゲート電圧が印加される。ゲート端子４４Ｂには、複数の半導体素子１０Ｂを駆動させるためのゲート電圧が印加される。
一対のゲート端子４４Ａ，４４Ｂはともに、図４および図５に示すように、パッド部４４１および端子部４４２を有する。各ゲート端子４４Ａ，４４Ｂにおいて、パッド部４４１は、封止樹脂７に覆われている。これにより、各ゲート端子４４Ａ，４４Ｂは、封止樹脂７に支持されている。なお、パッド部４４１の表面には、たとえば銀めっきが施されていてもよい。端子部４４２は、パッド部４４１に繋がり、かつ、封止樹脂７から露出している。端子部４４２は、幅方向ｘに見て、Ｌ字状をなしている。
一対の検出端子４５Ａ，４５Ｂは、図１～図７に示すように、幅方向ｘにおいて一対のゲート端子４４Ａ，４４Ｂの隣に位置する。検出端子４５Ａから、複数の半導体素子１０Ａの各主面電極１１（第１電極１１１）に印加される電圧（ソース電流に対応した電圧）が検出される。検出端子４５Ｂから、複数の半導体素子１０Ｂの各主面電極１１（第１電極１１１）に印加される電圧（ソース電流に対応した電圧）が検出される。
一対の検出端子４５Ａ，４５Ｂはともに、図４および図５に示すように、パッド部４５１および端子部４５２を有する。各検出端子４５Ａ，４５Ｂにおいて、パッド部４５１は、封止樹脂７に覆われている。これにより、各検出端子４５Ａ，４５Ｂは、封止樹脂７に支持されている。なお、パッド部４５１の表面には、たとえば銀めっきが施されていてもよい。端子部４５２は、パッド部４５１に繋がり、かつ、封止樹脂７から露出している。端子部４５２は、幅方向ｘに見て、Ｌ字状をなしている。
複数のダミー端子４６は、図１～図７に示すように、幅方向ｘにおいて一対の検出端子４５Ａ，４５Ｂに対して一対のゲート端子４４Ａ，４４Ｂとは反対側に位置する。本実施形態においては、ダミー端子４６の数は６つである。このうち３つのダミー端子４６は、幅方向ｘの一方側（幅方向ｘ２）に位置する。残り３つのダミー端子４６は、幅方向ｘの他方側（幅方向ｘ１）に位置する。なお、複数のダミー端子４６は、上記した構成に限定されない。また、複数のダミー端子４６を備えない構成としてもよい。
複数のダミー端子４６の各々は図４および図５に示すように、パッド部４６１および端子部４６２を有する。各ダミー端子４６において、パッド部４６１は、封止樹脂７に覆われている。これにより、複数のダミー端子４６は、封止樹脂７に支持されている。なお、パッド部４６１の表面には、たとえば銀めっきが施されていてもよい。端子部４６２は、パッド部４６１に繋がり、かつ、封止樹脂７から露出している。端子部４６２は、幅方向ｘに見て、Ｌ字状をなしている。なお、端子部４６２の形状は、一対のゲート端子４４Ａ，４４Ｂの各端子部４４２の形状、および、一対の検出端子４５Ａ，４５Ｂの各端子部４５２の形状と同一である。
一対の側方端子４７Ａ，４７Ｂは、図４に示すように、平面視において、封止樹脂７の奥行き方向ｙ１側の端縁部分であり、かつ、封止樹脂７の幅方向ｘの各端縁部分に重なっている。側方端子４７Ａは、導電部材２２Ａに接合されており、幅方向ｘ２を向く端面を除いて、封止樹脂７に覆われている。側方端子４７Ｂは、導電部材２２Ｂに接合されており、幅方向ｘ１を向く端面を除いて封止樹脂７に覆われている。本実施形態においては、各側方端子４７Ａ，４７Ｂは、平面視において、そのすべてが封止樹脂７に重なる。各側方端子４７Ａ，４７Ｂの接合方法は、レーザ溶接による接合であってもよいし、超音波接合であってもよいし、導電性接合材を用いた接合であってもよい。各側方端子４７Ａ，４７Ｂは、一部が平面視において屈曲しており、また、他の一部が厚さ方向ｚに屈曲している。なお、各側方端子４７Ａ，４７Ｂの構成は、これに限定されない。たとえば、平面視において、封止樹脂７からそれぞれ突き出るまで延びていてもよい。また、半導体装置Ａ１は各側方端子４７Ａ，４７Ｂを備えていなくてもよい。
一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂおよび複数のダミー端子４６は、図１～図７に示すように、平面視において、幅方向ｘに沿って配列されている。半導体装置Ａ１において、一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６および一対の側方端子４７Ａ，４７Ｂは、いずれも同一のリードフレームから形成される。
絶縁部材４９は、電気絶縁性を有しており、その構成材料は、たとえば絶縁紙などである。絶縁部材４９の一部は、平板であって、図６、図９および図１０に示すように、厚さ方向ｚにおいて入力端子４１の端子部４１２と、入力端子４２の端子部４２２とに挟まれている。平面視において、入力端子４１は、その全部が絶縁部材４９に重なっている。また、平面視において、入力端子４２は、パッド部４２１の一部と端子部４２２の全部とが絶縁部材４９に重なっている。絶縁部材４９により、２つの入力端子４１，４２が互いに絶縁されている。絶縁部材４９の一部（幅方向ｘ１側の部分）は、封止樹脂７に覆われている。
絶縁部材４９は、図４に示すように、介在部４９１および延出部４９２を有する。介在部４９１は、厚さ方向ｚにおいて、入力端子４１の端子部４１２と、入力端子４２の端子部４２２との間に介在する。介在部４９１は、その全部が端子部４１２と端子部４２２とに挟まれている。延出部４９２は、介在部４９１から端子部４１２および端子部４２２よりもさらに、幅方向ｘ２に向けて延びている。
複数のリード部材５１は、各半導体素子１０Ａと導電部材２２Ｂとを接続するものである。各リード部材５１は、平面視において、幅方向ｘに延びる矩形状である。各リード部材５１は、板状の接続部材である。各リード部材５１が、本開示の「接続部材」に相当する。各リード部材５１は、第１接合部５１１、第２接合部５１２および連絡部５１３を含んでいる。
第１接合部５１１は、導電性接合層３（リード接合層３２１）を介して、半導体素子１０Ａの主面電極１１（第１電極１１１）に接合された部分である。第１接合部５１１は、平面視において、半導体素子１０Ａの第１電極１１１、リード接合層３２１および半導体素子１０Ａに重なる。本実施形態においては、第１接合部５１１は、その厚さ方向ｚの寸法（厚さ）は、およそ１６０～２００μｍである。なお、第１接合部５１１の厚さは、これに限定されない。
第２接合部５１２は、導電性接合層３（リード接合層３２２）を介して、導電部材２２Ｂに接合された部分である。第２接合部５１２は、平面視において、リード接合層３２２に重なる。第２接合部５１２の厚さは、第１接合部５１１の厚さよりも大きい。本実施形態においては、第２接合部５１２は、その厚さ方向ｚの寸法（厚さ）が、およそ５５０～５９０μｍである。なお、第２接合部５１２の厚さは、これに限定されない。
連絡部５１３は、第１接合部５１１と第２接合部５１２とに繋がる部分である。連絡部５１３の厚さ方向ｚ２を向く面は、封止樹脂７に接している。連絡部５１３の厚さは、第１接合部５１１の厚さと同じである。よって、本実施形態においては、連絡部５１３は、その厚さ方向ｚの寸法（厚さ）が、およそ１６０～２００μｍである。なお、連絡部５１３の厚さは、これに限定されない。連絡部５１３は、幅方向ｘに見て、第１接合部５１１に重なる。
各リード部材５１は、リード主面５１ａを有する。リード主面５１ａは、厚さ方向ｚ２を向く。本実施形態において、リード主面５１ａは、略平坦である。リード主面５１ａは、第１接合部５１１、第２接合部５１２および連絡部５１３の厚さ方向ｚ２を向くそれぞれの面を含んでいる。本実施形態において、リード主面５１ａが本開示の「接続部材主面」に相当する。
各リード部材５１は、各々がリード主面５１ａから厚さ方向ｚ２に突き出た複数の突起５２１および複数の突起５２２を含んでいる。複数の突起５２１，５２２の各々は、平面視において、奥行き方向ｙに延びており、かつ、奥行き方向ｙに見て、台形状である。なお、各突起５２１，５２２が、平面視において、幅方向ｘに延び、かつ、幅方向ｘに見て台形状であってもよい。また、本実施形態においては、複数の突起５２１は、奥行き方向ｙに見て、間隔を空けずに連続して配置されている。同様に、複数の突起５２２は、奥行き方向ｙに見て、間隔を空けずに連続して配置されている。複数の突起５２１，５２２は、ローラを用いた金属加工（たとえば圧延）によって形成されうる。なお、複数の突起５２１，５２２の形成方法は、これに限定されず、金型成形、化学的処理（たとえばエッチング）などであってもよい。
複数の突起５２１は、平面視において、リード接合層３２１、半導体素子１０Ａの第１電極１１１および素子接合層３１Ａに重なる。複数の突起５２１は、第１接合部５１１に形成されている。各突起５２１は、その幅方向ｘの寸法（幅）Ｗ521が、およそ０．４～０．６７μｍである。各突起５２１は、その厚さ方向ｚの寸法（高さ）Ｈ521が、およそ０．１４～０．４３μｍである。なお、突起５２１の数および寸法は、特に限定されない。本実施形態において、突起５２１が本開示の「第１の突起」に相当する。各突起５２１は、一対の側面５２１ａ，５２１ｂおよび頂面５２１ｃを含んでいる。
一対の側面５２１ａ，５２１ｂは、リード主面５１ａから起き上がるように形成されている。本実施形態においては、各側面５２１ａ，５２１ｂは、リード主面５１ａに対して傾斜している。本実施形態において、一対の側面５２１ａ，５２１ｂがなす角度α（図１３参照）は、およそ６０～１２０°である。なお、当該角度αは、これに限定されず、たとえば鋭角であってもよい。一対の側面５２１ａ，５２１ｂは、幅方向ｘにおいて、離間し、かつ、互いに反対側を向く。本実施形態において、一対の側面５２１ａ，５２１ｂが本開示の「一対の第１側面」に相当する。
頂面５２１ｃは、一対の側面５２１ａ，５２１ｂに繋がる。頂面５２１ｃは、リード主面５１ａと同じ方向を向く。頂面５２１ｃは、平坦である。複数の突起５２１における複数の頂面５２１ｃは、１つの平面上に位置する。本実施形態において、頂面５２１ｃが本開示の「第１頂面」に相当する。
複数の突起５２２は、平面視において、リード接合層３２２に重なる。複数の突起５２２は、第２接合部５１２に形成されている。各突起５２２は、各突起５２１と略同じ大きさである。よって、各突起５２２は、その幅方向ｘの寸法（幅）Ｗ522が０．４～０．６７μｍであり、その厚さ方向ｚの寸法（高さ）Ｈ522が０．１４～０．４３μｍである。なお、突起５２２の数および各寸法は、特に限定されない。本実施形態において、突起５２２が本開示の「第２の突起」に相当する。各突起５２２は、一対の側面５２２ａ，５２２ｂおよび頂面５２２ｃを含んでいる。
一対の側面５２２ａ，５２２ｂは、リード主面５１ａから起き上がるように形成されている。本実施形態においては、各側面５２２ａ，５２２ｂは、リード主面５１ａに対して傾斜している。本実施形態において、一対の側面５２２ａ，５２２ｂがなす角度β（図１４参照）は、およそ６０～１２０°である。なお、当該角度βは、これに限定されず、たとえば鋭角であってもよい。一対の側面５２２ａ，５２２ｂは、幅方向ｘにおいて、離間し、かつ、互いに反対側を向く。本実施形態において、一対の側面５２２ａ，５２２ｂが本開示の「一対の第２側面」に相当する。
頂面５２２ｃは、一対の側面５２２ａ，５２２ｂに繋がる。本実施形態においては、頂面５２２ｃは、リード主面５１ａと同じ方向を向く。頂面５２２ｃは、平坦である。複数の突起５２２における複数の頂面５２２ｃは、１つの平面上に位置する。本実施形態においては、複数の頂面５２１ｃおよび複数の頂面５２２ｃが、１つの平面上に位置する。本実施形態において、頂面５２２ｃが本開示の「第２頂面」に相当する。
複数のワイヤ部材６の各々は、いわゆるボンディングワイヤである。各ワイヤ部材６は、導電性を有しており、その構成材料は、たとえばＡｌ（アルミニウム）、Ａｕ（金）、Ｃｕのいずれかである。本実施形態において、複数のワイヤ部材６は、図４および図５に示すように、複数のゲートワイヤ６１、複数の検出ワイヤ６２、一対の第１接続ワイヤ６３および一対の第２接続ワイヤ６４を含んでいる。
複数のゲートワイヤ６１の各々は、図４および図５に示すように、その一端が各半導体素子１０の第２電極１１２（ゲート電極）に接合され、その他端が一対のゲート層２４Ａ、２４Ｂのいずれかに接合されている。複数のゲートワイヤ６１には、各半導体素子１０Ａの第２電極１１２とゲート層２４Ａとを導通させるものと、各半導体素子１０Ｂの第２電極１１２とゲート層２４Ｂとを導通させるものとがある。
複数の検出ワイヤ６２の各々は、図４および図５に示すように、その一端が各半導体素子１０の第１電極１１１（ソース電極）に接合され、その他端が一対の検出層２５Ａ，２５Ｂのいずれかに接合されている。複数の検出ワイヤ６２には、各半導体素子１０Ａの第１電極１１１と検出層２５Ａとを導通させるものと、各半導体素子１０Ｂの第１電極１１１と検出層２５Ｂとを導通させるものとがある。
一対の第１接続ワイヤ６３は、図４および図５に示すように、その一方がゲート層２４Ａとゲート端子４４Ａとを接続し、その他方がゲート層２４Ｂとゲート端子４４Ｂとを接続する。一方の第１接続ワイヤ６３は、一端がゲート層２４Ａに接合され、他端がゲート端子４４Ａのパッド部４４１に接合されており、これらを導通している。他方の第１接続ワイヤ６３は、一端がゲート層２４Ｂに接合され、他端がゲート端子４４Ｂのパッド部４４１に接合されており、これらを導通している。
一対の第２接続ワイヤ６４は、図４および図５に示すように、その一方が検出層２５Ａと検出端子４５Ａとを接続し、その他方が検出層２５Ｂと検出端子４５Ｂとを接続する。一方の第２接続ワイヤ６４は、一端が検出層２５Ａに接合され、他端が検出端子４５Ａのパッド部４５１に接合されており、これらを導通している。他方の第２接続ワイヤ６４は、一端が検出層２５Ｂに接合され、他端が検出端子４５Ｂのパッド部４５１に接合されており、これらを導通している。
封止樹脂７は、図１、図３、図４、図６～図１０に示すように、複数の半導体素子１０、支持基板２０の一部、複数の導電性接合層３、各端子４０の一部ずつ、複数のリード部材５１、複数のワイヤ部材６を覆っている。封止樹脂７の構成材料は、たとえばエポキシ樹脂である。封止樹脂７は、図１、図３、図４、図６～図１０に示すように、樹脂主面７１、樹脂裏面７２および複数の樹脂側面７３１～７３４を有している。
樹脂主面７１および樹脂裏面７２は、厚さ方向ｚにおいて、離間し、かつ、互いに反対側を向く。樹脂主面７１は、厚さ方向ｚ２を向き、樹脂裏面７２は、厚さ方向ｚ１を向く。樹脂裏面７２は、図７に示すように、平面視において、絶縁基板２１の裏面２１２を囲む枠状である。絶縁基板２１の裏面２１２は、当該樹脂裏面７２から露出する。複数の樹脂側面７３１～７３４の各々は、樹脂主面７１および樹脂裏面７２の双方に繋がり、かつ、厚さ方向ｚにおいてこれらに挟まれている。本実施形態においては、樹脂側面７３１，７３２は、幅方向ｘにおいて、離間し、かつ、互いに反対側を向く。樹脂側面７３１は、幅方向ｘ２を向き、樹脂側面７３２は、幅方向ｘ１を向く。また、樹脂側面７３３，７３４は、奥行き方向ｙにおいて、離間し、かつ、互いに反対側を向く。樹脂側面７３３は、奥行き方向ｙ２を向き、樹脂側面７３４は、奥行き方向ｙ１を向く。
本実施形態においては、封止樹脂７は、図６、図７および図１０に示すように、各々が樹脂裏面７２から厚さ方向ｚに窪んだ複数の凹部７５を含んでいる。なお、封止樹脂７は、これらの凹部７５を含んでいなくてもよい。複数の凹部７５の各々は、奥行き方向ｙに延びており、平面視において、樹脂裏面７２の、奥行き方向ｙ１の端縁から奥行き方向ｙ２の端縁まで繋がっている。本実施形態においては、複数の凹部７５は、平面視において、絶縁基板２１の裏面２１２を挟んで、幅方向ｘにそれぞれ３つずつ形成されている。
次に、第１実施形態にかかる半導体装置Ａ１の製造方法について説明する。
まず、支持基板２０を準備する。支持基板２０を準備する工程（支持基板準備工程）では、絶縁基板２１上に、複数の導電部材２２（導電部材２２Ａ，２２Ｂ）を互いに離間して接合する。そして、導電部材２２Ａ，２２Ｂ上に、一対の絶縁層２３Ａ，２３Ｂ、一対のゲート層２４Ａ，２４Ｂ、一対の検出層２５Ａ、２５Ｂ、および、複数の土台部２９を接合する。
次いで、複数のリード部材５１を準備する。リード部材５１を準備する工程（リード準備工程）では、構成材料がＣｕあるいはＣｕ合金である金属板を、たとえば圧延などの金属加工することで、図１５に示すリード部材５１を形成する。リード準備工程後の各リード部材５１は、図１５に示すように、複数の突起５２１の各々において、側面５２１ａの厚さ方向ｚ２の端縁と、側面５２１ｂの厚さ方向ｚ２の端縁とが繋がっており、上記半導体装置Ａ１における頂面５２１ｃを含んでいない。また、リード準備工程後の各リード部材５１は、図１５に示すように、複数の突起５２２の各々において、側面５２２ａの厚さ方向ｚ２の端縁と、側面５２２ｂの厚さ方向ｚ２の端縁とが繋がっており、上記半導体装置Ａ１における頂面５２２ｃを含んでいない。リード準備工程が本開示の「接続部材準備工程」に相当する。
次いで、複数の焼結用金属材料３０１を形成する。各焼結用金属材料３０１は、素子接合層３１Ａ，３１Ｂの基となるものである。本実施形態においては、各焼結用金属材料３０１として、ペースト状の焼結用銀を用いる。このペースト状の焼結用銀は、溶媒中に、マイクロサイズあるいはナノサイズの銀粒子が混ぜ合わさったものである。本実施形態においては、焼結用銀の溶媒は、エポキシ樹脂を含んでいない（あるいはほとんど含んでいない）。焼結用金属材料３０１を形成する工程（第１焼結用金属材料形成工程）においては、たとえばマスクを用いたスクリーン印刷によって、各焼結用金属材料３０１を、導電部材２２Ａ，２２Ｂ上に塗布する。なお、導電部材２２Ａ上に塗布された各焼結用金属材料３０１が、後に半導体装置Ａ１の素子接合層３１Ａとなり、導電部材２２Ｂ上に塗布された各焼結用金属材料３０１が、後に半導体装置Ａ１の素子接合層３１Ｂとなる。複数の焼結用金属材料３０１の形成方法は、上記したスクリーン印刷に限定されない。たとえば、ディスペンサーによって、焼結用金属材料３０１を塗布してもよい。塗布された焼結用金属材料３０１の厚さは、およそ１００μｍである。
次いで、複数の焼結用金属材料３０１の乾燥処理を行う。この乾燥処理を行う工程（乾燥工程）では、各焼結用金属材料３０１を、およそ１３０℃の温度で、およそ２０ｍｉｎの間加熱する。なお、加熱条件は、これに限定されない。これにより、各焼結用金属材料３０１の溶媒が気化する。
次いで、焼結用金属材料３０１上にそれぞれ１つずつ半導体素子１０Ａ，１０Ｂのいずれかを搭載する。具体的には、導電部材２２Ａ上に形成した焼結用金属材料３０１上にそれぞれ１つずつ半導体素子１０Ａを載置し、導電部材２２Ｂ上に形成した焼結用金属材料３０１上にそれぞれ１つずつ半導体素子１０Ｂを載置する。半導体素子１０Ａ，１０Ｂを搭載する工程（マウント工程）においては、導電部材２２Ａと半導体素子１０Ａの素子裏面１０２とが対向した姿勢で、各半導体素子１０Ａを導電部材２２Ａ上に載置し、また、導電部材２２Ｂと半導体素子１０Ｂの素子裏面１０２とが対向した姿勢で、各半導体素子１０Ｂを導電部材２２Ｂ上に載置する。
次いで、複数の半導体素子１０Ａ，１０Ｂおよび導電部材２２Ｂの上に、焼結用金属材料３０２をそれぞれ形成する。焼結用金属材料３０２は、リード接合層３２１，３２２および端子接合層３３の基となるものである。本実施形態においては、各焼結用金属材料３０２として、プリフォーム状の焼結用銀を用いる。このプリフォーム状の焼結用銀は、たとえば上記したペースト状の焼結用銀を乾燥処理した後、所定の形状に成形されたものである。なお、所定の形状に成形された後に、乾燥処理されたものであってもよい。焼結用金属材料３０２を形成する工程（第２焼結用金属材料形成工程）においては、複数の焼結用金属材料３０２を、複数の半導体素子１０Ａ，１０Ｂおよび導電部材２２Ｂの上にそれぞれ１つずつ載置する。なお、各半導体素子１０Ａ上に形成された各焼結用金属材料３０２が、後に半導体装置Ａ１のリード接合層３２１となり、導電部材２２Ｂ上に形成された各焼結用金属材料３０２が、後に半導体装置Ａ１のリード接合層３２２となる。また、各半導体素子１０Ｂ上に形成された各焼結用金属材料３０２が、後に半導体装置Ａ１の端子接合層３３となる。載置される焼結用金属材料３０２の厚さはおよそ１１０μｍである。本実施形態においては、第２焼結用金属材料形成工程が、本開示の「焼結用金属材料形成工程」に相当する。
次いで、上記リード準備工程において準備したリード部材５１を用いて、各半導体素子１０Ａと導電部材２２Ｂとを接続する。このリード部材５１によって接続する工程（接続工程）においては、平面視において、複数の突起５２１と各半導体素子１０Ａ上に形成された焼結用金属材料３０２とに重なり、かつ、複数の突起５２２が導電部材２２Ｂ上に形成された焼結用金属材料３０２とに重なるように、前記リード部材５１を、これらの焼結用金属材料３０２上に載置する。
次いで、複数の端子４０を接合する。入力端子４１の接合においては、櫛歯部４１１ａを導電部材２２Ａの主面２２１Ａに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。出力端子４３の接合においては、櫛歯部４３１ａを導電部材２２Ｂの主面２２１Ｂに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。入力端子４２の接合においては、絶縁部材４９を間に挟んで、入力端子４１上に接合する。このとき、入力端子４２の複数の延出部４２１ｂの各端縁部分が、平面視において、各半導体素子１０Ｂに重なる。また、入力端子４２の複数の突出部４２１ｃの各々が、導電部材２２Ｂ上に形成された焼結用金属材料３０２に接する。一対のゲート端子４４Ａ，４４Ｂ、一対の検出端子４５Ａ，４５Ｂ、複数のダミー端子４６および一対の側方端子４７Ａ，４７Ｂは、１つのリードフレーム上に形成されており、これらは繋がっている。そして、当該リードフレームにおける側方端子４７Ａ，４７Ｂに対応する部分をそれぞれ導電部材２２Ａの主面２２１Ａおよび導電部材２２Ｂの主面２２１Ｂに接合する。当該接合は、レーザ溶接による接合であってもよいし、超音波接合であってもよい。
次いで、各焼結用金属材料３０１，３０２を焼結金属にするための加圧加熱処理を行う。この加圧加熱処理を行う工程（加圧加熱工程）においては、図１６および図１７に示すように、加圧部材８０によって、各リード部材５１を押さえることで、複数の焼結用金属材料３０１，３０２に圧力を加える。このとき、加圧部材８０は、各リード部材５１における複数の突起５２１，５２２に接する。そして、加圧部材８０による押圧力により、各突起５２１，５２２の先端が押し潰されて、各頂面５２１ｃ，５２２ｃが形成される。また、加圧部材８０によって、あるいは、加圧部材８０と異なる加圧部材によって、入力端子４２を押さえことで、焼結用金属材料３０２に圧力を加える。そして、リード部材５１を介して加圧された焼結用金属材料３０１，３０２および入力端子４２を介して加圧された焼結用金属材料３０２を、たとえばおよそ２５０℃の温度でおよそ９０ｓｅｃの間加熱する。なお、加熱条件は、これに限定されない。これにより、複数の焼結用金属材料３０１，３０２のそれぞれにおいて、銀粒子同士が結合し、焼結金属となる。なお、半導体素子１０Ａと導電部材２２Ａとの間に介在する焼結金属が、半導体装置Ａ１の素子接合層３１Ａであり、半導体素子１０Ｂと導電部材２２Ｂとの間に介在する焼結金属が、半導体装置Ａ１の素子接合層３１Ｂである。また、リード部材５１と半導体素子１０Ａとの間に介在する焼結金属が、半導体装置Ａ１のリード接合層３２１であり、リード部材５１と導電部材２２Ｂとの間に介在する焼結金属が、半導体装置Ａ１のリード接合層３２２である。そして、半導体素子１０Ｂと入力端子４２（パッド部４２１）との間に介在する焼結金属が、半導体装置Ａ１の端子接合層３３である。
次いで、複数のワイヤ部材６を形成する。ワイヤ部材６を形成する工程（ワイヤ形成工程）においては、たとえば周知のワイヤボンダを用いる。ワイヤ形成工程においては、各半導体素子１０Ａの第２電極１１２とゲート層２４Ａとを接続する複数のゲートワイヤ６１と、各半導体素子１０Ｂの第２電極１１２とゲート層２４Ｂとを接続する複数のゲートワイヤ６１とを形成する。また、各半導体素子１０Ａの第１電極１１１と検出層２５Ａとを接続する複数の検出ワイヤ６２と、各半導体素子１０Ｂの第１電極１１１と検出層２５Ｂとを接続する複数の検出ワイヤ６２とを形成する。さらに、ゲート層２４Ａとゲート端子４４Ａとを接続する第１接続ワイヤ６３と、ゲート層２４Ｂとゲート端子４４Ｂとを接続する第１接続ワイヤ６３とを形成する。そして、検出層２５Ａと検出端子４５Ａとを接続する第２接続ワイヤ６４と、検出層２５Ｂと検出端子４５Ｂとを接続する第２接続ワイヤ６４とを形成する。なお、複数のワイヤ部材６の形成順序は、特に限定されない。
次いで、封止樹脂７を形成する。封止樹脂７を形成する工程（樹脂形成工程）においては、たとえばトランスファモールド成形による。封止樹脂７は、たとえばエポキシ樹脂である。本実施形態においては、複数の半導体素子１０、支持基板２０の一部、複数の導電性接合層３、複数の端子４０の一部ずつ、複数のリード部材５１および複数のワイヤ部材６を覆うように、封止樹脂７を形成する。形成した封止樹脂７からは、各端子４０の一部ずつと、支持基板２０の一部（具体的には絶縁基板２１の裏面２１２）が露出する。
その後、複数の端子４０の不要な部分（たとえば、上記リードフレームの一部）を切断したり、複数の端子４０を折り曲げたりすることで、図１～図１４に示す半導体装置Ａ１が製造される。なお、上記した製造方法は一例であって、これに限定されず、適宜順序を入れ替えてもよい。
次に、第１実施形態にかかる半導体装置Ａ１およびその製造方法の作用効果について説明する。
半導体装置Ａ１によれば、リード主面５１ａを有するリード部材５１を備えている。そして、各リード部材５１は、リード主面５１ａから厚さ方向ｚ２に突き出た突起５２１が形成されている。半導体装置Ａ１の製造方法にかかる加圧加熱工程において、リード部材５１を加圧部材８０で押し付けることで、半導体素子１０Ａ上に形成された焼結用金属材料３０２を加圧している。このとき、加圧部材８０は、リード主面５１ａに形成された複数の突起５２１に当接して、各リード部材５１を押さえ付けている。よって、加圧部材８０は、連絡部５１３には接触しない。したがって、加圧部材８０による押圧力を第１接合部５１１に集中させることができる。すなわち、加圧部材８０による押圧力を、複数の突起５２１の下に形成された焼結用金属材料３０１に伝え、連絡部５１３にかかる圧力を抑制することができる。これにより、連絡部５１３が折れ曲がることを抑制できる。したがって、半導体装置Ａ１は、リード部材５１の変形を抑制することが可能である。
半導体装置Ａ１によれば、各半導体素子１０Ａの下に形成された焼結用金属材料３０１と、各半導体素子１０Ａの上に形成された焼結用金属材料３０２とを同時に加圧加熱処理している。すなわち、素子接合層３１Ａとリード接合層３２１とを同時に焼結処理している。したがって、１度の加圧加熱処理によって、これらの焼結用金属材料３０１，３０２から素子接合層３１Ａとリード接合層３２１とが形成されるため、半導体装置Ａ１の生産性を向上させることができる。
半導体装置Ａ１によれば、各リード部材５１は、リード主面５１ａから厚さ方向ｚ２に突き出た突起５２２が形成されている。これにより、加圧部材８０によって加圧した際、加圧部材８０が複数の突起５２２に当接するので、加圧部材８０の押圧力が複数の突起５２２の下に形成された焼結用金属材料３０２に伝わる。したがって、加圧部材８０による押圧力を、導電部材２２Ｂ上に形成された焼結用金属材料３０２に集中させることができる。また、複数の突起５２２が形成されたことで、加圧部材８０による一度の加圧で、複数の突起５２１，５２２の下にそれぞれ形成された焼結用金属材料３０２に同時に押圧力を伝えることができる。よって、１度の加圧加熱処理によって、焼結用金属材料３０２をリード接合層３２１，３２２に焼結処理することができる。
半導体装置Ａ１によれば、複数の突起５２１，５２２が形成されており、複数の突起５２１，５２２によってリード主面５１ａが部分的に凹凸になっている。そして、リード主面５１ａは、封止樹脂７に接している。したがって、アンカー効果によって、リード部材５１と封止樹脂７との密着性を向上させることができる。また、複数の突起５２１，５２２によって、リード部材５１の表面積を増大させることができる。よって、放熱性を高めることが可能となる。
半導体装置Ａ１によれば、複数のリード部材５１の各々に、複数の突起５２１，５２２が形成されている。半導体装置Ａ１の製造方法において、上記接続工程で各リード部材５１を載置した際、各部材の製造時の誤差や半導体装置Ａ１の製造時の誤差によって、各リード部材５１が傾斜することがある。このとき、各リード部材５１に複数の突起５２１，５２２がないと、加圧加熱工程における加圧処理時に、各リード部材５１の一方側だけに押圧力が集中し、他方側には適度な押圧力をかけられないことがある。その結果、複数の焼結用金属材料３０１，３０２のいずれかが加圧不足となり、導電性接合層３の接合強度の低下の原因となる。一方、本実施形態のように各リード部材５１に複数の突起５２１，５２２を設けた場合においては、図１８に示すように、複数の突起５２１，５２２が押し潰される量が変化することになる。なお、図１８に示す例では、各突起５２１において、側面５２１ｂの厚さ方向ｚの寸法が側面５２１ａの厚さ方向ｚの寸法よりも小さく、かつ、隣り合う２つの突起５２１のうち、幅方向ｘ２側に位置する突起５２１の側面５２１ａの厚さ方向ｚの寸法が、幅方向ｘ１側に位置する突起５２１の側面５２１ｂの厚さ方向ｚの寸法よりも小さい場合を示している。なお、各突起５２２においても同様である。そして、各突起５２１の各頂面５２１ｃと各突起５２２の各頂面５２２ｃとは、同一の平面上に位置する。この場合であっても、各リード部材５１の第１接合部５１１にも第２接合部５１２にも適度な押圧力をかけることができるので、複数の焼結用金属材料３０１，３０２のいずれにも適度な押圧力をかけることができる。したがって、複数の焼結用金属材料３０１，３０２への加圧不足を抑制し、導電性接合層３の接合強度の低下を抑制することができる。
特に、本願発明者の研究によって、角度α、βがともにおよそ９０°であり、幅Ｗ521，Ｗ522がともにおよそ０．６７μｍであり、高さＨ521，Ｈ522がともにおよそ０．３３μｍである場合、加圧部材８０による突起５２１，５２２の潰れ量に対する面圧変化が少ないことが分かった。したがって、各突起５２１，５２２を上記した寸法にすることで、各リード部材５１の、複数の突起５２１，５２２の押し潰される量に違いがあっても、各リード部材５１の加圧具合のばらつきを抑制することができる。
なお、上記した例では、各リード部材５１が傾斜している場合について説明したが、これに限定されず、複数のリード部材５１において互いの高さにばらつきが生じている場合においても同様である。すなわち、複数のリード部材５１において高さにばらつきが生じている場合、複数のリード部材５１ごとに、加圧部材８０によって突起５２１，５２２の押し潰される量に違いがあっても、複数のリード部材５１のそれぞれにおいて、適度な押圧力を複数の焼結用金属材料３０１，３０２のそれぞれに加えることができる。この場合に製造されうる半導体装置は、複数のリード部材５１ごとに、その突起５２１，５２２の高さＨ521，Ｈ522が異なることになる。
半導体装置Ａ１によれば、素子接合層３１Ａ，３１Ｂは、ペースト状の焼結用銀である焼結用金属材料３０１から形成されている。ペースト状の焼結用銀は、プリフォーム状の焼結用銀と比較して、安価である。よって、半導体装置Ａ１は、製造コストを抑制することができる。なお、本実施形態においては、素子接合層３１Ａ，３１Ｂを、プリフォーム状の焼結用銀から形成してもよい。すなわち、焼結用金属材料３０１として、プリフォーム状の焼結用銀を用いてもよい。この場合、半導体装置Ａ１の製造コストが増加するが、上記した乾燥工程が不要となるため、生産性を向上することができる。
以下に、他の実施形態にかかる半導体装置について、説明する。なお、以下の説明において、第１実施形態と同一あるいは類似の要素については、同一の符号を付して、その説明を省略する。
図１９～図２３は、第２実施形態にかかる半導体装置を示している。第２実施形態にかかる半導体装置Ａ２は、半導体装置Ａ１と比較して、入力端子４２と各半導体素子１０Ｂとの接続方法が異なる。具体的には、半導体装置Ａ１においては、入力端子４２のパッド部４２１が、端子接合層３３を介して、各半導体素子１０Ｂに導通接合されていたが、本実施形態においては、入力端子４２のパッド部４２１と各半導体素子１０Ｂとが、リード部材５１とは異なるリード部材５３で接続されている。
図１９は、半導体装置Ａ２を示す斜視図であって、封止樹脂７を想像線（二点鎖線）で示している。図２０は、半導体装置Ａ２を示す平面図であって、封止樹脂７を想像線（二点鎖線）で示している。図２１は、図２０の一部を拡大した部分拡大図である。図２２は、図２０のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。図２３は、図２２の一部を拡大した部分拡大図である。
本実施形態において、導電性接合層３は、複数の素子接合層３１Ａ，３１Ｂ，複数のリード接合層３２１，３２２，３４１，３４２を含んでいる。よって、本実施形態の導電性接合層３は、第１実施形態の導電性接合層３と比較して、端子接合層３３を含まず、リード接合層３４１，３４２をさらに含んでいる。
複数のリード接合層３４１，３４２の各々は、各リード部材５３を接合するためのものである。
複数のリード接合層３４１の各々は、各リード部材５３の一部を各半導体素子１０Ｂに接合するためのものである。各リード接合層３４１は、各半導体素子１０Ｂの素子主面１０１と各リード部材５３の一部（後述する第１接合部５３１）との間に介在し、当該半導体素子１０Ｂの主面電極１１（第１電極１１１）と当該リード部材５３とを導通させている。各リード接合層３４１は、その厚さがおよそ８０μｍである。なお、各リード接合層３４１の厚さはこれに限定されない。
複数のリード接合層３４２の各々は、各リード部材５３の一部を入力端子４２に接合するためのものである。各リード接合層３４２は、各リード部材５３の一部（後述する第２接合部５３２）と入力端子４２の延出部４２１ｂとの間に介在し、当該リード部材５３と入力端子４２とを導通させている。各リード接合層３４２は、その厚さがおよそ８０μｍである。なお、各リード接合層３４２の厚さは、これに限定されない。
本実施形態においては、入力端子４２のパッド部４２１は、複数の突出部４２１ｃを含んでおらず、また、複数の延出部４２１ｂの各々は、平面視において導電部材２２Ｂに重なっていない。本実施形態においては、各延出部４２１ｂは、各連結部４２１ａから、平面視において各土台部２９に重なるまで、幅方向ｘに延びている。なお、本実施形態においては、入力端子４２のパッド部４２１の各延出部４２１ｂを支持するために、各土台部２９を備える必要がある。
複数のリード部材５３は、各半導体素子１０Ｂと入力端子４２とを接続するものである。各リード部材５３は、平面視において、幅方向ｘに延びる矩形状である。各リード部材５３は、第１接合部５３１、第２接合部５３２および連絡部５３３を含んでいる。
第１接合部５３１は、導電性接合層３（リード接合層３４１）を介して、半導体素子１０Ｂの主面電極１１（第１電極１１１）に接合された部分である。第１接合部５３１は、平面視において、半導体素子１０Ｂの第１電極１１１、リード接合層３４１および半導体素子１０Ｂに重なる。第１接合部５３１の厚さは、第２接合部５３２の厚さよりも大きい。
第２接合部５３２は、導電性接合層３（リード接合層３４２）を介して、入力端子４２の延出部４２１ｂに接合された部分である。第２接合部５３２は、平面視において、リード接合層３４２に重なる。第２接合部５３２の厚さは、第１接合部５３１の厚さよりも小さい。本実施形態においては、第２接合部５３２の厚さは、およそ１６０～２００μｍである。なお、第２接合部５３２の厚さは、これに限定されない。
連絡部５３３は、第１接合部５３１と第２接合部５３２とに繋がる部分である。連絡部５３３の厚さ方向ｚ２を向く面は、封止樹脂７に接している。連絡部５３３の厚さは、第２接合部５３２の厚さと同じである。よって、本実施形態においては、連絡部５３３の厚さは、およそ１６０～２００μｍである。なお、連絡部５３３の厚さは、これに限定されない。連絡部５３３は、幅方向ｘに見て、第２接合部５３２に重なる。
各リード部材５３は、リード主面５３ａを有する。リード主面５３ａは、厚さ方向ｚ２を向く。本実施形態において、リード主面５３ａは、略平坦である。リード主面５３ａは、第１接合部５３１、第２接合部５３２および連絡部５３３の厚さ方向ｚ２を向くそれぞれの面を含んでいる。
各リード部材５３は、各々がリード主面５３ａから厚さ方向ｚに突き出た複数の突起５４１および複数の５４２を含んでいる。複数の突起５４１，５４２の各々は、平面視において、奥行き方向ｙに延びており、かつ、奥行き方向ｙに見て、台形状である。複数の突起５４１，５４２は、リード部材５１の複数の突起５２１，５２２と同様に、形成されうる。たとえば、ローラを用いた金属加工（たとえば圧延）によって形成されうる。
複数の突起５４１は、平面視において、リード接合層３４１、半導体素子１０Ｂの第１電極１１１および素子接合層３１Ｂに重なる。複数の突起５４１は、第１接合部５３１に形成されている。各突起５４１は、その幅方向ｘ寸法（幅）が、およそ０．４～０．６７μｍであり、その厚さ方向ｚ寸法（高さ）が、およそ０．１４～０．４３μｍである。各突起５４１は、一対の側面５４１ａ，５４１ｂおよび頂面５４１ｃを含んでいる。
一対の側面５４１ａ，５４１ｂは、リード主面５３ａから起き上がるように形成されている。本実施形態においては、各側面５４１ａ，５４１ｂは、リード主面５３ａに対して傾斜している。本実施形態において、一対の側面５４１ａ，５４１ｂがなす角度は、およそ６０～１２０°である。なお、当該角度は、これに限定されず、たとえば鋭角であってもよい。一対の側面５４１ａ，５４１ｂは、幅方向ｘにおいて、離間し、かつ、互いに反対側を向く。
頂面５４１ｃは、一対の側面５４１ａ，５４１ｂに繋がる。頂面５４１ｃは、リード主面５３ａと同じ方向を向く。頂面５４１ｃは、平坦である。本実施形態においては、各突起５４１の各頂面５４１ｃは、１つの平面上に位置する。
複数の突起５４２は、平面視において、リード接合層３４２に重なる。複数の突起５４２は、第２接合部５３２に形成されている。各突起５４２は、その幅方向ｘ寸法（幅）が、およそ０．４～０．６７μｍであり、その厚さ方向ｚ寸法（高さ）が、およそ０．１４～０．４３μｍである。各突起５４２は、一対の側面５４２ａ，５４２ｂおよび頂面５４２ｃを含んでいる。
一対の側面５４２ａ，５４２ｂは、リード主面５３ａから起き上がるように形成されている。本実施形態においては、各側面５４２ａ，５４２ｂは、リード主面５３ａに対して傾斜している。本実施形態において、一対の側面５４２ａ，５４２ｂがなす角度は、およそ６０～１２０°である。なお、当該角度は、これに限定されず、たとえば鋭角であってもよい。一対の側面５４２ａ，５４２ｂは、幅方向ｘにおいて、離間し、かつ、互いに反対側を向く。
頂面５４２ｃは、一対の側面５４２ａ，５４２ｂに繋がる。本実施形態においては、頂面５４２ｃは、リード主面５３ａと同じ方向を向く。頂面５４２ｃは、平坦である。本実施形態においては、各突起５４２の各頂面５４２ｃは、１つの平面上に位置する。
次に、第２実施形態にかかる半導体装置Ａ２の作用効果について説明する。
半導体装置Ａ２によれば、半導体装置Ａ１と同様に、突起５２１が形成されたリード部材５１を備えている。したがって、半導体装置Ａ２は、第１実施形態の半導体装置Ａ１と同様に、リード部材５１の変形を抑制することが可能である。なお、その他、半導体装置Ａ２において、半導体装置Ａ１と同じ構成であるものについては、半導体装置Ａ１と同じ効果を奏することができる。
半導体装置Ａ２によれば、突起５４１，５４２が形成されたリード部材５３を備えている。この構成によると、リード部材５１と同様に、加圧部材８０による押圧力を、第１接合部５３１および第２接合部５３２に集中させ、連絡部５３３にかかる圧力を抑制することができる。したがって、半導体装置Ａ２は、リード部材５３の変形を抑制することが可能である。
第２実施形態では、各リード部材５３において、第１接合部５３１の厚さ方向ｚの寸法を大きくすることで、入力端子４１の上面と半導体素子１０Ｂの素子主面１０１との高低差を解消する場合を示したが、これに限定されない。たとえば、図２４および図２５に示すような柱状導電体５９によって、この高低差を解消するようにしてもよい。図２４および図２５は、このような変形例にかかる半導体装置を示す要部拡大図である。図２４は、第１接合部５３１が第２接合部５３２と同じ厚さである場合を示している。また、図２５は、リード部材５３がリード部材５１と略同じ形状である場合を示している。これらの変形例において、柱状導電体５９は、平面視形状が多角形の角柱であってもよいし、平面視形状が円形の円柱であってもよい。図２４および図２５に示すように、柱状導電体５９は、半導体素子１０Ｂ上に導電性接合層３の導電体接合層３５を介して接合されている。そして、各リード部材５３の第１接合部５３１は、柱状導電体５９の上（厚さ方向ｚ２）にリード接合層３４１を介して、接合されている。これらに示した変形例においても、各リード部材５３が変形することを抑制することができる。特に、図２５における変形例においては、各リード部材５１と各リード部材５３とが同じ形状であるため、同一の部品を用いることができる。すなわち、各リード部材５１と各リード部材５３とで異なる形状で製造する必要がないため、生産性を向上することができる。
図２６は、第３実施形態にかかる半導体装置を示している。第３実施形態の半導体装置Ａ３は、第１実施形態および第２実施形態と比較して、封止樹脂７の形状が異なっている。それ以外については、上記半導体装置Ａ１，Ａ２と同じである。図２６は、半導体装置Ａ３を示す斜視図である。本実施形態においては、幅方向ｘが、本開示の「第２方向」に相当し、奥行き方向ｙが、本開示の「第３方向」に相当する。
本実施形態の封止樹脂７は、平面視において、奥行き方向ｙの各端縁部分が、幅方向ｘに延び出ている。封止樹脂７のうち、幅方向ｘ２に延び出た部分によって、２つの入力端子４１，４２および絶縁部材４９の各々の一部が覆われている。また、封止樹脂７のうち、幅方向ｘ１に延び出た部分によって、出力端子４３の一部が覆われている。
半導体装置Ａ３によれば、半導体装置Ａ１と同様に、突起５２１が形成されたリード部材５１を備えている。したがって、半導体装置Ａ３は、第１実施形態の半導体装置Ａ１と同様に、リード部材５１の変形を抑制することが可能である。なお、その他、半導体装置Ａ３において、半導体装置Ａ１と同じ構成であるものについては、半導体装置Ａ１と同じ効果を奏することができる。
半導体装置Ａ３によれば、たとえば、半導体装置Ａ１において、封止樹脂７から突き出た、２つの入力端子４１，４２、出力端子４３および絶縁部材４９の一部を保護することができる。
図２７および図２８は、第４実施形態の半導体装置を示している。第４実施形態の半導体装置Ａ４は、第１実施形態ないし第３実施形態と比較して、支持基板２０の構成が異なる。図２７は、半導体装置Ａ４を示す平面図であって、複数の端子４０、複数のワイヤ部材６および封止樹脂７を省略している。図２８は、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。
本実施形態の支持基板２０は、たとえば、ＤＢＣ（Direct Bonded Copper）基板と呼ばれる構造体である。なお、ＤＢＣ基板の代わりに、ＤＢＡ（Direct Bonded Aluminum）基板と呼ばれる構造体を用いてもよい。支持基板２０は、少なくとも一部が図示しない封止樹脂７によって覆われている。支持基板２０は、絶縁基板２６、主面金属層２７および裏面金属層２８を備えている。
絶縁基板２６は、電気絶縁性を有する。絶縁基板２６の構成材料は、絶縁基板２１と同様に、セラミックスである。なお、絶縁基板２６は、絶縁樹脂シートなどであってもよい。絶縁基板２６は、封止樹脂７に覆われている。絶縁基板２６は、厚さ方向ｚにおいて、離間し、かつ、互いに反対側を向く主面２６ａおよび裏面２６ｂを有している。
主面金属層２７は、主面２６ａの一部を覆うように形成されている。主面金属層２７の構成材料は、銅である。なお、支持基板２０がＤＢＡ基板である場合、当該構成材料は、アルミニウムである。主面金属層２７は、封止樹脂７に覆われている。主面金属層２７は、パターニングされており、互いに離間する複数のパターン電極２７１～２７５を含んでいる。上記パターニングは、たとえばエッチングによる。
パターン電極２７１には、複数の半導体素子１０Ａが、素子接合層３１Ａを介して導通接合されている。パターン電極２７１は、各半導体素子１０Ａの裏面電極１２（ドレイン電極）に導通する。パターン電極２７１には、図示しないＰ端子（入力端子４１に対応）が接続されており、当該Ｐ端子は、一部が封止樹脂７から露出する。
パターン電極２７２には、複数の半導体素子１０Ｂが、素子接合層３１Ｂを介して導通接合されており、かつ、リード部材５１（第２接合部５１２）が接合されている。パターン電極２７２は、各半導体素子１０Ａの主面電極１１の第１電極１１１（ソース電極）に導通する。また、パターン電極２７２は、各半導体素子１０Ｂの裏面電極１２（ドレイン電極）に導通する。パターン電極２７２には、図示しない出力端子（出力端子４３に対応）が接続されており、当該出力端子は、一部が封止樹脂７から露出している。
パターン電極２７３には、リード部材５３（第２接合部５３２）が接合されている。パターン電極２７３は、各半導体素子１０Ｂの主面電極１１の第１電極１１１（ソース電極）に導通する。パターン電極２７３には、図示しないＮ端子（入力端子４２に対応）が接続されており、当該Ｎ端子は、一部が封止樹脂７から露出する。
一対のパターン電極２７４は、図示しないワイヤを介して、各半導体素子１０Ａ，１０Ｂの主面電極１１の第２電極１１２（ゲート電極）に導通する。一対のパターン電極２７４はそれぞれ、図示しないゲート端子（ゲート端子４４Ａ，４４Ｂに対応）が接続されており、当該ゲート端子は、一部が封止樹脂７から露出する。
一対のパターン電極２７５は、図示しないワイヤを介して、各半導体素子１０Ａ，１０Ｂの主面電極１１の第１電極１１１（ソース電極）に導通する。一対のパターン電極２７５はそれぞれ、図示しない検出端子（検出端子４５Ａ，４５Ｂに対応）が接続されており、当該検出端子は、一部が封止樹脂７から露出する。
裏面金属層２８は、裏面２６ｂの少なくとも一部を覆うように形成されている。裏面金属層２８の構成材料は、銅である。なお、支持基板２０がＤＢＡ基板である場合、当該構成材料は、アルミニウムである。裏面金属層２８は、封止樹脂７に覆われていてもよいし、厚さ方向ｚ１を向く面が封止樹脂７から露出していてもよい。
本実施形態においては、各リード部材５１と各リード部材５３とは同じ構成である。
半導体装置Ａ４によれば、半導体装置Ａ１と同様に、突起５２１が形成されたリード部材５１を備えている。したがって、半導体装置Ａ４は、第１実施形態の半導体装置Ａ１と同様に、リード部材５１の変形を抑制することが可能である。なお、その他、半導体装置Ａ４において、半導体装置Ａ１と同じ構成であるものについては、半導体装置Ａ１と同じ効果を奏することができる。
図２９および図３０は、第５実施形態にかかる半導体装置を示している。第５実施形態の半導体装置Ａ５は、第１実施形態ないし第４実施形態と比較して、１つの半導体素子１０を備えたディスクリート半導体である点で異なる。なお、半導体素子１０に限定されず、ダイオードあるいはＩＣなどの各種半導体素子であればよい。図２９は、半導体装置Ａ５を示す斜視図であって、封止樹脂７を想像線（二点鎖線）で示している。図３０は、図２９のＸＸＸ－ＸＸＸ線に沿う断面図である。
半導体装置Ａ５は、いわゆるリードフレーム構造であり、図２９に示すように、リードフレーム８２を備えている。リードフレーム８２の構成材料は、特に限定されないが、たとえばＣｕあるいはＣｕ合金である。リードフレーム８２は、ダイパッド部８２１および端子部８２２を含んでいる。
ダイパッド部８２１は、半導体素子１０を搭載する部分である。本実施形態においては、ダイパッド部８２１には、１つの半導体素子１０が搭載されており、導電性接合層３（素子接合層３１）を介して、半導体素子１０が接合されている。ダイパッド部８２１は、半導体素子１０の裏面電極１２に導通する。本実施形態においては、ダイパッド部８２１が、本開示の「第１導電体」に相当する。
端子部８２２は、一部が封止樹脂７から露出している。端子部８２２は、リード部材５１を介して、半導体素子１０の主面電極１１に導通している。本実施形態においては、端子部８２２が、本開示の「第２導電体」に相当する。
本実施形態においては、リード部材５１は、一方の端縁がリード接合層３２１を介して半導体素子１０の主面電極１１に接合され、他方の端縁がリード接合層３２２を介して端子部８２２に接合されている。
半導体装置Ａ５によれば、半導体装置Ａ１と同様に、突起５２１が形成されたリード部材５１を備えている。したがって、半導体装置Ａ５は、第１実施形態の半導体装置Ａ１と同様に、リード部材５１の変形を抑制することが可能である。なお、その他、半導体装置Ａ５において、半導体装置Ａ１と同じ構成であるものについては、半導体装置Ａ１と同じ効果を奏することができる。
第１実施形態ないし第５実施形態では、複数の突起５２１は、幅方向ｘに連続して並んでいる場合を示したが、これに限定されない。たとえば、図３１に示すように、各突起５２１が所定の間隔Δｄで等間隔に配置されていてもよい。なお、各突起５２１の配列は、等間隔でなくてもよい。この場合であっても、突起５２１によって、リード部材５１の変形を抑制することができる。また、複数の突起５２１だけでなく、複数の突起５２２，５４１，５４２においても同様に変形することもできる。なお、図３１においては、半導体素子１０Ａにおいて、主面電極１１の第１電極１１１が絶縁膜１３によって複数の領域に分割されている場合を示している。
第１実施形態ないし第５実施形態では、複数の突起５２１は、その形状が、平面視において奥行き方向ｙに延びており、かつ、奥行き方向ｙに見て台形である場合を示したが、これに限定されない。たとえば、奥行き方向ｙに見て半円形状であってもよいし、平面視において幅方向ｘに延びていてもよいし、図３２に示すように、各突起５２１が角錐台形状であってもよい。この場合であっても、突起５２１によって、リード部材５１の変形を抑制することができる。また、複数の突起５２１だけでなく、複数の突起５２２，５４１，５４２においても同様に変形することもできる。なお、図３２においては、半導体素子１０Ａにおいて、主面電極１１の第１電極１１１が絶縁膜１３によって複数の領域に分割されている場合を示している。
第１実施形態ないし第５実施形態では、各リード部材５１，５３において、第１接合部５１１，５３１および第２接合部５１２，５３２をともに、導電性接合層３によって接合する場合を示したが、これに限定されない。たとえば、第１接合部５１１，５３１あるいは第２接合部５１２，５３２のいずれか一方を、レーザ光を用いたレーザ溶接によって接合してもよい。なお、半導体素子１０への影響を考慮して、半導体素子１０の主面電極１１に接合される第１接合部５１１，５３１ではなく、半導体素子１０の主面電極１１に接合されない第２接合部５１２，５３２をレーザ溶接によって接合するほうが好ましい。図３３は、第１実施形態にかかるリード部材５１において、第２接合部５１２をレーザ溶接によって接合した場合を示している。このような変形例においては、図３３に示すように、第２接合部５１２は、突起５２２が形成されておらず、レーザ溶接によって形成されうる溶接痕Ｍ１が形成されている。
本開示にかかる半導体装置およびその製造方法は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成、および、本開示の半導体装置の製造方法の各工程の具体的な処理は、種々に設計変更自在である。
〔付記１〕
第１方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、
前記素子裏面に対向しており、前記裏面電極が導通接合された第１導電体と、
前記第１導電体と離間して配置されており、前記主面電極に導通する第２導電体と、
前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第２導電体とを接続する接続部材と、
を備えており、
前記接続部材は、前記接続部材主面から前記第１方向に突き出た第１の突起を含み、かつ、第１接合層を介して前記主面電極に接合されており、
前記第１の突起は、前記第１方向に見て、前記主面電極に重なる、半導体装置。
〔付記２〕
前記第１の突起は、前記第１方向に見て、前記第１方向に直交する第２方向に延びている、
付記１に記載の半導体装置。
〔付記３〕
前記第１の突起は、前記接続部材主面から起き上がる一対の第１側面を有しており、
前記一対の第１側面は、前記第１方向および前記第２方向に直交する第３方向に離間している、
付記２に記載の半導体装置。
〔付記４〕
前記一対の第１側面は、前記接続部材主面に対して傾斜している、
付記３に記載の半導体装置。
〔付記５〕
前記一対の第１側面がなす角度は、６０～１２０°である、
付記４に記載の半導体装置。
〔付記６〕
前記第１の突起は、前記一対の第１側面に繋がる第１頂面をさらに有している、
付記３ないし付記５のいずれか一項に記載の半導体装置。
〔付記７〕
前記第１頂面は、平坦である、
付記６に記載の半導体装置。
〔付記８〕
前記第１頂面は、前記接続部材主面に対して傾斜している、
付記７に記載の半導体装置。
〔付記９〕
前記接続部材と前記第２導電体との間に介在し、前記接続部材と前記第２導電体とを導通させる第２接合層を、さらに備えている、
付記１ないし付記８のいずれか一項に記載の半導体装置。
〔付記１０〕
前記接続部材は、前記接続部材主面から前記第１方向に突き出た１以上の第２の突起を含んでおり、
前記１以上の第２の突起の各々は、前記第１方向に見て、前記第２接合層に重なる、
付記９に記載の半導体装置。
〔付記１１〕
前記第２の突起は、前記第１方向に見て、前記第１方向に直交する第２方向に延びている、
付記１０に記載の半導体装置。
〔付記１２〕
前記第２の突起は、前記接続部材主面から起き上がる一対の第２側面を有しており、
前記一対の第２側面は、前記第１方向および前記第２方向に直交する第３方向に離間している、
付記１１に記載の半導体装置。
〔付記１３〕
前記一対の第２側面は、前記接続部材主面に対して傾斜している、
付記１２に記載の半導体装置。
〔付記１４〕
前記一対の第２側面がなす角度は、６０～１２０°である、
付記１３に記載の半導体装置。
〔付記１５〕
前記第２の突起は、前記一対の第２側面に繋がる第２頂面をさらに有している、
付記１２ないし付記１４のいずれか一項に記載の半導体装置。
〔付記１６〕
前記接続部材は、前記半導体素子に接合された第１接合部および前記第２導電体に接合された第２接合部を含んでおり、
前記第２接合部の前記第１方向の寸法は、前記第１接合部の前記第１方向の寸法よりも大きい、
付記１ないし付記１５のいずれか一項に記載の半導体装置。
〔付記１７〕
前記接続部材は、前記第１接合部と前記第２接合部とを繋ぐ連絡部をさらに含んでおり、
前記接続部材主面は、前記第１接合部、前記第２接合部および前記連絡部の前記第１方向の一方を向く各表面によって形成されている、
付記１６に記載の半導体装置。
〔付記１８〕
前記連絡部は、前記第１方向に直交する第３方向において、前記第１接合部に重なる、付記１７に記載の半導体装置。
〔付記１９〕
前記半導体素子は、第３接合層を介して前記第１導電体に導通接合されている、
付記１ないし付記１８のいずれか一項に記載の半導体装置。
〔付記２０〕
前記半導体素子は、パワーＭＯＳＦＥＴである、
付記１ないし付記１９のいずれか一項に記載の半導体装置。
〔付記２１〕
前記第１接合層は、焼結金属である、
付記１ないし付記２０のいずれか一項に記載の半導体装置。
〔付記２２〕
前記半導体素子、前記接続部材、前記第１接合層、前記第１導電体の少なくとも一部、および、前記第２導電体の少なくとも一部を覆う封止樹脂をさらに備えている、
付記１ないし付記２１のいずれか一項に記載の半導体装置。
〔付記２３〕
第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
互いに離間して配置された第１導電体および第２導電体と、
前記第１方向の一方を向く接続部材主面を有し、かつ、前記接続部材主面から前記第１方向に突き出た第１の突起を含む接続部材と、
を備え、
前記接続部材を準備する接続部材準備工程と、
前記半導体素子を、前記第１導電体に搭載するマウント工程と、
前記素子主面の上に焼結用金属材料を形成する焼結用金属材料形成工程と、
前記接続部材主面を前記素子主面と同じ方向を向く姿勢であり、かつ、前記第１方向に見て、前記焼結用金属材料と前記第１の突起とが重なるように、前記接続部材の一部を前記焼結用金属材料の上に載置する接続工程と、
前記第１の突起が形成された側から前記接続部材を加圧部材によって加圧し、かつ、加熱することで、前記焼結用金属材料を焼結金属にする加圧加熱工程と、
を有する、半導体装置の製造方法。

Claims (24)

  1. 第１方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、
    前記素子裏面に対向しており、前記裏面電極が導通接合された第１導電体と、
    前記第１導電体と離間して配置されており、前記主面電極に導通する第２導電体と、
    前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第２導電体とを接続する接続部材と、
    を備えており、
    前記接続部材は、前記接続部材主面から前記第１方向に突き出た第１の突起を含み、かつ、第１接合層を介して前記主面電極に接合されており、
    前記第１の突起は、前記第１方向に見て、前記主面電極に重なり、
    前記接続部材は、前記半導体素子に接合された第１接合部と、前記第２導電体に接合された第２接合部と、前記第１接合部と前記第２接合部とを繋ぐ連絡部とを含んでおり、
    前記接続部材主面は、前記第１接合部、前記第２接合部および前記連絡部の前記第１方向の一方を向く各表面によって形成されており、
    前記第１の突起の全体が、前記接続部材主面の前記第１方向の一方に位置する、
    半導体装置。
  2. 前記第１の突起は、前記第１方向に見て、前記第１方向に直交する第２方向に延びている、
    請求項１に記載の半導体装置。
  3. 前記第１の突起は、前記接続部材主面から起き上がる一対の第１側面を有しており、
    前記一対の第１側面は、前記第１方向および前記第２方向に直交する第３方向に離間している、
    請求項２に記載の半導体装置。
  4. 前記一対の第１側面は、前記接続部材主面に対して傾斜している、
    請求項３に記載の半導体装置。
  5. 前記一対の第１側面がなす角度は、６０～１２０°である、
    請求項４に記載の半導体装置。
  6. 前記第１の突起は、前記一対の第１側面に繋がる第１頂面をさらに有している、
    請求項３ないし請求項５のいずれか一項に記載の半導体装置。
  7. 前記第１頂面は、平坦である、
    請求項６に記載の半導体装置。
  8. 前記第１頂面は、前記接続部材主面に対して傾斜している、
    請求項７に記載の半導体装置。
  9. 前記接続部材と前記第２導電体との間に介在し、前記接続部材と前記第２導電体とを導通させる第２接合層を、さらに備えている、
    請求項１ないし請求項８のいずれか一項に記載の半導体装置。
  10. 前記接続部材は、前記接続部材主面から前記第１方向に突き出た１以上の第２の突起を含んでおり、
    前記１以上の第２の突起の各々は、前記第１方向に見て、前記第２接合層に重なる、
    請求項９に記載の半導体装置。
  11. 前記第２の突起は、前記第１方向に見て、前記第１方向に直交する第２方向に延びている、
    請求項１０に記載の半導体装置。
  12. 前記第２の突起は、前記接続部材主面から起き上がる一対の第２側面を有しており、
    前記一対の第２側面は、前記第１方向および前記第２方向に直交する第３方向に離間している、
    請求項１１に記載の半導体装置。
  13. 前記一対の第２側面は、前記接続部材主面に対して傾斜している、
    請求項１２に記載の半導体装置。
  14. 前記一対の第２側面がなす角度は、６０～１２０°である、
    請求項１３に記載の半導体装置。
  15. 前記第２の突起は、前記一対の第２側面に繋がる第２頂面をさらに有している、
    請求項１２ないし請求項１４のいずれか一項に記載の半導体装置。
  16. 前記第２接合部の前記第１方向の寸法は、前記第１接合部の前記第１方向の寸法よりも大きい、
    請求項１ないし請求項１５のいずれか一項に記載の半導体装置。
  17. 前記連絡部は、前記第１方向に直交する第３方向において、前記第１接合部に重なる、請求項１ないし請求項１６のいずれか一項に記載の半導体装置。
  18. 前記半導体素子は、第３接合層を介して前記第１導電体に導通接合されている、
    請求項１ないし請求項１７のいずれか一項に記載の半導体装置。
  19. 前記半導体素子は、パワーＭＯＳＦＥＴである、
    請求項１ないし請求項１８のいずれか一項に記載の半導体装置。
  20. 前記第１接合層は、焼結金属である、
    請求項１ないし請求項１９のいずれか一項に記載の半導体装置。
  21. 前記半導体素子、前記接続部材、前記第１接合層、前記第１導電体の少なくとも一部、および、前記第２導電体の少なくとも一部を覆う封止樹脂をさらに備えている、
    請求項１ないし請求項２０のいずれか一項に記載の半導体装置。
  22. 第１方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、
    前記素子裏面に対向しており、前記裏面電極が導通接合された第１導電体と、
    前記第１導電体と離間して配置されており、前記主面電極に導通する第２導電体と、
    前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第２導電体とを接続する接続部材と、
    を備えており、
    前記接続部材は、前記接続部材主面から前記第１方向に突き出た第１の突起を含み、かつ、第１接合層を介して前記主面電極に接合されており、
    前記第１の突起は、前記第１方向に見て前記主面電極に重なり、且つ、前記第１方向に見て前記第１方向に直交する第２方向に延びており、
    前記第１の突起は、前記接続部材主面から起き上がる一対の第１側面、および、前記一対の第１側面に繋がる第１頂面を有しており、
    前記一対の第１側面は、前記第１方向および前記第２方向に直交する第３方向に離間している、
    前記第１頂面は、平坦であり、且つ、前記第１頂面は、前記接続部材主面に対して傾斜している、
    半導体装置。
  23. 第１方向において互いに反対側を向く素子主面および素子裏面を有しており、前記素子主面に主面電極および前記素子裏面に裏面電極が形成された半導体素子と、
    前記素子裏面に対向しており、前記裏面電極が導通接合された第１導電体と、
    前記第１導電体と離間して配置されており、前記主面電極に導通する第２導電体と、
    前記素子主面と同じ方向を向く接続部材主面を有しており、前記主面電極と前記第２導電体とを接続する接続部材と、
    を備えており、
    前記接続部材は、前記接続部材主面から前記第１方向に突き出た第１の突起を含み、かつ、第１接合層を介して前記主面電極に接合されており、
    前記第１の突起は、前記第１方向に見て、前記主面電極に重なり、
    前記第１接合層は、焼結金属である、
    半導体装置。
  24. 第１方向において互いに反対側を向く素子主面および素子裏面を有する半導体素子と、
    互いに離間して配置された第１導電体および第２導電体と、
    前記第１方向の一方を向く接続部材主面を有し、かつ、前記接続部材主面から前記第１方向に突き出た第１の突起を含む接続部材と、
    を備え、
    前記接続部材を準備する接続部材準備工程と、
    前記半導体素子を、前記第１導電体に搭載するマウント工程と、
    前記素子主面の上に焼結用金属材料を形成する焼結用金属材料形成工程と、
    前記接続部材主面を前記素子主面と同じ方向を向く姿勢であり、かつ、前記第１方向に見て、前記焼結用金属材料と前記第１の突起とが重なるように、前記接続部材の一部を前記焼結用金属材料の上に載置する接続工程と、
    前記第１の突起が形成された側から前記接続部材を加圧部材によって加圧し、かつ、加熱することで、前記焼結用金属材料を焼結金属にする加圧加熱工程と、
    を有する、半導体装置の製造方法。
JP2020550411A 2018-10-09 2019-09-30 半導体装置および半導体装置の製造方法 Active JP7322054B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023122060A JP2023139229A (ja) 2018-10-09 2023-07-26 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018190763 2018-10-09
JP2018190763 2018-10-09
PCT/JP2019/038445 WO2020075549A1 (ja) 2018-10-09 2019-09-30 半導体装置および半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023122060A Division JP2023139229A (ja) 2018-10-09 2023-07-26 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2020075549A1 JPWO2020075549A1 (ja) 2021-09-09
JP7322054B2 true JP7322054B2 (ja) 2023-08-07

Family

ID=70164519

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020550411A Active JP7322054B2 (ja) 2018-10-09 2019-09-30 半導体装置および半導体装置の製造方法
JP2023122060A Pending JP2023139229A (ja) 2018-10-09 2023-07-26 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023122060A Pending JP2023139229A (ja) 2018-10-09 2023-07-26 半導体装置

Country Status (5)

Country Link
US (1) US11710705B2 (ja)
JP (2) JP7322054B2 (ja)
CN (2) CN112805827B (ja)
DE (1) DE112019005059T5 (ja)
WO (1) WO2020075549A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024018795A1 (ja) * 2022-07-21 2024-01-25 ローム株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264266A (ja) 2002-03-08 2003-09-19 Fuji Electric Co Ltd 半導体装置
JP2006165518A (ja) 2004-11-09 2006-06-22 Toshiba Corp 半導体装置製造用超音波接合装置、半導体装置、及び製造方法
JP2016111083A (ja) 2014-12-03 2016-06-20 三菱電機株式会社 パワーモジュール及びその製造方法
JP2016139635A (ja) 2015-01-26 2016-08-04 三菱電機株式会社 電力用半導体装置
JP2017034167A (ja) 2015-08-04 2017-02-09 株式会社日本自動車部品総合研究所 半導体装置
JP2018116995A (ja) 2017-01-17 2018-07-26 三菱マテリアル株式会社 パワーモジュールの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5134582B2 (ja) * 2009-02-13 2013-01-30 日立オートモティブシステムズ株式会社 接続構造およびパワーモジュール
TWI689020B (zh) 2014-12-17 2020-03-21 美商阿爾發金屬化工公司 用於晶粒及夾扣附著之方法
JP6885701B2 (ja) * 2016-10-17 2021-06-16 ローム株式会社 半導体装置
US20180240778A1 (en) * 2017-02-22 2018-08-23 Intel Corporation Embedded multi-die interconnect bridge with improved power delivery

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003264266A (ja) 2002-03-08 2003-09-19 Fuji Electric Co Ltd 半導体装置
JP2006165518A (ja) 2004-11-09 2006-06-22 Toshiba Corp 半導体装置製造用超音波接合装置、半導体装置、及び製造方法
JP2016111083A (ja) 2014-12-03 2016-06-20 三菱電機株式会社 パワーモジュール及びその製造方法
JP2016139635A (ja) 2015-01-26 2016-08-04 三菱電機株式会社 電力用半導体装置
JP2017034167A (ja) 2015-08-04 2017-02-09 株式会社日本自動車部品総合研究所 半導体装置
JP2018116995A (ja) 2017-01-17 2018-07-26 三菱マテリアル株式会社 パワーモジュールの製造方法

Also Published As

Publication number Publication date
JPWO2020075549A1 (ja) 2021-09-09
US20220037260A1 (en) 2022-02-03
CN117878082A (zh) 2024-04-12
WO2020075549A1 (ja) 2020-04-16
US11710705B2 (en) 2023-07-25
JP2023139229A (ja) 2023-10-03
CN112805827B (zh) 2023-12-12
DE112019005059T5 (de) 2021-07-01
CN112805827A (zh) 2021-05-14

Similar Documents

Publication Publication Date Title
JP7326314B2 (ja) 半導体装置および半導体装置の製造方法
US7271477B2 (en) Power semiconductor device package
US12040301B2 (en) Semiconductor device
WO2020255663A1 (ja) 半導体装置及び半導体装置の製造方法
JP2023139229A (ja) 半導体装置
JP5553766B2 (ja) 半導体装置とその製造方法
WO2022113617A1 (ja) 半導体装置
JP7365368B2 (ja) 半導体装置
WO2022130889A1 (ja) 半導体装置
US20230260922A1 (en) Semiconductor device and method for manufacturing semiconductor device
US8378468B2 (en) Semiconductor device and method of manufacturing the same
JP7329919B2 (ja) 半導体装置、半導体装置の製造方法及びクリップリード
US20220084900A1 (en) Semiconductor device
JP2022143167A (ja) 半導体装置
WO2024116743A1 (ja) 半導体装置
WO2024029249A1 (ja) 半導体装置
WO2024004614A1 (ja) 半導体装置
WO2024116899A1 (ja) 半導体装置、および半導体装置の製造方法
WO2022168618A1 (ja) 半導体装置
WO2023063025A1 (ja) 半導体装置
WO2021079913A1 (ja) 半導体装置
WO2022259809A1 (ja) 半導体装置
JP2006005292A (ja) 圧接型半導体装置
JP2022143166A (ja) 半導体装置
JP2022143168A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220415

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230627

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230726

R150 Certificate of patent or registration of utility model

Ref document number: 7322054

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150