JP6885701B2 - 半導体装置 - Google Patents

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Description

本発明は、単結晶の真性半導体材料に対して微細加工を施すことにより形成された基板に半導体素子を搭載した半導体装置に関する。
近年、ＬＳＩ製造技術を応用することで、微細加工したＳｉ基板（シリコンウエハ）に様々な半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。このようなマイクロマシンの製造にあたっては、Ｓｉ基板の微細加工手法としてアルカリ溶液を用いた異方性エッチングが適用されている。異方性エッチングによって、半導体素子を搭載する微細な凹部がＳｉ基板に精度良く形成することができる。
たとえば特許文献１に、先述のマイクロマシンの製造技術に基づく半導体装置（ＬＥＤパッケージ）が開示されている。当該半導体装置は、底面および側面を有するホーン（凹部）をＳｉ基板に形成し、ホーンの底面にＬＥＤチップが搭載されたものである。ホーンは、Ｓｉ基板の（１００）面から異方性エッチングにより形成される。このため、ホーンの側面は、ホーンの底面に対して傾斜し、かつ（１１１）面から構成される。また、ホーンの底面および側面には、ＬＥＤチップに導通する電極が形成されている。電極は、ホーンを含むＳｉ基板にスパッタリング法などにより成膜されたＴｉ層およびＣｕ層に対し、フォトリソグラフィおよびエッチングによりパターニングされたものである。電極を形成した後、ホーンの底面にＬＥＤチップを搭載し、ホーンに充填された樹脂モールドを形成することによって、当該半導体装置が製造される。
また、特許文献２に、小型化を図った半導体装置が開示されている。当該半導体装置は、ビアホールが設けられた２つの合成樹脂フィルムを加熱圧着により接合させた回路基板（絶縁基板）にＩＣチップが搭載されたものである。ビアホールの内部には導電性の接続材料が充填されているため、回路基板はＩＣチップが搭載される搭載面と、その反対側を向く裏面との双方から当該接続材料が露出した構成となっている。裏面から露出する当該接続材料に接するように、たとえばはんだからなるバンプが形成されている。
特許文献２に開示されている半導体装置の回路基板において、ビアホールの内部に充填されている接続材料はＣｕ、Ａｇなどの金属粒子を含有した導電性ペーストから構成される。このため、当該半導体装置の製造過程においてビアホールの内部に導電性ペーストを充填する際に、回路基板の裏面から導電性ペーストの一部が溢れ出る可能性がある。導電性ペーストの一部が回路基板の裏面から溢れ出た状態でバンプを形成するとバンプの大きさが過大となるため、当該半導体装置を実装した際にショートを引き起こすことが懸念される。このため、半導体装置の信頼性が低下するおそれがある。
特開２００５−２７７３８０号公報 特開２００５−３４０３７８号公報
本発明は上記事情に鑑み、信頼性の向上を図った半導体装置およびその製造方法を提供することをその課題とする。
本発明の第１の側面によって提供される半導体装置は、半導体素子と、厚さ方向において互いに反対側を向く主面および裏面を有するとともに、前記裏面から窪み、かつ前記半導体素子を搭載する凹部が形成された基板と、前記凹部および前記基板の前記裏面に配置され、かつ前記半導体素子に導通する導電部と、前記基板の前記裏面に配置された前記導電部に接する第１導通面と、前記基板の前記裏面と同方向を向く第２導通面と、前記第１導通面と前記第２導通面との間に挟まれた側面とを有する柱状体と、前記基板の前記裏面と同方向を向く実装面を有し、かつ前記柱状体の前記側面および前記半導体素子を覆う封止樹脂と、前記柱状体の前記第２導通面に接し、かつ前記封止樹脂の前記実装面から外部に露出するパッド層と、を備え、前記基板は、単結晶の真性半導体材料から構成され、前記基板の厚さ方向において、前記柱状体の前記第２導通面は、前記封止樹脂の前記実装面と前記基板の前記裏面との間に位置することを特徴としている。
本発明の実施において好ましくは、前記パッド層は、互いに積層された内部層および外部層を含み、前記内部層が前記柱状体の前記第２導通面に接し、前記外部層が外部に露出している。
本発明の実施において好ましくは、前記内部層は、前記柱状体の前記第２導通面と、前記第２導通面を取り囲む前記封止樹脂の内周面とによって構成された空洞部を埋める埋設部を有する。
本発明の実施において好ましくは、前記内部層は、前記封止樹脂の前記実装面から外部に向けて突出する突出部を有する。
本発明の実施において好ましくは、前記内部層は、Ｎｉから構成され、前記外部層は、Ａｕから構成される。
本発明の実施において好ましくは、前記パッド層は、前記内部層と前記外部層との間に介在する中間層を含む。
本発明の実施において好ましくは、前記中間層は、Ｐｄから構成される。
本発明の実施において好ましくは、前記柱状体の形状は、直方体状である。
本発明の実施において好ましくは、前記柱状体は、Ｃｕから構成される。
本発明の実施において好ましくは、前記基板の厚さ方向において、前記封止樹脂の前記実装面と前記基板の前記裏面との間に前記半導体素子の一部が位置する。
本発明の実施において好ましくは、前記凹部は、前記半導体素子を搭載する前記導電部が配置された底面と、前記底面および前記基板の前記裏面につながる中間面と、を有し、前記底面は、前記基板の厚さ方向に対して直交し、前記中間面は、前記底面に対して傾斜している。
本発明の実施において好ましくは、平面視における前記凹部の前記底面の形状は、矩形状である。
本発明の実施において好ましくは、前記凹部の前記中間面は、前記基板の厚さ方向に対して直角である第１方向に沿って互いに離間した一対の面から構成され、前記凹部には、前記基板の厚さ方向および前記第１方向の双方に対して直角である第２方向に沿って互いに離間した一対の開口部が形成され、各々の前記開口部から前記封止樹脂が露出している。
本発明の実施において好ましくは、前記底面に対する各々の前記中間面の傾斜角は、ともに同一である。
本発明の実施において好ましくは、前記真性半導体材料は、Ｓｉである。
本発明の実施において好ましくは、前記基板の前記裏面は、（１００）面である。
本発明の実施において好ましくは、前記半導体素子と前記凹部の前記底面に配置された前記導電部との間に介在する接合層を備える。
本発明の実施において好ましくは、前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。
本発明の実施において好ましくは、前記導電部は、互いに積層された下地層およびめっき層から構成され、前記下地層は、前記基板に接し、かつ前記めっき層よりも薄く設定されている。
本発明の実施において好ましくは、前記下地層は、前記基板に接する第１下地層と、前記第１下地層と前記めっき層との間に介在する第２下地層と、を含み、前記第２下地層および前記めっき層は、ともに同一の材料から構成される。
本発明の実施において好ましくは、前記第２下地層および前記めっき層は、ともにＣｕから構成される。
本発明の実施において好ましくは、前記第１下地層は、Ｔｉから構成される。
本発明の第２の側面によって提供される半導体装置の製造方法は、厚さ方向において互いに反対側を向く主面および裏面を有し、かつ単結晶の真性半導体材料から構成される基材に、前記裏面から窪み、かつ底面を有する溝部を形成する工程と、前記溝部および前記基材の前記裏面に接する導電層を形成する工程と、前記基材の前記裏面に形成された前記導電層に接する柱状体を形成する工程と、前記溝部の前記底面に形成された前記導電層に半導体素子を搭載する工程と、前記柱状体および前記半導体素子を覆う封止樹脂を形成する工程と、前記封止樹脂から前記柱状体を露出させる工程と、前記封止樹脂から露出した前記柱状体に接するパッド層を形成する工程と、を備え、前記パッド層を形成する工程では、前記封止樹脂から露出した前記柱状体の一部を除去した後に前記パッド層を形成することを特徴としている。
本発明の実施において好ましくは、前記柱状体を形成する工程では、電解めっきにより前記柱状体を形成する。
本発明の実施において好ましくは、前記パッド層を形成する工程では、エッチングにより前記封止樹脂から露出した前記柱状体の一部を除去する。
本発明の実施において好ましくは、前記封止樹脂から前記柱状体を露出させる工程では、前記封止樹脂の一部を機械研削で除去することにより前記柱状体を露出させる。
本発明の実施において好ましくは、前記パッド層を形成する工程では、無電解めっきにより前記パッド層を形成する。
本発明の実施において好ましくは、前記溝部を形成する工程では、異方性エッチングにより前記溝部を形成する。
本発明の実施において好ましくは、前記真性半導体材料は、Ｓｉであり、前記基材の前記裏面は、（１００）面である。
本発明の実施において好ましくは、前記導電層を形成する工程では、スパッタリング法により前記溝部および前記基材の前記裏面に接する下地層を形成する工程と、電解めっきにより前記下地層に接するめっき層を形成する工程と、を含む。
本発明の実施において好ましくは、前記導電層を形成する工程では、前記めっき層を形成した後に、前記溝部の前記底面に形成された前記めっき層に接するように、電解めっきにより前記半導体素子を搭載するための接合層を形成する工程を含む。
本発明にかかる半導体装置は、基板の裏面に配置された導電部に接する第１導通面と、半導体素子を覆う封止樹脂から外部に露出するパッド層に接する第２導通面とを有する柱状体を備える。基板の厚さ方向において、第２導通面は、封止樹脂の実装面と裏面との間に位置する。このような構成をとることによって、柱状体の一部が実装面から溢れ出ないため、所定の大きさのパッド層を形成することができる。したがって、当該半導体装置によれば、装置の信頼性の向上を図ることが可能となる。
また、本発明にかかる半導体装置の製造方法によれば、パッド層を形成する工程において、封止樹脂から露出した柱状体の一部を除去した後にパッド層を形成する。このような製造方法をとることによって、当該半導体装置において柱状体の一部が封止樹脂の実装面から溢れ出ない構成とすることができる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明にかかる半導体装置の斜視図（封止樹脂を透過）である。 図１に示す半導体装置の底面図（封止樹脂を透過）である。 図１に示す半導体装置の正面図である。 図１に示す半導体装置の右側面図である。 図２のＶ−Ｖ線に沿う断面図である。 図２のＶＩ−ＶＩ線に沿う断面図である。 図６の部分拡大図である。 本発明にかかる半導体装置の変形例の部分拡大断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 図１０のＸＩ−ＸＩ線に沿う断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図２３の部分拡大図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図２５の部分拡大図である。 図１に示す半導体装置の製造方法を説明する平面図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
図１〜図８に基づき、本発明にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１、導電部２０、柱状体２９、半導体素子３１、接合層３２、封止樹脂４およびパッド層５を備える。
図１は、半導体装置Ａ１０の斜視図（半導体装置Ａ１０の底面が図１の上方に位置）である。図２は、半導体装置Ａ１０の底面図である。図１および図２は、理解の便宜上、封止樹脂４を透過している。なお、図１は、透過した封止樹脂４の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１０の正面図である。図４は、半導体装置Ａ１０の右側面図である。図５は、図２のＶ−Ｖ線に沿う断面図である。図６は、図２のＶＩ−ＶＩ線に沿う断面図である。図７は、図５の部分拡大図である。図８は、半導体装置Ａ１０の変形例である半導体装置Ａ１１の部分拡大断面図である。図８の断面位置および範囲は、図７と同一である。
これらの図に示す半導体装置Ａ１０は、様々な電子機器の回路基板に表面実装される。図１に示すように、半導体装置Ａ１０の基板１の厚さ方向Ｚ視（以下「平面視」という。）の形状は矩形状である。ここで、説明の便宜上、基板１の厚さ方向Ｚに対して直角である半導体装置Ａ１０の長辺方向を第１方向Ｘと呼ぶ。また、基板１の厚さ方向Ｚおよび第１方向Ｘに対していずれも直角である半導体装置Ａ１０の短辺方向を第２方向Ｙと呼ぶ。
基板１は、図１〜図６に示すように、半導体素子３１を収容し、かつ半導体装置Ａ１０を回路基板に実装するための部材である。基板１は、単結晶の真性半導体材料から構成され、本実施形態にかかる真性半導体材料はＳｉである。基板１の平面視の形状は、長辺が第１方向Ｘに沿った矩形状である。基板１は、主面１１、裏面１２、第１基板側面１３１、第２基板側面１３２および凹部１４を有する。
図１〜図５に示すように、主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向く面である。また、主面１１および裏面１２は、ともに基板１の厚さ方向Ｚに対して直交する平坦面である。主面１１は、図３〜図５に示す基板１の上面であり、かつ形状が矩形状の面である。主面１１は、半導体装置Ａ１０の外部に露出している。裏面１２は、図３〜図５に示す基板１の下面であり、かつ第１方向Ｘに沿って離間した一対の面から構成される。各々の裏面１２の形状は矩形状である。平面視において、一対の裏面１２の間に凹部１４が位置している。裏面１２には導電部２０の一部が配置されている。また、導電部２０が配置されていない裏面１２は、封止樹脂４に覆われている。このため、裏面１２は導電部２０および封止樹脂４に接している。なお、本実施形態にかかる裏面１２は（１００）面である。
図１〜図４に示すように、第１基板側面１３１は、主面１１および裏面１２の双方に挟まれ、かつ直交するとともに、第１方向Ｘに沿って互いに離間した一対の平坦面である。各々の第１基板側面１３１の形状は矩形状である。また、図１〜図４に示すように、第２基板側面１３２は、主面１１および裏面１２の双方に挟まれ、かつ直交するとともに、第２方向Ｙに沿って互いに離間した一対の平坦面である。各々の第２基板側面１３２は平坦面である。第１方向Ｘにおける各々の第２基板側面１３２の両端は、一対の第１基板側面１３１につながっている。
図１、図２、図５および図６に示すように、凹部１４は、裏面１２から窪み、かつ半導体素子３１を搭載する部分である。平面視における凹部１４の形状は矩形状である。凹部１４には導電部２０の一部が配置され、かつ封止樹脂４が充填されている。このため、凹部１４は導電部２０および封止樹脂４に接している。凹部１４は底面１４１および中間面１４２を有する。
図１、図５および図６に示すように、底面１４１は、基板１の厚さ方向Ｚにおいて主面１１と裏面１２との間に位置し、かつ基板１の厚さ方向Ｚに対して直交する平坦面である。平面視における底面１４１の形状は矩形状である。底面１４１には、半導体素子３１を搭載する導電部２０が配置されている。
図１および図５に示すように、中間面１４２は、底面１４１および裏面１２につながり、かつ底面１４１に対して傾斜する平坦面である。本実施形態にかかる中間面１４２は、第１方向Ｘに沿って互いに離間した一対の面から構成される。底面１４１に対する各々の中間面１４２の傾斜角は、ともに同一である。当該傾斜角の大きさは５４．７４°である。各々の中間面１４２には導電部２０の一部が配置されている。なお、本実施形態にかかる中間面１４２は（１１１）面である。
図１および図３に示すように、凹部１４には、第２方向Ｙに沿って互いに離間した一対の開口部１４３が形成されている。一対の開口部１４３は、底面１４１および一対の中間面１４２により構成される。各々の開口部１４３の形状は台形状である。また、各々の開口部１４３から封止樹脂４が露出している。
導電部２０は、図１、図２、図５および図６に示すように、基板１の凹部１４および裏面１２に接して配置され、かつ半導体素子３１に導通する導電部材である。導電部２０は、互いに積層された下地層２１およびめっき層２２から構成される。下地層２１は、基板１に接し、かつめっき層２２に覆われている。本実施形態においては、下地層２１の厚さは２００〜３００ｎｍであり、めっき層２２の厚さは３〜１０μｍである。このため、下地層２１の厚さはめっき層２２の厚さよりも薄く設定されている。下地層２１は、基板１に接する第１下地層２１１と、第１下地層２１１とめっき層２２との間に介在する第２下地層２１２とを含む。本実施形態においては、第１下地層２１１はＴｉから構成され、第２下地層２１２はＣｕから構成される。また、本実施形態にかかるめっき層２２はＣｕから構成される。このため、第２下地層２１２およびめっき層２２は、ともに同一の材料から構成される。
導電部２０は、図１、図２および図５に示すように、底面導電部２０１、中間面導電部２０２および裏面導電部２０３を含む。底面導電部２０１は、凹部１４の底面１４１に接して配置された導電部２０の一部である。半導体素子３１は、底面導電部２０１に搭載されることにより導電部２０に導通している。中間面導電部２０２は、凹部１４の中間面１４２に接して配置された導電部２０の一部である。中間面導電部２０２は、一端が底面導電部２０１につながり、他端が裏面導電部２０３につながっている。このため、中間面導電部２０２により底面導電部２０１と裏面導電部２０３は互いに導通している。裏面導電部２０３は、基板１の裏面１２に接して配置された導電部２０の一部である。裏面導電部２０３は柱状体２９に導通している。なお、底面導電部２０１、中間面導電部２０２および裏面導電部２０３の形状は一例であり、実際の半導体装置Ａ１０におけるこれらの形状は自在に設定することができる。
柱状体２９は、図１、図５および図７に示すように、第１導通面２９１、第２導通面２９２および側面２９３を有し、かつ導電部２０に導通する導電部材である。本実施形態にかかる第１導通面２９１は、形状が直方体状であり、かつＣｕから構成される。第１導通面２９１は、導電部２０の裏面導電部２０３に接し、かつ形状が矩形状の面である。第２導通面２９２は、パッド層５に接し、かつ形状が矩形状の面である。基板１の厚さ方向Ｚにおいて、第２導通面２９２は、後述する封止樹脂４の実装面４１と基板１の裏面１２との間に位置する。側面２９３は、第１導通面２９１と第２導通面２９２との間に挟まれ、かつ封止樹脂４に覆われた面である。
半導体素子３１は、図１、図２、図５および図６に示すように、導電部２０の底面導電部２０１に接合層３２を介して接合されることによって、底面導電部２０１に搭載されている。本実施形態にかかる半導体素子３１はホール素子であり、たとえばＧａＡｓ型ホール素子である。ＧａＡｓ型ホール素子は、磁束密度の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。図５および図６に示す半導体素子３１の上面には、磁束密度の変化を検出する感磁面（図示略）が設けられている。なお、半導体素子３１は、集積回路（ＩＣ）などホール素子に限らず様々な機能を有する素子を採ることができる。また、本実施形態にかかる半導体素子３１は、いわゆるフリップチップ型の素子である。図５および図６に示す半導体素子３１の上面には、複数の電極バンプ３１１が配置されている。各々の電極バンプ３１１は、接合層３２に接している。本実施形態にかかる複数の電極バンプ３１１はＡｌから構成される。なお、本実施形態においては、基板１の厚さ方向Ｚにおいて、後述する封止樹脂４の実装面４１と基板１の裏面１２との間に半導体素子３１の一部が位置する。
接合層３２は、図１、図２、図５および図６に示すように、導電部２０の底面導電部２０１と半導体素子３１の電極バンプ３１１との間に介在する導電部材である。接合層３２によって、半導体素子３１は底面導電部２０１に固着により接続され、かつ導電部２０と半導体素子３１との導通が確保される。本実施形態にかかる接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。
封止樹脂４は、図２〜図７に示すように、凹部１４に充填されるとともに、柱状体２９の側面２９３および半導体素子３１を覆う絶縁部材である。封止樹脂４は、たとえば黒色のエポキシ樹脂である。封止樹脂４は、実装面４１、樹脂第１側面４２１、樹脂第２側面４２２、内周面４３および空洞部４４を有する。
図２〜図６に示すように、実装面４１は、基板１の裏面１２と同方向を向く平坦面である。半導体装置Ａ１０を回路基板に実装したとき、実装面４１は当該回路基板に対向する。実装面４１からパッド層５が半導体装置Ａ１０の外部に露出している。
図２〜図５に示すように、樹脂第１側面４２１は、基板１の厚さ方向Ｚにおいて、実装面４１および基板１の裏面１２の双方に挟まれ、かつ第１方向Ｘに沿って互いに離間した一対の平坦面である。各々の樹脂第１側面４２１は、形状が矩形状であり、かつ基板１の第１基板側面１３１と面一である。また、図２〜図４および図６に示すように、樹脂第２側面４２２は、基板１の厚さ方向Ｚにおいて、実装面４１および基板１の裏面１２の双方に挟まれ、かつ第２方向Ｙに沿って互いに離間した一対の平坦面である。各々の樹脂第２側面４２２は基板１の第２基板側面１３２と面一である。第１方向Ｘにおける各々の樹脂第２側面４２２の両端は、一対の樹脂第１側面４２１につながっている。各々の樹脂第２側面４２２の一部が凹部１４に形成された開口部１４３から露出している。
図７に示すように、内周面４３は、基板１の厚さ方向Ｚに沿って形成され、かつ実装面４１および柱状体２９の第２導通面２９２につながる面である。本実施形態にかかる内周面４３は、第２導通面２９２の四辺を取り囲んでいる。また、図７に示すように、空洞部４４は、封止樹脂４において第２導通面２９２および内周面４３によって構成される部分である。空洞部４４にはパッド層５の一部が埋められている。
パッド層５は、図１〜図７に示すように、柱状体２９に第２導通面２９２に接し、かつ封止樹脂４の実装面４１から半導体装置Ａ１０の外部に露出する導電部材である。本実施形態にかかるパッド層５は、互いに積層された内部層５１、外部層５２および中間層５３を含む。
図５および図７に示すように、内部層５１は、柱状体２９の第２導通面２９２に接するパッド層５の一部である。本実施形態にかかる内部層５１はＮｉから構成される。内部層５１は埋設部５１１および突出部５１２を有する。内部層５１は、第２導通面２９２に接し、かつ封止樹脂４の空洞部４４を埋める部分である。突出部５１２は、封止樹脂４の実装面４１から半導体装置Ａ１０の外部に向けて突出する部分である。本実施形態にかかる突出部５１２は、中間層５３に覆われている。
図５および図７に示すように、外部層５２は、半導体装置Ａ１０の外部に露出するパッド層５の一部である。本実施形態にかかる外部層５２はＡｕから構成される。本実施形態にかかる外部層５２は、中間層５３を覆っている。
図５および図７に示すように、中間層５３は、内部層５１と外部層５２との間に介在するパッド層５の一部である。本実施形態にかかる中間層５３はＰｄから構成される。ここで、図８は、半導体装置Ａ１０の変形例である半導体装置Ａ１１のパッド層５の拡大断面図である。図８に示すように、半導体装置Ａ１１は、半導体装置Ａ１０と異なり中間層５３が省略され、内部層５１の突出部５１２を外部層５２が覆う構成となっている。このように、中間層５３は省略することができる。
次に、図９〜図２７に基づき、半導体装置Ａ１０の製造方法の一例について説明する。
図９、図１２〜図２３および図２５は、半導体装置Ａ１０の製造工程を説明する断面図である。図１０および図２７は、半導体装置Ａ１０の製造工程を説明する平面図である。図１１は、図１０のＸＩ−ＸＩ線に沿う断面図である。図９、図１２〜図２３および図２５の断面位置および範囲は、図１１のそれらと同一である。図２４は、図２３の部分拡大図である。図２６は、図２５の部分拡大図である。なお、図９〜図２７において示される後述する基材８０の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙは、図１〜図６において示される基板１の厚さ方向Ｚ、第１方向Ｘおよび第２方向Ｙに対応している。
最初に、図９〜図１１に示すように、厚さ方向Ｚにおいて互いに反対側を向く主面８０１および裏面８０２を有し、かつ単結晶の真性半導体材料から構成される基材８０を用意し、裏面８０２から窪み、かつ底面８１１を有する溝部８１を基材８０に形成する。基材８０は、半導体装置Ａ１０の基板１に対応する部分の集合体である。本実施形態にかかる基材８０を構成する真性半導体材料はＳｉであり、たとえば基材８０はシリコンウエハである。溝部８１は、次の手順により形成される。
まず、図９に示すように、基材８０の裏面８０２に対して絶縁膜８０３を形成する。本実施形態にかかる絶縁膜８０３は、たとえばＳｉ3Ｎ4を主成分とする層であり、プラズマＣＶＤにより形成される。この場合において、裏面８０２は（１００）面であり、かつ絶縁膜８０３により全面が覆われた状態になる。そして、形成した絶縁膜８０３に対してフォトリソグラフィによりマスクを形成した後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により絶縁膜８０３を部分的に除去する。ここで、絶縁膜８０３がＳｉ3Ｎ4を主成分とする層であれば、たとえばＣＦ4をエッチングガスとする。これにより、絶縁膜８０３には、平面視の形状が第２方向Ｙに延出する帯状である開口部８０４が形成される。開口部８０４から裏面８０２が露出する。
次いで、図１０および図１１に示すように、開口部８０４から露出する裏面８０２から窪む溝部８１を基材８０に形成する。溝部８１が半導体装置Ａ１０の基板１の凹部１４に対応する。溝部８１は、平面視における形状が第２方向Ｙに延出する帯状である底面８１１と、第１方向Ｘにおける底面８１１の両端につながり、かつ底面８１１に対する一対の中間面８１２を有する。各々の中間面８１２は裏面８０２につながっている。底面８１１が半導体装置Ａ１０の凹部１４の底面１４１に対応し、中間面８１２が半導体装置Ａ１０の凹部１４の中間面１４２に対応する。溝部８１は、アルカリ性の溶液を用いた異方性エッチングにより形成される。当該溶液は、たとえばＫＯＨ（水酸化カリウム）溶液またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。この場合において、各々の中間面８１２は、ともに（１１１）面である。溝部８１を形成した後、基材８０に形成された絶縁膜８０３を全て除去する。絶縁膜８０３ｈ、絶縁膜８０３がＳｉ3Ｎ4を主成分とする層であれば、たとえばＣＦ4をエッチングガスとした反応性イオンエッチングまたは加熱リン酸溶液を用いたウェットエッチングにより除去される。このとき、図１０に示すように、基材８０において第１方向Ｘに沿って配列された複数の溝部８１と、溝部８１に隣接する裏面８０２とが視認される。複数の溝部８１は、いずれも第２方向Ｙに沿って延出している。図１０に示される基材８０において、半導体装置Ａ１０の基板１に対応する範囲を想像線で示す。以上の手順により溝部８１が形成される。
次いで、図１２〜図１６および図１９に示すように、溝部８１および基材８０の裏面８０２に接する導電層８２を形成する。導電層８２が半導体装置Ａ１０の導電部２０に対応する。導電層８２を形成する工程では、溝部８１および裏面８０２に接する下地層８２１を形成する工程と、下地層８２１に接するめっき層８２２を形成する工程とを含む。また、本実施形態にかかる導電層８２を形成する工程では、めっき層８２２を形成した後に、溝部８１の底面８１１に形成されためっき層８２２に接するように、後述する半導体素子８４１を搭載するための接合層８４２を形成する工程を含む。接合層８４２が半導体装置Ａ１０の接合層３２に対応する。導電層８２および接合層８４２は、次の手順により形成される。
まず、図１２に示すように、溝部８１および基材８０の裏面８０２に接する下地層８２１を形成する。下地層８２１が半導体装置Ａ１０の導電部２０の下地層２１に対応する。下地層８２１は、スパッタリング法により溝部８１および裏面８０２の全部を覆うように形成される。本実施形態にかかる下地層８２１は、互いに積層されたＴｉ層およびＣｕ層から構成され、全体の厚さは２００〜３００ｎｍである。下地層８２１の形成にあたっては、基材８０に接するＴｉ層を形成した後に当該Ｔｉ層に接するＣｕ層を形成する。
次いで、図１３に示すように、めっき層８２２を形成するための第１マスク層８８１を、下地層８２１に対してフォトリソグラフィにより形成する。下地層８２１の全部を覆うように感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことによって、下地層８２１に対して第１マスク層８８１が形成される。当該感光性レジストは、たとえばスピンコータ（回転式塗布装置）を用いて塗布される。本実施形態にかかる当該感光性レジストはポジ型であるため、露光された当該感光性レジストの部分が現像液により除去され、かつ除去された部分から下地層８２１が露出する。
次いで、図１４に示すように、第１マスク層８８１から露出した下地層８２１に接するめっき層８２２を形成する。めっき層８２２が半導体装置Ａ１０の導電部２０のめっき層２２に対応する。本実施形態にかかるめっき層８２２は、下地層８２１を導電経路とした電解めっきにより形成される。また、本実施形態にかかるめっき層８２２はＣｕから構成され、その厚さは３〜１０μｍである。めっき層８２２を形成した後、下地層８２１に対して形成された第１マスク層８８１を全て除去する。
次いで、図１５に示すように、接合層８４２を形成するための第２マスク層８８２を、下地層８２１およびめっき層８２２に対してフォトリソグラフィにより形成する。下地層８２１およびめっき層８２２の全部を覆うように感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことによって、下地層８２１およびめっき層８２２に対して第２マスク層８８２が形成される。第２マスク層８８２の形成に用いる感光性レジストと、第２マスク層８８２の形成方法とは、ともに第１マスク層８８１のそれらと同一である。第２マスク層８８２には、溝部８１の底面８１１に形成されためっき層８２２が露出する開口部８８２ａが形成される。本実施形態にかかる開口部８８２ａの形状は直方体状（図示略）である。
次いで、図１６に示すように、溝部８１の底面８１１に形成されためっき層８２２に接する接合層８４２を形成する。本実施形態にかかる接合層８４２は、下地層８２１およびめっき層８２２を導電経路とした電解めっきによって、第２マスク層８８２の開口部８８２ａを埋めるように形成される。また、本実施形態にかかる接合層８４２は、互いに積層されたＮｉ層およびＳｎを含む合金層から構成される。当該合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。接合層８４２を形成した後、下地層８２１およびめっき層８２２に対して形成された第２マスク層８８２を全て除去する。
次いで、図１７および図１８に示すように、導電層８２の形成が完了する前に、基材８０の裏面８０２に形成されためっき層８２２に接する柱状体８３を形成する。柱状体８３が半導体装置Ａ１０の柱状体２９に対応する。柱状体８３は、次の手順により形成される。
まず、図１７に示すように、柱状体８３を形成するための第３マスク層８８３を、下地層８２１、めっき層８２２および接合層８４２に対してフォトリソグラフィにより形成する。下地層８２１、めっき層８２２および接合層８４２の全部を覆うように感光性レジストを塗布した後、当該感光性レジストに対して露光・現像を行うことによって、下地層８２１、めっき層８２２および接合層８４２対して第３マスク層８８３が形成される。第３マスク層８８３の形成に用いる感光性レジストと、第３マスク層８８３の形成方法とは、ともに第１マスク層８８１のそれらと同一である。第３マスク層８８３には、基材８０の裏面８０２に形成されためっき層８２２が露出する開口部８８３ａが形成される。本実施形態にかかる開口部８８３ａの形状は直方体状（図示略）である。
次いで、図１８に示すように、基材８０の裏面８０２に形成されためっき層８２２に接する柱状体８３を形成する。本実施形態にかかる柱状体８３は、接合層８４２と同様に下地層８２１およびめっき層８２２を導電経路とした電解めっきによって、第３マスク層８８３の開口部８８３ａを埋めるように形成される。また、本実施形態にかかる柱状体８３はＣｕから構成される。柱状体８３を形成した後、下地層８２１、めっき層８２２および接合層８４２に対して形成された第３マスク層８８３を全て除去する。以上の手順により柱状体８３が形成される。
次いで、図１９に示すように、基材８０においてめっき層８２２に覆われていない不要な下地層８２１を全て除去する。下地層８２１は、たとえばウェットエッチングにより除去される。当該ウェットエッチングでは、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液が用いられる。下地層８２１が除去された部分から、溝部８１の底面８１１および中間面８１２や、基材８０の裏面８０２が露出する。この状態おいて互いに積層された下地層８２１およびめっき層８２２が導電層８２である。以上の手順により導電層８２および接合層８４２が形成される。このとき、柱状体８３は、基材８０の裏面８０２に形成された導電層８２に接した状態となる。
次いで、図２０に示すように、溝部８１に収容されるように、溝部８１の底面８１１に形成された導電層８２に半導体素子８４１を搭載する。半導体素子８４１が半導体装置Ａ１０の半導体素子３１に対応する。半導体素子８４１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子８４１の電極バンプ８４１ａにフラックスを塗布した後、フリップチップボンダを用いて半導体素子８４１を底面８１１に形成された導電層８２に接する接合層８４２に仮付けする。このとき、接合層８４２は、導電層８２と半導体素子８４１との双方に挟まれた状態となる。次いで、リフローにより接合層８４２を溶融させた後、冷却により接合層８４２を固化させることによって、半導体素子８４１の搭載が完了する。
次いで、図２１に示すように、溝部８１に充填され、かつ柱状体８３および半導体素子８４１を覆う封止樹脂８５を形成する。封止樹脂８５が半導体装置Ａ１０の封止樹脂４に対応する。本実施形態にかかる封止樹脂８５は、流動性のある黒色のエポキシ樹脂をトランスファモールド成形により熱硬化させることによって形成される。
次いで、図２２に示すように、封止樹脂８５から柱状体８３を露出させる。本実施形態においては、基材８０の主面８０１が図２２の上方を向くように基材８０を反転させた後、封止樹脂８５の一部を図２２の下方から機械研削で除去することにより封止樹脂８５から柱状体８３を露出させる。このとき、封止樹脂８５には、図２２の下方を向く実装面８５１が形成される。また、柱状体８３には、実装面８５１から露出する露出面８３１が形成される。
次いで、図２３〜図２６に示すように、封止樹脂８５から露出した柱状体８３に接するパッド層８６を形成する。パッド層８６が半導体装置Ａ１０のパッド層５に対応する。パッド層８６は、次の手順により形成される。
まず、図２３および図２４に示すように、封止樹脂８５から露出した柱状体８３の一部をエッチングにより除去する。本実施形態にかかる当該エッチングは、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液を用いたウェットエッチングである。このとき、露出面８３１を含む柱状体８３の一部が除去され、柱状体８３には、封止樹脂８５の実装面８５１から窪み、かつ封止樹脂８５から露出する導通面８３２が形成される。封止樹脂８５には、基材８０の厚さ方向Ｚに沿い、かつ実装面８５１および導通面８３２につながるとともに、導通面８３２を取り囲む内周面８５２が形成される。また、封止樹脂８５には、導通面８３２および内周面８５２によって構成される空洞部８５３が形成される。
次いで、図２５および図２６に示すように、封止樹脂８５から露出する柱状体８３の導通面８３２に接するパッド層８６を形成する。パッド層８６は、無電解めっきにより形成される。本実施形態にかかるパッド層８６は、導通面８３２に接し、かつ封止樹脂８５の空洞部８５３を埋める内部層８６１と、内部層８６１を覆う中間層８６３と、中間層８６３を覆う外部層８６２とを含む。パッド層８６の形成にあたっては、まずＮｉから構成される内部層８６１を形成する。内部層８６１は、空洞部８５３を埋め、かつ封止樹脂８５の実装面８５１から突出するように形成する。次いで、Ｐｄから構成され、かつ内部層８６１を覆う中間層８６３を形成する。最後に、Ａｕから構成され、かつ中間層８６３を覆う外部層８６２を形成する。以上の手順によりパッド層８６が形成される。なお、パッド層８６の形成にあたって、中間層８６３を省略してもよい。この場合においては、外部層８６２が内部層８６１を覆う構成となる。
最後に、図２７に示すように、切断線ＣＬに沿って基材８０および封止樹脂８５を切断することによって、半導体素子８４１を搭載し、かつ封止樹脂８５に覆われた基材８０を半導体装置Ａ１０の基板１に対応する範囲ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより基材８０および封止樹脂８５を切断する。当該工程において分割された個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０およびその製造方法の作用効果について説明する。
半導体装置Ａ１０は、基板１の裏面１２に配置された導電部２０に接する第１導通面２９１と、半導体素子３１を覆う封止樹脂４から外部に露出するパッド層５に接する第２導通面２９２とを有する柱状体２９を備える。基板１の厚さ方向Ｚにおいて、第２導通面２９２は、封止樹脂４の実装面４１と裏面１２との間に位置する。このような構成をとることによって、柱状体２９の一部が実装面４１から溢れ出ないため、所定の大きさのパッド層５を形成することができる。したがって、半導体装置Ａ１０によれば、装置の信頼性の向上を図ることが可能となる。
ここで、半導体装置Ａ１０の製造方法によれば、パッド層８６を形成する工程において、封止樹脂８５から露出した柱状体８３の一部を除去した後にパッド層８６を形成する。このような製造方法をとることによって、半導体装置Ａ１０において柱状体２９の一部が封止樹脂４の実装面４１から溢れ出ない構成とすることができる。なお、柱状体８３は、電解めっきにより形成されたＣｕから構成されるため、エッチングにより容易にその一部を除去することができる。
また、半導体装置Ａ１０の製造過程にかかる封止樹脂８５から柱状体８３を露出させる工程において、封止樹脂８５の一部を機械研削で除去することにより柱状体８３を露出させる。このような工程をとることによって、半導体装置Ａ１０において柱状体２９の高さ（基板１の厚さ方向Ｚの長さ）を自在に調整することができる。
パッド層５は、Ｎｉから構成される内部層５１と、Ａｕから構成される外部層５２を含み、内部層５１が柱状体２９の第２導通面２９２に接し、外部層５２が半導体装置Ａ１０の外部に露出している。このような構成をとることによって、内部層５１により半導体装置Ａ１０の実装時の熱衝撃からＣｕから構成される導電部２０を保護することができる。また、半導体装置Ａ１０の実装時に、外部層５２によりパッド層５に対する鉛フリーのクリームはんだの濡れ性を改善することができる。
パッド層５は、内部層５１と外部層５２との間に介在し、かつＰｄから構成される中間層５３を含む構成とすることによって、半導体装置Ａ１０の実装時の熱衝撃から導電部２０を保護する効果をさらに向上させることができる。
パッド層５の内部層５１は、封止樹脂４の実装面４１と柱状体２９の第２導通面２９２との間に形成された空洞部４４を埋める埋設部５１１と、実装面４１から外部に向けて突出する突出部５１２を有する。このような構成をとることによって、万一、第２導通面２９２に金属バリが残存した場合であっても、当該金属バリは埋設部５１１の内部に取り込まれるとともに、埋設部５１１は突出部５１２により蓋がされた状態となる。したがって、内部層５１により当該金属バリが外部に露出すること確実に防止できる。また、パッド層５の外部層５２は、埋設部５１１を覆う構成となるため、半導体装置Ａ１０の外部に露出するパッド層５の表面積がより大きく確保され、クリームはんだとの接合状態が良好なものとなる。
導電部２０は、互いに積層された下地層２１およびめっき層２２から構成され、下地層２１が基板１に接している。また、下地層２１は、Ｔｉから構成され、かつ基板１に接する第１下地層２１１と、Ｃｕから構成され、かつ第１下地層２１１とめっき層２２との間に介在する第２下地層２１２とを含む。このような構成をとることによって、第２下地層２１２およびめっき層２２が基板１の内部に拡散することと、基板１に対して第２下地層２１２が剥離することとの双方を防止することができる。したがって、半導体装置Ａ１０の製造過程にかかる導電層８２を形成する工程において、電解めっきによりめっき層８２２を効率良く形成することができる。
半導体装置Ａ１０の製造過程にかかる半導体素子８４１を搭載する工程において、溝部８１の底面８１１に形成された導電層８２に接する接合層８４２によって、半導体素子８４１をＦＣＢにより溝部８１に形成された導電層８２に精度良く搭載することができる。あわせて、ＦＣＢにより半導体素子８４１と導電層８２との導通を確保することができる。ワイヤボンディングにより半導体素子８４１と導電層８２との導通を確保する場合と比較して、溝部８１の大きさを縮小することができる。このことは、半導体装置Ａ１０の小型化に寄与する。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ１１：半導体装置
１：基板
１１：主面
１２：裏面
１３１：第１基板側面
１３２：第２基板側面
１４：凹部
１４１：底面
１４２：中間面
１４３：開口部
２０：導電部
２０１：底面導電部
２０２：中間面導電部
２０３：裏面導電部
２１：下地層
２２：めっき層
２９：柱状体
２９１：第１導通面
２９２：第２導通面
２９３：側面
３１：半導体素子
３１１：電極バンプ
３２：接合層
４：封止樹脂
４１：実装面
４２１：樹脂第１側面
４２２：樹脂第２側面
４３：内周面
４４：空洞部
５：パッド層
５１：内部層
５１１：埋設部
５１２：突出部
５２：外部層
５３：中間層
８０：基材
８０１：主面
８０２：裏面
８０３：絶縁膜
８０４：開口部
８１：溝部
８１１：底面
８１２：中間面
８２：導電層
８２１：下地層
８２２：めっき層
８３：柱状体
８３１：露出面
８３２：導通面
８４１：半導体素子
８４１ａ：電極バンプ
８４２：接合層
８５：封止樹脂
８５１：実装面
８５２：内周面
８５３：空洞部
８６：パッド層
８６１：内部層
８６２：外部層
８６３：中間層
８８１：第１マスク層
８８２：第２マスク層
８８２ａ：開口部
８８３：第３マスク層
８８３ａ：開口部
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ＣＬ：切断線

Claims (22)

  1. 半導体素子と、
    厚さ方向において互いに反対側を向く主面および裏面を有するとともに、前記裏面から窪み、かつ前記半導体素子を搭載する凹部が形成された基板と、
    前記凹部および前記裏面に配置され、かつ前記半導体素子に導通する導電部と、
    前記裏面に配置された前記導電部に接する第１導通面と、前記裏面と同方向を向く第２導通面と、前記第１導通面と前記第２導通面との間に挟まれた側面と、を有する柱状体と、
    前記裏面と同方向を向く実装面を有し、かつ前記側面および前記半導体素子を覆う封止樹脂と、
    前記第２導通面に接し、かつ前記実装面から外部に露出するパッド層と、を備え、
    前記基板は、単結晶の真性半導体材料から構成され、
    前記厚さ方向において、前記第２導通面は、前記実装面と前記裏面との間に位置し、
    前記導電部は、前記裏面に配置され、かつ前記第１導通面および前記封止樹脂に接する裏面導電部を含み、
    前記厚さ方向に沿って視て、前記パッド層の周縁が前記柱状体の周縁を囲み、かつ前記裏面導電部の周縁が前記パッド層の周縁を囲んでいることを特徴とする、半導体装置。
  2. 前記パッド層は、内部層と、前記内部層に積層された外部層と、を含み、
    前記内部層が前記第２導通面に接し、
    前記外部層が外部に露出している、請求項１に記載の半導体装置。
  3. 前記内部層は、前記第２導通面と、前記第２導通面を取り囲む前記封止樹脂の内周面とによって構成された空洞部を埋める埋設部を有する、請求項２に記載の半導体装置。
  4. 前記内部層は、前記実装面から外部に向けて突出する突出部を有する、請求項３に記載の半導体装置。
  5. 前記内部層は、Ｎｉから構成され、
    前記外部層は、Ａｕから構成される、請求項２ないし４のいずれかに記載の半導体装置。
  6. 前記パッド層は、前記内部層と前記外部層との間に介在する中間層を含む、請求項２ないし５のいずれかに記載の半導体装置。
  7. 前記中間層は、Ｐｄから構成される、請求項６に記載の半導体装置。
  8. 前記柱状体は、直方体状である、請求項１ないし７のいずれかに記載の半導体装置。
  9. 前記柱状体は、Ｃｕから構成される、請求項８に記載の半導体装置。
  10. 前記厚さ方向において、前記実装面と前記裏面との間に前記半導体素子の一部が位置する、請求項１ないし９のいずれかに記載の半導体装置。
  11. 前記凹部は、前記半導体素子を搭載する前記導電部が配置された底面と、前記底面および前記裏面につながる中間面と、を有し、
    前記底面は、前記厚さ方向に対して直交し、
    前記中間面は、前記底面に対して傾斜している、請求項１ないし１０のいずれかに記載の半導体装置。
  12. 前記底面は、前記厚さ方向に沿って視て矩形状である、請求項１１に記載の半導体装置。
  13. 前記中間面は、前記厚さ方向に対して直交する第１方向において互いに離間した一対の面から構成され、
    前記凹部には、前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間した一対の開口部が形成され、
    前記一対の開口部から前記封止樹脂が露出している、請求項１２に記載の半導体装置。
  14. 前記底面に対する前記一対の面の各々の傾斜角は、互いに等しい、請求項１３に記載の半導体装置。
  15. 前記真性半導体材料は、Ｓｉである、請求項１４に記載の半導体装置。
  16. 前記裏面は、（１００）面である、請求項１５に記載の半導体装置。
  17. 前記半導体素子と、前記底面に配置された前記導電部と、の間に介在する接合層をさらに備える、請求項１１ないし１６のいずれかに記載の半導体装置。
  18. 前記接合層は、Ｎｉ層と、前記Ｎｉ層の上に積層され、かつＳｎを含む合金層と、から構成される、請求項１７に記載の半導体装置。
  19. 前記導電部は、下地層と、前記下地層の上に積層されためっき層と、から構成され、
    前記下地層は、前記基板に接し、かつ前記めっき層よりも薄く設定されている、請求項１ないし１８のいずれかに記載の半導体装置。
  20. 前記下地層は、前記基板に接する第１下地層と、前記第１下地層と前記めっき層との間に介在する第２下地層と、を含み、
    前記第２下地層および前記めっき層は、ともに同一の材料から構成される、請求項１９に記載の半導体装置。
  21. 前記第２下地層および前記めっき層は、ともにＣｕから構成される、請求項２０に記載の半導体装置。
  22. 前記第１下地層は、Ｔｉから構成される、請求項２０または２１に記載の半導体装置。
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