JP4989437B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、面実装パッケージに封止された半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置に適用して有効な技術に関するものである。
携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:ＩＧＢＴ）は、ＳＯＰ８などの小型面実装パッケージに封止されている。例えばパワーＭＯＳＦＥＴが封止された公知のＳＯＰ８の一般的な構造は、以下の通りである。
モールド樹脂で封止された半導体チップは、リードフレームのダイパッド部上に、その主面を上に向けた状態で搭載されている。半導体チップの裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペーストなどの導電性接着剤を介してダイパッド部に接合されている。半導体チップの主面の最上層には、パワーＭＯＳＦＥＴのソースに接続されたソースパッドと、ゲート電極に接続されたゲートパッドが形成されている。ソースパッドは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッドよりも広い面積で形成されている。同様の理由から、半導体チップの裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。
モールド樹脂の外部には、ＳＯＰ８の外部接続端子を構成する複数本のリードが露出している。これらのリードは、ソースリード、ドレインリードおよびゲートリードからなる。ゲートリードは、１本のＡｕワイヤによってゲートパッドと電気的に接続されており、ソースリードは、複数本のＡｕワイヤによっソースパッドと電気的に接続されている。ドレインリードは、ダイパッド部と一体に形成されており、このダイパッド部上に搭載された半導体チップの裏面（パワーＭＯＳＦＥＴのドレイン）と電気的に接続されている。
しかしながら、上記のような構造のＳＯＰ８は、パワーＭＯＳＦＥＴのソース抵抗を十分に下げることが困難である。これは、ソースパッドとソースリードを接続するＡｕワイヤの断面積が小さいため、Ａｕワイヤの本数を増やしてもソースパッドに対して十分な接続面積を確保することが困難なためである。この場合、ソースパッドの面積を大きくして多数本のＡｕワイヤを接続しようとすると、シリコンチップのサイズも大きくなるために、パッケージサイズが大きくなってしまう。また、Ａｕワイヤのボンディングに多くの時間が必要になるので、ＳＯＰ８の生産性が低下するという問題も生じる。
そこで、近年は、例えば特開２００４−３３６０４３号公報（特許文献１）に記載されたような可撓性のある金属リボンを使って、ソースパッドとソースリードを接続する技術が実用化されている。この金属リボンは、例えば厚さが数百μｍ程度のＡｌ箔やＣｕ箔などで構成されており、その幅はソースパッドの幅によっても異なるが、一般的には１ｍｍ前後である。ソースパッドおよびソースリードに金属リボンを接続するには、超音波振動を利用したウェッジボンディング法が用いられる。
上記金属リボンの利点は、リボンの幅がＡｕワイヤの直径に比べて遙かに大きいので、１本の金属リボンでもソースパッドに対して十分な接続面積を確保できることにある。また、Ａｕよりも安価なＡｌでリボンを構成することにより、ＳＯＰ８の材料原価が低減される効果もある。
特開２００６−１９６６２９号公報（特許文献２）は、上記した金属リボンの接続に用いるウェッジツールの改良技術を開示している。この公報に記載されたウェッジツールの下面には、金属リボンの延在方向と平行な方向に沿って複数の溝または切り欠きが設けられている。そのため、半導体チップ上に配置した金属リボンにこのウェッジツールを圧接すると、ツールの下面の一部だけが金属リボンと接触する。これにより、ウェッジツールから半導体チップの表面に過大な超音波振動エネルギーが伝わるのを防止できるので、半導体チップに亀裂や割れなどの破損が生じる不具合が軽減される。
特開２００４−３３６０４３号公報 特開２００６−１９６６２９号公報
本発明者は、上記した金属リボンの接続に用いるウェッジツールについて検討した。図２８（ａ）は、本発明者が検討したウェッジツールの先端部近傍を示す側面図、図２８（ｂ）は、このウェッジツールの先端部を下方から見た平面図である。なお、金属リボンとしてＡｌリボンを使用し、半導体チップとしてパワーＭＯＳＦＥＴが形成されたシリコンチップを使用した。
図２８（ａ）に示すように、ウェッジツール１８の一方の側面にはリボンガイド１４が取り付けられており、このリボンガイド１４の中を通ったＡｌリボン１０がウェッジツール１８の先端部に送り出されるようになっている。また、ウェッジツール１８のもう一方の側面には、ウェッジツール１８の先端部に送り出されたＡｌリボン１０を切断するカッター１５が上下動可能に取り付けられている。なお、図中の符号３は、パワーＭＯＳＦＥＴが形成されたシリコンチップ、１９Ｄは、このシリコンチップ３が搭載されたダイパッド部、１９Ｓは、ソースリードである。
図２８（ｂ）に示すように、ウェッジツール１８の底面は、矩形の平面形状を有する平坦な面となっている。この底面は、その短辺の長さ（ｆ）が図２８（ａ）に示すソースリード１９Ｓの幅（ｃ）よりも狭くなるように形成されている。
上記ウェッジツール１８を使用してシリコンチップ３とソースリード１９ＳにＡｌリボン１０をボンディングするには、まず、図２９に示すように、リボンガイド１４から送り出されたＡｌリボン１０の先端部をシリコンチップ３のソースパッド７上に位置決めした後、ウェッジツール１８の底面をＡｌリボン１０に圧接して超音波振動を印加する。これにより、ウェッジツール１８の底面と接している領域のＡｌリボン１０がソースパッド７の表面に接合される。
次に、図３０に示すように、ウェッジツール１８を移動させた後、その底面をもう一度Ａｌリボン１０に圧接して超音波振動を印加する。これにより、ウェッジツール１８の底面と接している領域のＡｌリボン１０がソースパッド７の表面に接合される。このように、ソースパッド７の２箇所でＡｌリボン１０をウェッジボンディングすることにより、Ａｌリボン１０とソースパッド７の接続面積を確保することができる。
次に、図３１に示すように、ウェッジツール１８をさらに移動させ、その底面の中心をソースリード１９Ｓの中心に位置決めした後、ソースリード１９Ｓ上のＡｌリボン１０にウェッジツール１８の底面を圧接して超音波振動を印加する。これにより、ウェッジツール１８の底面と接している領域のＡｌリボン１０がソースリード１９Ｓの表面に接合される。ただし、図２８（ｂ）に示したように、ウェッジツール１８の底面は、ソースリード１９Ｓの幅よりも狭く形成されているので、ソースリード１９Ｓの端部表面にＡｌリボン１０が接合されることはない。
次に、図３２に示すように、ソースリード１９Ｓの端部上にカッター１５を位置決めして下降させる。これにより、ソースリード１９Ｓに接合されていない領域のＡｌリボン１０が切断され、ソースパッド７とソースリード１９ＳにＡｌリボン１０を接続する作業が完了する。
しかしながら、上記のようなウェッジツール１８を用いる場合は、Ａｌリボン１０とソースパッド７の接続面積を確保する必要上、ソースパッド７の２箇所でＡｌリボン１０をボンディングしなければならないので、ボンディングに多くの時間が必要になる。
また、Ａｌリボン１０のボンディングに必要な超音波振動エネルギーは、Ａｕワイヤのボンディングに必要な超音波振動エネルギーよりも大きい。そのため、ソースパッド７の２箇所でＡｌリボン１０をボンディングすると、シリコンチップ３とダイパッド部１９Ｄとの間に介在するＡｇペーストなどの導電性接着剤に過大な超音波振動エネルギーが伝わるので、導電性接着剤に亀裂や割れなどの破損が生じる恐れもある。
その対策として、例えば図３３に示すように、ウェッジツール１８の底面の面積を大きくし、１回のボンディングでＡｌリボン１０とソースパッド７の接続面積を確保しようとすると、図３４に示すように、ソースパッド７よりも幅の狭いソースリード１９Ｓの表面にＡｌリボン１０をボンディングした時、ソースリード１９Ｓの表面全体にＡｌリボン１０が接合されてしまう。そのため、ソースリード１９Ｓの端部のＡｌリボン１０をカッター１５で切断しても、余分なＡｌリボン１０がソースリード１９Ｓの表面から剥離できないという問題が生じる。
本発明の目的は、半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置において、金属リボンのボンディング時間を短縮することのできる技術を提供することにある。
本発明の他の目的は、半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置において、金属リボンのボンディング時に印加される過大な超音波振動エネルギーに起因する製造歩留まりおよび信頼性の低下を抑制することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、ダイパッド部および前記ダイパッド部の近傍に配置された第１リードを有するリードフレームと、
前記ダイパッド部上に搭載された半導体チップと、
前記半導体チップの表面に形成された第１パッドと前記第１リードとを電気的に接続する金属リボンと、
前記半導体チップ、前記第１リードおよび前記金属リボンを封止する樹脂と、
を有し、
前記金属リボンは、前記第１パッドの表面の第１接合部と第２接合部とにおいて前記第１パッドに接続され、
前記第１接合部における前記金属リボンと前記第１パッドとの接続面積は、前記第２接合部における前記金属リボンと前記第１パッドとの接続面積と異なるものである。
本発明の半導体装置の製造方法は、（ａ）ダイパッド部および前記ダイパッド部の近傍に配置されたソースリードを有するリードフレームを用意する工程と、
（ｂ）パワーＭＯＳＦＥＴを備え、前記パワーＭＯＳＦＥＴのソース電極と電気的に接続されたソースパッドが形成された表面を有する半導体チップを用意する工程と、
（ｃ）前記ダイパッド部上に前記半導体チップを搭載する工程と、
（ｄ）超音波振動を利用したウェッジボンディング法によって、前記ソースパッドの表面に金属リボンの第１部分と第２部分とを電気的に接続する工程と、
（ｅ）超音波振動を利用したウェッジボンディング法によって、前記ソースリードの表面に前記金属リボンの前記第１部分および前記第２部分とは異なる第３部分を電気的に接続する工程と、
（ｆ）前記半導体チップ、前記ソースリードおよび前記金属リボンを樹脂封止する工程と、
を有し、
前記（ｄ）および（ｅ）工程において、前記ソースパッドの前記表面上、および前記ソースリードの前記表面上の前記金属リボンに前記超音波振動を印加するウェッジツールの先端部は、前記ソースパッドから前記ソースリードへ向かう第２方向と直交する第１方向に沿って延びる溝によって第１分岐部と第２分岐部とに分岐されており、
前記（ｄ）工程において、前記ウェッジツールの前記第１および第２分岐部のそれぞれと接する前記金属リボンの前記第１および第２部分は、前記ソースパッドの前記表面に電気的に接続され、
前記（ｅ）工程において、前記ウェッジツールの前記第１分岐部と接する前記金属リボンの前記第３部分は、前記ソースリードの前記表面に電気的に接続され、前記ウェッジツールの前記第２分岐部と接し、前記第１、第２、および第３部分とは異なる前記金属リボンの第４部分は、前記ソースリードの前記表面に電気的に接続されないものである。
なお、本発明において、Ａｌリボンとは、Ａｌを主成分とする導電材料で構成された帯状の結線材料を意味している。通常、Ａｌリボンは、スプールに巻かれた状態でボンディング装置に設置される。Ａｌリボンをリードやパッドに接続する方式として、超音波接合やレーザ接合がある。Ａｌリボンは、極めて薄いため、リードやパッドに接続する際は、長さやループ形状を任意に設定することができる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置において、金属リボンのボンディング時間を短縮することが可能となる。
半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置において、金属リボンのボンディング時に印加される過大な超音波振動エネルギーに起因する製造歩留まりおよび信頼性の低下を抑制することが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
以下の実施の形態において、Ａｌリボンとは、Ａｌを主成分とする導電材料で構成された帯状の結線材料を意味している。通常、Ａｌリボンは、スプールに巻かれた状態でボンディング装置に設置される。Ａｌリボンは、極めて薄いため、リードやパッドに接続する際は、長さやループ形状を任意に設定することができる。
また、Ａｌリボンに類似した結線材料として、クリップと呼ばれるものがある。これは、Ｃｕ合金やＡｌなどからなる薄い金属板をあらかじめ所定のループ形状、所定の長さに成形したもので、これをリードやパッドに接続する際には、その一端をリード上に、他端をパッド上に置き、クリップとリードおよびクリップとパッドを同時に接続する。接続方式としては、半田接合、Ａｇペースト接合、超音波接合などがある。
本発明において、リボンというときは上記クリップを含んだ結線材料を意味するが、あらかじめ長さやループ形状が決められたクリップよりも、リードやパッドの面積、あるいはリードとパッドの距離に応じて、長さやループ形状を任意に設定することができるリボンの方がより好ましい。
（実施の形態１）
本実施の形態の半導体装置は、小型面実装パッケージの一種である「ＳＯＰ８」に適用したものである。図１は、本実施の形態のＳＯＰ８の外観を示す平面図、図２は、このＳＯＰ８の外観を示す側面図、図３は、このＳＯＰ８の内部構造を示す平面図、図４は、図３のＡ−Ａ線に沿った断面図、図５は、図３のＢ−Ｂ線に沿った断面図である。
シリコンフィラーを含浸させたエポキシ系樹脂からなるモールド樹脂２の外部には、ＳＯＰ８の外部接続端子を構成する８本のリード４のアウターリード部が露出している。図１に示すリード４のうち、１番リードから３番リードまではソースリード、４番リードはゲートリード、５番リードから８番リードまではドレインリードである。
モールド樹脂２の内部には、シリコンチップ３が封止されている。シリコンチップ３の平面寸法は、例えば長辺×短辺＝３．９ｍｍ×２．２ｍｍである。シリコンチップ３の主面には、例えば携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴが形成されている。シリコンチップ３は、ドレインリードを構成する４本のリード４（５番リード〜８番リード）と一体に形成されたダイパッド部４Ｄの上に、その主面を上に向けた状態で搭載されている。ダイパッド部４Ｄおよび８本のリード４（１番リード〜８番リード）は、ＣｕまたはＦｅ−Ｎｉ合金からなる。
図３に示すように、シリコンチップ３の表面には、ソースパッド（ソース電極）７とゲートパッド８が形成されている。ソースリードを構成する３本のリード４（１番リード〜３番リード）は、モールド樹脂２の内部で連結されており、この連結された部分（以下、ソースポスト４Ｐと呼ぶ）とソースパッド７は、Ａｌリボン１０によって電気的に接続されている。Ａｌリボン１０は、厚さが０．１ｍｍ程度、幅が１ｍｍ程度のＡｌ箔で構成されている。一方、ゲートリードを構成する１本のリード４（４番リード）とゲートパッド８は、１本のＡｕワイヤ１１によって電気的に接続されている。後述するように、ソースパッド７とゲートパッド８は、シリコンチップ３の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッド７は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド８よりも広い面積で構成されている。
シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペースト５を介してダイパッド部４Ｄの上面に接合されている。パワーＭＯＳＦＥＴのオン抵抗を低減するために、シリコンチップ３の裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。
図６は、上記シリコンチップ３に形成されたトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴを示す要部断面図である。ｎ＋型単結晶シリコン基板２０の主面には、ｎ−型単結晶シリコン層２１がエピタキシャル成長法によって形成されている。ｎ＋型単結晶シリコン基板２０およびｎ−型単結晶シリコン層２１は、パワーＭＯＳＦＥＴのドレインを構成している。
ｎ−型単結晶シリコン層２１の一部には、ｐ型ウエル２２が形成されている。また、ｎ−型単結晶シリコン層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には複数の溝２４が形成されている。ｎ−型単結晶シリコン層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成し、溝２４が形成された領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。
溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート酸化膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴのゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、上記ゲート電極を構成する多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。
素子形成領域のｎ−型単結晶シリコン層２１には、溝２４よりも浅いｐ−型半導体領域２７が形成されている。このｐ−型半導体領域２７は、パワーＭＯＳＦＥＴのチャネル層を構成している。ｐ−型半導体領域２７の上部には、ｐ−型半導体領域２７より不純物濃度の高いｐ型半導体領域２８が形成されており、さらにｐ型半導体領域２８の上部には、ｎ＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパー層を構成し、ｎ＋型半導体領域２９は、ソースを構成している。
上記パワーＭＯＳＦＥＴが形成された素子形成領域の上部、およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０、３１が形成されている。素子形成領域には、酸化シリコン膜３１、３０、ｐ型半導体領域２８およびｎ＋型半導体領域２９を貫通してｐ−型半導体領域２７に達する接続孔３２が形成されている。また、素子分離領域には、酸化シリコン膜３１、３０を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。
接続孔３２、３３の内部を含む酸化シリコン膜３１の上部には、薄いＴｉＷ（チタンタングステン）膜と厚いＡｌ膜との積層膜からなるソースパッド７およびゲート配線３４が形成されている。素子形成領域に形成されたソースパッド７は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース（ｎ＋型半導体領域２９）に電気的に接続されている。この接続孔３２の底部には、ソースパッド７とｐ−型半導体領域２７とをオーミック接触させるためのｐ＋型半導体領域３５が形成されている。また、素子分離領域に形成されたゲート配線３４は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴのゲート電極（多結晶シリコン膜２６Ａ）に接続されている。
ソースパッド７には、Ａｌリボン１０の一端がウェッジボンディング法によって電気的に接続されている。ソースパッド７は、Ａｌリボン１０をボンディングする際にパワーＭＯＳＦＥＴが受ける衝撃を緩和するため、酸化シリコン膜３２、３３の上部における厚さを３μｍ以上とすることが望ましい。
図７は、シリコンチップ３に形成されたソースパッド７、ゲートパッド８およびゲート配線３４を含む最上層の導電膜と下層のゲート電極（多結晶シリコン膜２６Ａ）とを示す平面図である。ゲート配線３４は、ゲートパッド８に電気的に接続されており、ソースパッド７は、Ａｌ配線３６に電気的に接続されている。また、シリコンチップ３の外周部には、Ａｌ配線３７、３８が形成されている。ゲートパッド８およびＡｌ配線３６、３７、３８は、ソースパッド７およびゲート配線３４と同層の導電膜（ＴｉＷ膜とＡｌ膜との積層膜）で構成されている。実際のシリコンチップ３は、ゲート配線３４およびＡｌ配線３６、３７、３８が図示しない表面保護膜によって覆われているので、シリコンチップ３の表面には、上記した最上層の導電膜のうち、ソースパッド７とゲートパッド８のみが露出している。なお、図７に示す例では、ゲート電極（多結晶シリコン膜２６Ａ）が形成される溝２４の平面形状を四角形としたので、ゲート電極（多結晶シリコン膜２６Ａ）の平面形状も四角形となっている。
次に、本実施の形態のＳＯＰ８の製造方法を説明する。図８は、ＳＯＰ８の製造プロセスを示すフロー図である。ＳＯＰ８を製造するには、まず、周知技術を用いてシリコンウエハにパワーＭＯＳＦＥＴ（図６参照）を形成した後、このシリコンウエハをダイシングしてシリコンチップ３を得る。また、リード４、ダイパッド部４Ｄおよびソースポスト４Ｐが形成されたリードフレームを用意する。リードフレームは、ＣｕまたはＦｅ−Ｎｉ合金からなり、その表面には、Ａｌリボン１０およびＡｕワイヤ１１との接着力を向上させるために、例えばＰｄ膜の上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層が形成されている。
次に、図９に示すように、Ａｇペースト５を使ってリードフレームのダイパッド部４Ｄ上にシリコンチップ３を搭載（ダイボンディング）する。後述するように、シリコンチップ３の表面にＡｌリボン１０をウェッジボンディングする際には、シリコンチップ３の表面だけでなく、シリコンチップ３とダイパッド部４Ｄとの間に介在するＡｇペースト５にも大きな超音波振動エネルギーが加わる。従って、この超音波振動エネルギーに起因してＡｇペースト５にクラックが発生するのを防ぐためには、最適な弾性率（Ｐａ）を持ったＡｇペースト５を選択的に使用することが望ましい。なお、図９の符号ｃは、リードフレームに形成されたソースポスト４Ｐの幅を示しており、符号ｄは、ソースポスト４Ｐの幅方向に沿ったソースパッド７の幅を示している。
次に、以下の方法でシリコンチップ３のソースパッド７とリードフレームのソースポスト４ＰにＡｌリボン１０をボンディングする。
図１０（ａ）は、Ａｌリボン１０のボンディングに用いるウェッジボンダに装着されたウェッジツールの先端部近傍を示す側面図、図１０（ｂ）は、ウェッジツールの先端部を下方から見た平面図である。
図１０（ａ）に示すように、ウェッジツール１２の一方の側面にはリボンガイド１４が取り付けられており、このリボンガイド１４の中を通ったＡｌリボン１０がウェッジツール１２の先端部に送り出されるようになっている。また、ウェッジツール１２のもう一方の側面には、ウェッジツール１２の先端部に送り出されたＡｌリボン１０を切断するカッター１５が上下動可能に取り付けられている。
ウェッジツール１２の先端部は、Ｖ溝１３によって２つに分岐されている。ウェッジツール１２をウェッジボンダに装着する時は、このＶ溝１３の延在方向が、図９に示したソースポスト４Ｐの幅（ｃ）方向に対して直交するように装着する。
図１０（ｂ）に示すように、ウェッジツール１２の底面は、上記Ｖ溝１３を挟んで、それぞれが長方形の平面形状を有する第１分岐部１２Ａと第２分岐部１２Ｂとに２分割されている。ここで、ウェッジツール１２の底面は、Ｖ溝１３の延在方向と直交する方向の幅（ｅ）が、図９に示したソースパッド７の幅（ｄ）と同じか、この幅（ｄ）よりも僅かに狭くなるように形成されている。また、この幅（ｄ）方向における第１分岐部１２Ａの幅（ａ）は、図９に示したソースポスト４Ｐの幅（ｃ）よりも狭くなるように形成されている。なお、第２分岐部１２Ｂの幅（ｂ）は、シリコンチップ３の寸法、すなわちソースパッド７の幅（ｄ）に応じて適宜変更するが、ここでは第１分岐部１２Ａの幅（ａ）よりも広いものとする。
上記ウェッジツール１２を使用してソースパッド７とソースポスト４ＰにＡｌリボン１０をボンディングするには、まず、図１１に示すように、リボンガイド１４から送り出されたＡｌリボン１０の先端部をシリコンチップ３のソースパッド７上に位置決めした後、ウェッジツール１２の第１分岐部１２Ａおよび第２分岐部１２Ｂを同時にＡｌリボン１０に圧接し、数Ｗ程度のエネルギーの超音波振動を印加する。これにより、第１分岐部１２Ａおよび第２分岐部１２Ｂと接している領域のＡｌリボン１０がソースパッド７の表面に接合される。また、Ｖ溝１３の下方のＡｌリボン１０は、ウェッジツール１２の底面に接触せず、ソースパッド７の表面から僅かに（８μｍ〜２５μｍ程度）浮き上がる。
次に、図１２に示すように、ウェッジツール１２を移動させ、第１分岐部１２Ａの幅（ａ）の中心をソースポスト４Ｐの幅（ｃ）の中心に位置決めした後、ソースポスト４Ｐ上のＡｌリボン１０に第１分岐部１２Ａを圧接し、数Ｗ程度のエネルギーの超音波振動を印加する。これにより、第１分岐部１２Ａと接している領域のＡｌリボン１０がソースポスト４Ｐの表面に接合されるが、第１分岐部１２Ａの幅（ａ）はソースポスト４Ｐの幅（ｃ）よりも狭いので、Ａｌリボン１０は、ソースポスト４Ｐの幅（ｃ）方向の端部表面には接合されない。
次に、図１３に示すように、ソースポスト４Ｐの端部上にカッター１５を位置決めし、下降させる。これにより、ソースポスト４Ｐに接合されていない領域のＡｌリボン１０が切断され、ソースパッド７およびソースポスト４ＰにそれぞれＡｌリボン１０がボンディングされる。
次に、図示は省略するが、熱と超音波を利用した周知のボールボンディング法により、シリコンチップ３のゲートパッド８およびリード４（ゲートリードを構成する４番リード）にそれぞれＡｕワイヤ１１をボンディングする。続いて、モールド金型を用いてシリコンチップ３（およびダイパッド部４Ｄ、ソースポスト４Ｐ、Ａｌリボン１０、Ａｕワイヤ１１、リード４のインナーリード部）をモールド樹脂２で封止した後、モールド樹脂２の表面に製品名や製造番号などをマーキングする。次に、モールド樹脂２の外部に露出したリード４の不要部分を切断・除去し、リード４のアウターリード部をガルウィング状に成形した後、製品の良・不良を判別する選別工程を経ることにより、図１〜図５に示した本実施の形態のＳＯＰ８が完成する。
なお、ここでは、第２分岐部１２Ｂの幅（ｂ）が第１分岐部１２Ａの幅（ａ）よりも広いウェッジツール１２を使用したが、シリコンチップ３の幅、すなわちソースパッド７の幅（ｄ）が狭い場合には、図１４に示すように、第２分岐部１２Ｂの幅（ｂ）が第１分岐部１２Ａの幅（ａ）よりも狭いウェッジツール１２を使用する。
このウェッジツール１２を使ってソースパッド７とソースポスト４ＰにＡｌリボン１０をボンディングするには、まず、図１５に示すように、ウェッジツール１２の第１分岐部１２Ａおよび第２分岐部１２Ｂをソースパッド７上のＡｌリボン１０に同時に圧接して超音波振動を印加することにより、ソースパッド７の表面にＡｌリボン１０を接合する。次に、図１６に示すように、ソースポスト４Ｐ上のＡｌリボン１０に第１分岐部１２Ａを圧接して超音波振動を印加することにより、ソースポスト４Ｐの表面にＡｌリボン１０を接合する。次に、図１７に示すように、ソースポスト４Ｐの端部、すなわちソースポスト４Ｐに接合されていない領域のＡｌリボン１０をカッター１５で切断する。
このように、ソースパッド７とソースポスト４ＰにＡｌリボン１０をボンディングする際、第１分岐部１２Ａと第２分岐部１２Ｂとに分割された底面を有するウェッジツール１２を使用することにより、ソースパッド７とＡｌリボン１０の接合面積を確保しながら、１回のボンディングでソースパッド７にＡｌリボン１０を接合することが可能となる。
これにより、２回のボンディングでソースパッド７にＡｌリボン１０を接合する従来技術に比べて、シリコンチップ３とダイパッド部４Ｄとの間に介在するＡｇペースト５に加わる超音波振動エネルギーを低減することができる。従って、この超音波振動エネルギーに起因するＡｇペースト５のクラック発生が抑制され、シリコンチップ３とダイパッド部４Ｄとの接合信頼性が向上する。また、シリコンチップ３自体に加わる超音波振動エネルギーも低減されるので、シリコンチップ３に加わるダメージも低減される。
また、２回のボンディングでソースパッド７にＡｌリボン１０を接合する従来技術に比べて、ボンディング時間を短縮することができるので、ＳＯＰ８の生産性が向上し、その製造コストを低減することができる。
（実施の形態２）
図１８は、本実施の形態のＳＯＰ８の内部構造を示す平面図である。このＳＯＰ８の特徴は、ソースポスト４Ｐとソースパッド７が複数本のＡｌリボン１０で接続されていることにある。Ａｌリボン１０の本数は３本以上であってもよいが、ここでは、２本のＡｌリボン１０で接続された例を示している。
ＳＯＰ８は、その品種あるいは世代によってシリコンチップ３の寸法が異なり、これに伴ってソースパッド７の寸法も異なってくる。そのため、ソースパッド７の寸法に応じて、その都度、幅の異なる複数種類のＡｌリボン１０を用意すると、Ａｌリボン１０の管理が煩雑になる。これに対して、比較的幅の狭いＡｌリボン１０を１種類用意し、ソースパッド７の寸法に応じてＡｌリボン１０の接続本数を変えるようにすれば、Ａｌリボン１０の管理が煩雑になることはない。
このように、ソースポスト４Ｐとソースパッド７を複数本のＡｌリボン１０で接続することにより、ソースパッド７とＡｌリボン１０の接合面積が大きくなるので、ソース抵抗をより小さくすることができる。また、この場合は、１本のボンディングツール１２で複数本のＡｌリボン１０を同時にボンディングすることにより、ボンディング時間を短縮することができる。
この場合も、前記実施の形態１と同様、Ｖ溝１３を挟んで第１分岐部１２Ａと第２分岐部１２Ｂとに分割された底面を有するウェッジツール１２を用意する。そして、まず、図１９に示すように、ウェッジツール１２の第１分岐部１２Ａおよび第２分岐部１２Ｂを同時にＡｌリボン１０に圧接して超音波振動エネルギーを印加し、ソースパッド７の表面に２本のＡｌリボン１０を同時にボンディングする。次に、図２０に示すように、ウェッジツール１２の第１分岐部１２ＡをＡｌリボン１０に圧接して超音波振動エネルギーを印加し、ソースポスト４Ｐの表面に２本のＡｌリボン１０を同時にボンディングする。これにより、前記実施の形態１と同様の効果を得ることができる。なお、図１９および図２０は、リボンガイド１４とカッター１５の図示を省略している。
（実施の形態３）
一般に、ＳＯＰ８のような樹脂封止型半導体装置の製造工程では、図２１に示すような、複数のダイパッド部４Ｄを設けたリードフレームが使用される。なお、ここでは、３個のダイパッド部４Ｄを設けたリードフレームＬＦを示している。
このようなリードフレームＬＦに搭載された３個のシリコンチップ３のソースパッド７とソースポスト４ＰをＡｌリボン１０で接続する際には、図２１に示すように、３本のウェッジツール１２を連結し、３個のシリコンチップ３のソースパッド７に同時にＡｌリボン１０を接続することにより、ボンディング時間を短縮することができる。なお、図２１は、リボンガイド１４とカッター１５の図示を省略している。
この場合も、前記実施の形態１と同様、Ｖ溝１３を挟んで第１分岐部１２Ａと第２分岐部１２Ｂとに分割された底面を有するウェッジツール１２を使用することにより、３個のシリコンチップ３のそれぞれのソースパッド７に１回のボンディングでＡｌリボン１０を接合することができるので、前記実施の形態１と同様の効果を得ることができる。
図２２は、２個のソースパッド７に同時にＡｌリボン１０を接続するウェッジツール１２の一例を示す斜視図、図２３は、４個のソースパッド７に同時にＡｌリボン１０を接続するウェッジツール１２の一例を示す斜視図である。これらのウェッジツール１２を使用する場合も、底面を第１分岐部１２Ａと第２分岐部１２Ｂとに分割することにより、複数個のシリコンチップ３のそれぞれのソースパッド７に１回のボンディングでＡｌリボン１０を接合することができるので、前記実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図２４（ａ）は、本実施の形態のウェッジツールの先端部近傍を示す側面図、図２４（ｂ）は、このウェッジツールの先端部を下方から見た平面図である。
このウェッジツール１２には、Ｖ溝１３の内部を減圧するための真空穴４０が設けられている。そのため、図２５に示すように、このウェッジツール１２を使ってＡｌリボン１０をソースパッド７に接合する際にＶ溝１３の内部を減圧すると、Ｖ溝１３の下方のＡｌリボン１０がＶ溝１３の内部方向に真空吸引され、ソースパッド７との間に隙間（Ｓ）が生じる。
前述したように、ウェッジツール１２の底面をＶ溝１３で２分割した場合は、Ｖ溝１３の下方のＡｌリボン１０がウェッジツール１２の底面に接触せず、ソースパッド７の表面から僅かに（８μｍ〜２５μｍ程度）浮き上がる。そのため、この浮き上り量が小さい場合は、シリコンチップ３をモールド樹脂２で封止した際、Ａｌリボン１０とソースパッド７の間にモールド樹脂２が入り込めず、僅かな空隙（ボイド）が生じることがある。
これに対し、Ｖ溝１３の下方のＡｌリボン１０とソースパッド７の間に隙間（Ｓ）を形成した場合は、この隙間（Ｓ）の内部にモールド樹脂２が確実に入り込むので、Ａｌリボン１０とソースパッド７の間に空隙（ボイド）が生じるのを防ぐことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、ソースパッド７とソースポスト４Ｐを接続する導電材料としてＡｌリボン１０を用いたが、ＡｕあるいはＣｕ合金のような電気抵抗の小さい他の金属材料で構成されたリボンを用いる場合にも適用することができる。また、リード（ゲートリード）４とゲートパッド８を接続する導電材料として、Ａｕワイヤ１１以外の材料、例えばＡｌワイヤを用いてもよい。
ウェッジツール１２の底面を分岐する長溝の断面形状は、前記実施の形態のようなＶ溝１３に限定されるものではなく、例えば図２６に示すようなＵ溝１６や、図２７に示すような四角溝１７など、任意の形状を採用することができる。
また、前記実施の形態では、Ａｇペースト５を使ってダイパッド部４Ｄ上にシリコンチップ３を搭載したが、Ａｇペースト５以外のペレット付け材料、例えば半田ペーストや半田共晶などを使うこともできる。
また、前記実施の形態では、パワーＭＯＳＦＥＴが形成されたシリコンチップ３のソースパッド７にＡｌリボン１０をボンディングしたが、Ａｌリボン１０をボンディングすることのできる大面積のパッドを有するチップであれば、パワーＭＯＳＦＥＴ以外の素子が形成された半導体チップであっても使用することができる。例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が形成されたチップの場合は、ＩＧＢＴのオン抵抗を低減するために、エミッタパッドをゲートパッドよりも広い面積で構成する。従って、エミッタパッドにＡｌリボンをボンディングする場合にも、本発明を適用することができる。
パッケージの形態は、ＳＯＰ８に限定されるものではなく、例えばＶＳＯＮ８やＷＰＡＫなどの各種小型面実装パッケージに適用することができる。
本発明は、半導体チップのボンディングパッドとリードフレームを金属リボンで接続する半導体装置に適用して有効な技術に関するものである。
本発明の一実施の形態である半導体装置の外観を示す平面図である。 本発明の一実施の形態である半導体装置の外観を示す側面図である。 本発明の一実施の形態である半導体装置の内部構造を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図３のＢ−Ｂ線に沿った断面図である。 シリコンチップに形成されたパワーＭＯＳＦＥＴを示す要部断面図である。 シリコンチップに形成されたソースパッド、ゲートパッドおよびゲート配線を含む最上層の導電膜と下層のゲート電極とを示す平面図である。 本発明の一実施の形態である半導体装置の製造プロセスを示すフロー図である 本発明の一実施の形態である半導体装置の製造方法を示す要部断面図である。 （ａ）は、Ａｌリボンのボンディングに用いるウェッジボンダに装着されたウェッジツールの先端部近傍を示す側面図、（ｂ）は、このウェッジツールの先端部を下方から見た平面図である。 図９に続く半導体装置の製造方法を示す要部断面図である。 図１１に続く半導体装置の製造方法を示す要部断面図である。 図１２に続く半導体装置の製造方法を示す要部断面図である。 （ａ）は、本発明の他の実施の形態で用いるウェッジツールの先端部近傍を示す側面図、（ｂ）は、このウェッジツールの先端部を下方から見た平面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。 図１５に続く半導体装置の製造方法を示す要部断面図である。 図１６に続く半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部斜視図である。 図１９に続く半導体装置の製造方法を示す要部斜視図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部斜視図である。 本発明の他の実施の形態で用いるウェッジツールの斜視図である。 本発明の他の実施の形態で用いるウェッジツールの斜視図である。 （ａ）は、本発明の他の実施の形態で用いるウェッジツールの先端部近傍を示す側面図、（ｂ）は、このウェッジツールの先端部を下方から見た平面図である。 本発明の他の実施の形態である半導体装置の製造方法を示す要部断面図である。 本発明の他の実施の形態で用いるウェッジツールの先端部近傍を示す側面図である。 本発明の他の実施の形態で用いるウェッジツールの先端部近傍を示す側面図である。 （ａ）は、本発明者が検討したウェッジツールの先端部近傍を示す側面図、（ｂ）は、このウェッジツールの先端部を下方から見た平面図である。 本発明者が検討した半導体装置の製造方法を示す要部断面図である。 図２９に続く半導体装置の製造方法を示す要部断面図である。 図３０に続く半導体装置の製造方法を示す要部断面図である。 図３１に続く半導体装置の製造方法を示す要部断面図である。 本発明者が検討した半導体装置の製造方法の別例を示す要部断面図である。 図３３に続く半導体装置の製造方法を示す要部断面図である。
符号の説明
２ モールド樹脂
３ シリコンチップ
４ リード
４Ｄ ダイパッド部
４Ｐ ソースポスト
５ Ａｇペースト
７ ソースパッド（ソース電極）
８ ゲートパッド
１０ Ａｌリボン
１１ Ａｕワイヤ
１２ ウェッジツール
１２Ａ 第１分岐部
１２Ｂ 第２分岐部
１３ Ｖ溝（長溝）
１４ リボンガイド
１５ リボンカッター
１６ Ｕ溝
１７ 四角溝
１８ ウェッジツール
１９Ｄ ダイパッド部
１９Ｓ ソースリード
２０ ｎ＋型単結晶シリコン基板
２１ ｎ−型単結晶シリコン層
２２ ｐ型ウエル
２３ 酸化シリコン膜
２４ 溝
２５ 酸化シリコン膜（ゲート酸化膜）
２６Ａ 多結晶シリコン膜（ゲート電極）
２６Ｂ ゲート引き出し電極
２７ ｐ−型半導体領域
２８ ｐ型半導体領域
２９ ｎ＋型半導体領域（ソース）
３０、３１ 酸化シリコン膜
３２、３３ 接続孔
３４ ゲート配線
３５ ｐ＋型半導体領域
３６、３７、３８ Ａｌ配線
４０ 真空穴
ＬＦ リードフレーム

Claims (14)

  1. （ａ）ダイパッド部および前記ダイパッド部の近傍に配置されたソースリードを有するリードフレームを用意する工程と、
    （ｂ）パワーＭＯＳＦＥＴを備え、前記パワーＭＯＳＦＥＴのソース電極と電気的に接続されたソースパッドが形成された表面を有する半導体チップを用意する工程と、
    （ｃ）前記ダイパッド部上に前記半導体チップを搭載する工程と、
    （ｄ）超音波振動を利用したウェッジボンディング法によって、前記ソースパッドの表面に金属リボンの第１部分と第２部分とを電気的に接続する工程と、
    （ｅ）超音波振動を利用したウェッジボンディング法によって、前記ソースリードの表面に前記金属リボンの前記第１部分および前記第２部分とは異なる第３部分を電気的に接続する工程と、
    （ｆ）前記半導体チップ、前記ソースリードおよび前記金属リボンを樹脂封止する工程と、
    を有する半導体装置の製造方法であって、
    前記（ｄ）および（ｅ）工程において、前記ソースパッドの前記表面上、および前記ソースリードの前記表面上の前記金属リボンに前記超音波振動を印加するウェッジツールの先端部は、前記ソースパッドから前記ソースリードへ向かう第２方向と直交する第１方向に沿って延びる溝によって第１分岐部と第２分岐部とに分岐されており、
    前記（ｄ）工程において、前記ウェッジツールの前記第１および第２分岐部のそれぞれと接する前記金属リボンの前記第１および第２部分は、前記ソースパッドの前記表面に電気的に接続され、
    前記（ｅ）工程において、前記ウェッジツールの前記第１分岐部と接する前記金属リボンの前記第３部分は、前記ソースリードの前記表面に電気的に接続され、前記ウェッジツールの前記第２分岐部と接し、前記第１、第２、および第３部分とは異なる前記金属リボンの第４部分は、前記ソースリードの前記表面に電気的に接続されないことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記ソースリードは、前記樹脂の外部に露出した複数のアウターリード部と、前記樹脂の内部において前記アウターリード部を連結する連結部とで構成され、
    前記金属リボンの前記第３部分は、前記ソースリードの前記連結部に接続されることを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記第２方向における前記第１分岐部の幅は、前記第２方向における前記ソースリードの幅よりも狭いことを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記半導体チップは、Ａｇペーストを介して前記ダイパッド部に接合されることを特徴とする半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップの前記表面には、前記ソースパッドよりも面積が小さく、前記パワーＭＯＳＦＥＴのゲート電極と電気的に接続されたゲートパッドがさらに形成され、
    前記リードフレームは、前記ダイパッド部の近傍に配置されたゲートリードをさらに有し、
    前記（ｅ）工程の後、前記（ｆ）工程に先立って、前記ゲートパッドの表面にＡｕワイヤの一端を電気的に接続し、前記ゲートリードの表面に前記Ａｕワイヤの他端を電気的に接続する工程をさらに有することを特徴とする半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記金属リボンは、Ａｌからなることを特徴とする半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記ウェッジツールは、前記溝の内部を減圧するための機構を備えていることを特徴とする半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記第１分岐部、前記第２分岐部、および前記溝の前記第２方向における合計幅は、前記ソースパッドの前記第２方向における幅に比べて同等以下であることを特徴とする半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記金属リボンは、複数のリボンであることを特徴とする半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記金属リボンの前記第４部分を切断する工程も含むことを特徴とする半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記第１分岐部の面積は、前記第２分岐部の面積と異なることを特徴とする半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記第１分岐部の面積は、前記第２分岐部の面積よりも小さいことを特徴とする半導体装置の製造方法。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記第１分岐部の前記第２方向における幅は、前記２分岐部の前記第２方向における幅よりも狭いことを特徴とする半導体装置の製造方法。
  14. 請求項１に記載の半導体装置の製造方法において、
    前記第１分岐部の前記第２方向における幅は、前記ソースリードの前記第２方向における幅よりも狭いことを特徴とする半導体装置の製造方法。
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