JP2013187441A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】モールド工程において、余分な樹脂を安定して切断除去することのできる技術を提供する。
【解決手段】樹脂封止体８に連なるランナの一部を樹脂封止体８から分離する工程において、ランナは、第１ランナ２８、および第１ランナ２８と樹脂封止体８とに接続された第２ランナ３０から構成されており、リードフレーム２の第２面側から第２ランナ３０を第１支持部３４によって支持し、樹脂封止体８を空中に浮かした状態で第１ランナ２８をブレイクピン３２によってリードフレーム２の第１面側から第２面側に向かう方向に突き落として、ランナを第２ランナ３０の途中から分離する。
【選択図】図１０

Description

本発明は、半導体装置の製造技術に関し、特に、トランスファモールド方式によって半導体装置を樹脂封止する方法に適用して有効な技術に関するものである。
例えば特開２０００−１９５８８１号公報（特許文献１）には、ピンがランナ部を押圧する前に、ブレイク板の上面の中央部分に凸状に設けた境界部押圧部によって、ゲート部とモールド部との境界部の近傍をリードフレームの第２主面側から押圧することで、境界部近傍のリードフレームをゲート部側へ変形させ、ゲート部をリードフレームからブレイクする技術が開示されている。
また、特開平０７−２４１８８８号公報（特許文献２）には、ゲートブレイク方法において、樹脂封止体の一側面に連結されるゲートランナ樹脂を除去する前に、ゲートランナ樹脂に対して樹脂封止体を折り曲げ、この樹脂封止体の一側面とゲートランナ樹脂との間に亀裂を入れる技術が開示されている。
また、特開２００８-１１８０１２号公報（特許文献３）には、成形品カルを、押さえ込まれた基板水平方向に対して傾斜した状態で支持することにより、ゲート部分に応力集中を促し、パッケージ部と成形品ゲート部との境界部にクラックを生じさせ、ツイストすることにより、成形品ランナゲートを成形品から分離する技術が開示されている。
特開２０００−１９５８８１号公報 特開平０７−２４１８８８号公報 特開２００８−１１８０１２号公報
半導体チップを封止する樹脂封止体または半導体チップが搭載される配線基板に使われるモールドレジン（溶融レジン、樹脂部材）の難燃剤に含まれる臭素はＲｏＨＳ（Restriction of Hazardous Substances）指令対象外ではあるが、環境に影響を与える可能性があると言われている。そこで、近年、樹脂封止体または配線基板を構成するモールドレジンには、環境保護および環境負荷物質低減の観点から、臭素、塩素、アンチモンなどを含まないハロゲンフリーレジンが使用されている。
具体的には、電気・電子機器の廃棄物の収集および回収が規定され、さらに、分別回収された廃棄物から除外すべき物質に臭素系難燃剤を含有するプラスチックがＷＥＥＥ（Waste Electrical and Electronic Equipment）指令によって規定されている。樹脂封止体を構成するモールドレジンに使用するハロゲンフリーレジンとは、塩素の含有率が０．０９重量％以下、臭素の含有率が０．０９重量％以下、アンチモンの含有率が０．０９重量％以下である材料である。また、配線基板を構成するモールドレジンに使用するハロゲンフリーレジンとは、塩素の含有率が０．０９重量％以下、臭素の含有率が０．０９重量％以下であり、かつ、塩素と臭素の総量が０．１５重量％以下である材料である。つまり、樹脂封止体または配線基板を構成するモールドレジンにハロゲンフリーレジンを使用した場合は、ＷＥＥＥ指令によって規定された材料を使用していることになる。
ところで、モールドレジンから臭素を抜いていくと、樹脂封止体の難燃性が低下する。そこで、樹脂封止体の主材料に難燃性の高い樹脂が用いられることになる。しかし、難燃性の高い樹脂は一般的に低Ｔｇ化（ガラス転移温度の低下）、および低分子化する。低分子化した樹脂は粘性が低く、リードフレームなどの金属に対していわゆる「濡れ」がよくなり、元々持っている接着性と相まって密着強度が高くなるという特質を有する。
しかしながら、樹脂とリードフレームとの密着強度が高いと、以下に説明する種々の技術的課題が存在する。すなわち、モールド工程において、樹脂封止体が形成されたリードフレームから余分な樹脂を除去するゲートブレイクの際に、余分な樹脂の一部がリードフレームに残ることがある。そこで、上記ゲートブレイクの後に、この樹脂残りを、切断パンチ（切り歯）を用いて除去している。しかし、この際、ダイ（金型の受け台）とリードフレームとの間に樹脂残りの一部が挟まれて、ダイが破損する、切断位置がずれる、半導体製品の表面に傷をつけるなどの不具合が生じる場合がある。
本発明の目的は、モールド工程において、余分な樹脂を安定して切断除去することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
この実施の形態は、リードフレームの第１面に半導体チップを搭載する工程と、半導体チップの主面に形成された電極パッドとリードフレームのリードとを電気的に接続する工程と、半導体チップを樹脂封止体により樹脂封止する工程と、樹脂封止体に連なるランナの一部を樹脂封止体から分離する工程と、を有する半導体装置の製造方法である。ランナは、第１ランナと、一方を第１ランナに接続され、他方を樹脂封止体に接続された第２ランナとから構成されている。そして、樹脂封止体に連なるランナの一部を樹脂封止体から分離する工程は、さらに以下の工程を含む。ランナが形成された一方の面を下方に向け、反対側の他方の面を上方に向け、一方の面側から第２ランナの一部を第１支持部によって支持して、リードフレームをテーブル上に載置する工程と、樹脂封止体を空中に浮かした状態で、第１ランナを、他方の面側から一方の面側に向かう方向にブレイクピンを用いて突き落とし、ランナを第２ランナの途中から分離する工程。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
モールド工程において、余分な樹脂を安定して切断除去することができる。
本発明の実施の形態１による半導体装置の製造方法の工程図である。 本発明の実施の形態１によるリードフレームの外形の一例を示す要部上面図である。 （ａ）および（ｂ）はそれぞれ本発明の実施の形態１によるダイボンディング工程における製品状態を説明する要部上面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ本発明の実施の形態１によるワイヤボンディング工程における製品状態を説明する要部上面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ本発明の実施の形態１によるモールド工程における製品状態を説明する要部上面図および要部断面図である。 本発明の実施の形態１によるモールディング装置の構成の一例を説明する概略図である。 本発明の実施の形態１によるモールディング装置に備わるモールド金型の下金型および上金型の一例を示す要部平面図である。 図７Ａに示したモールド金型の下金型および上金型を重ね合わせた状態における要部断面図である。 本発明の実施の形態１によるゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部上面図である。 図８のＡ−Ａ´線に沿った要部断面図である。 本発明の実施の形態１によるゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明の実施の形態１によるゲートブレイク方法の一例を説明するゲートブレイク後のゲートブレイク部を示す要部断面図である。 本発明の実施の形態１によるゲート残り除去工程における樹脂残りの除去方法の一例を説明する要部断面図である。 本発明の実施の形態１によるゲートブレイク方法の変形例を説明するゲートブレイク前のゲートブレイク部を示す要部断面図である。 本発明の実施の形態１によるゲートブレイク方法の変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 （ａ）および（ｂ）はそれぞれめっき工程における製品状態を説明する要部上面図および要部断面図である。 （ａ）および（ｂ）はそれぞれリード切断工程における製品状態を説明する要部上面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ成形工程における製品状態を説明する要部上面図および要部断面図である。 本発明の実施の形態２によるモールディング装置に備わるモールド金型の下金型および上金型の一例を示す要部平面図である。 本発明の実施の形態２によるゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部上面図である。 図１９のＢ−Ｂ´線に沿った要部断面図である。 本発明の実施の形態２によるゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明の実施の形態２によるゲート残り除去工程における樹脂残りの除去方法の一例を説明する要部断面図である。 本発明の実施の形態２によるゲートブレイク方法の第１変形例を説明するゲートブレイク前のゲートブレイク部を示す要部断面図である。 本発明の実施の形態２によるゲートブレイク方法の第１変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明の実施の形態２によるゲートブレイク方法の第２変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明の実施の形態２によるゲートブレイク方法の第３変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明の実施の形態３によるゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部断面図である。 本発明の実施の形態３によるゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明者らによって検討されたゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部上面図である。 図２９のＣ−Ｃ´線に沿った要部断面図である。 本発明者らによって検討されたゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。 本発明者らによって検討されたゲートブレイク方法の一例を説明するゲートブレイク後のゲートブレイク部を示す要部断面図である。 本発明者らによって検討されたゲートブレイク方法を採用した場合にゲート残り除去工程において生じるダイ破損の様子を説明する要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（本発明者らによって検討された従来のゲートブレイク方法）
まず初めに、本発明者らによって検討されたモールド工程における従来のゲートブレイク方法について説明する。図２９はゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部上面図、図３０は図２９のＣ−Ｃ´線に沿った要部断面図、図３１はゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図、図３２はゲートブレイク方法の一例を説明するゲートブレイク後のゲートブレイク部を示す要部断面図である。また、図３３はゲート残り除去工程において生じるダイ破損の様子を説明する要部断面図である。なお、図２９ではモールド金型の上金型を省略し、リードフレームを透視した要部上面図を示している。
まず、図２９および図３０に示すように、樹脂封止体５１等の封止樹脂が形成されたリードフレーム５２を、モールディング装置のゲートブレイク部のテーブル５３上に載置する。この際、半導体チップが搭載されたリードフレーム５２の第１面を上にして、リードフレーム５２をテーブル５３とクランパ５４とで挟み、固定する。半導体チップはリードフレーム５２の第１面に形成された封止樹脂と第２面に形成された封止樹脂とから構成される樹脂封止体５１により保護されている。また、リードフレーム５２の第２面には樹脂封止する際にモールドレジンが流れることにより形成されたゲート５５、第２ランナ（サブランナ）５６、および第１ランナ５７が、樹脂封止体５１から順に連なって形成されている。樹脂封止体５１は、テーブル５３に形成された凹部とクランパ５４に形成された凹部とで形成される空間に位置して、空中に浮いた状態となっている。
次に、図３１に示すように、リードフレーム５２に空いた穴から、リードフレーム５２の第１面側から第２面側へ向かう方向へブレイクピン５８を下降する。ブレイクピン５８の下降により第１ランナ５７が押圧される。
さらに、図３２に示すように、ブレイクピン５８によって第１ランナ５７を突き落すことにより、第２ランナ５６の途中を破断し、第１ランナ５７を第２ランナ５６の途中から分離する。しかしながら、ブレイクピン５８により第１ランナ５７が押圧されても、第１ランナ５７と樹脂封止体５１との間のリードフレーム５２に曲りが生じないため、第２ランナ５６の一部およびゲート５５が残り易く、また、破断される箇所もまちまちとなる。
そのため、図３３に示すように、その後のゲート残り除去工程において、樹脂封止体５１から分離せずに残ったゲート５５および第２ランナ５６の一部（樹脂残り）がリードフレーム５２とダイ（金型の受け台）５９との間に挟まれる場合がある。この状態で切断パンチ６０がリードフレーム５２の第１面側から打ち下ろされると、リードフレーム５２とダイ５９との間に上記樹脂残りが挟まれて、ダイ５９が破損したり、切断位置がずれたり、半導体製品（樹脂封止体５１）の表面に傷をつけたりするなどの不具合が生じる場合がある。
（実施の形態１）
本実施の形態１による半導体装置の製造方法を図１〜図１７を用いて工程順に説明する。図１は半導体装置の製造方法の工程図、図２はリードフレームの外形の一例を示す要部上面図である。また、図３（ａ）および（ｂ）はそれぞれダイボンディング工程における製品状態を説明する要部上面図および要部断面図、図４（ａ）および（ｂ）はそれぞれワイヤボンディング工程における製品状態を説明する要部上面図および要部断面図、図５（ａ）および（ｂ）はそれぞれモールド工程における製品状態を説明する要部上面図および要部断面図である。また、図６〜図１２はモールド工程におけるゲートブレイク方法を説明する図、図１３および図１４はモールド工程におけるゲートブレイク方法の変形例を説明する要部断面図である。また、図１５（ａ）および（ｂ）はそれぞれめっき工程における製品状態を説明する要部上面図および要部断面図、図１６（ａ）および（ｂ）はそれぞれリード切断工程における製品状態を説明する要部上面図および要部断面図、図１７（ａ）および（ｂ）はそれぞれ成形工程における製品状態を説明する要部上面図および要部断面図である。
本発明においては、リードフレームのモールド工程におけるゲートブレイク方法が主要な特徴となっており、その詳細および効果等について以降の説明で明らかにする。
《半導体チップ準備工程》
半導体ウエハの回路形成面に集積回路を形成する。集積回路は前工程または拡散工程と呼ばれる製造工程において、所定の製造プロセスに従って半導体ウエハにチップ単位で形成される。続いて、半導体ウエハに形成された各半導体チップの良・不良を判定した後、半導体ウエハをダイシングして、各半導体チップに個片化する。
《リードフレーム準備工程》
第１面（表面、上面）と第１面とは反対側の第２面（裏面、下面）とを有し、例えば銅（Ｃｕ）を主材料とした金属製の枠組みであるリードフレーム（配線板、配線部材）を準備する。図２にリードフレームの一例を示す。リードフレーム２は、例えばリードフレーム２の長手方向（ｘ軸方向）を列とし、この列の直交する方向（ｙ軸方向）を行とすると、半導体製品１つ分に該当する単位フレーム３が４行２列に配置された構成となっている。リードフレーム２の第１面に存在する各単位フレーム３の中央部には、半導体チップを搭載するダイパッド（タブ、チップ搭載部）４が設けられ、ダイパッド４を囲むように複数のリード（外部端子）５が設けられている。また、リードフレーム２の周辺には、リードフレーム２の位置決めのための複数の孔６が設けられている。
なお、半導体装置の製造方法の一例の説明に用いる図３〜図５および図１５では、１つの単位フレーム３に該当する領域のみを記載している。また、図８〜図１１、図１３、および図１４では、単位フレーム３が３行２列に配置された構成のリードフレーム２を記載している。
《ダイボンディング工程》
次に、図３（ａ）および（ｂ）に示すように、各単位フレーム３のダイパッド４の上面（リードフレーム２の第１面）に良と判定された半導体チップ１を搭載する。このとき、ダイパッド４の上面と半導体チップ１の裏面とを、例えばペースト状の接着剤（例えば銀（Ａｇ）ペースト）を用いて接合する。なお、ダイパッド４と半導体チップ１との接合は、ペースト状の接着剤に限定されるものではなく、例えば金−錫（Ａｕ−Ｓｎ）共晶を用いた接合などでもよい。
《ワイヤボンディング工程》
次に、図４（ａ）および（ｂ）に示すように、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法により、半導体チップ１の主面（表面）に形成された複数の電極パッド（図示は省略）と複数のリード５とをワイヤ７を介してそれぞれ電気的に接続する。ワイヤ７の材料としては、金（Ａｕ）、銅（Ｃｕ）、およびアルミニウム（Ａｌ）などの金属材料を挙げることができる。金（Ａｕ）の場合、例えば１５〜２０μｍφの金線を用いる場合が多い。
《モールド工程》
次に、図５（ａ）および（ｂ）に示すように、リードフレーム２に搭載された各半導体チップ１を樹脂封止体（封止体、パッケージ）８により樹脂封止する。
以下、モールド工程を図６〜図１２を用いて詳細に説明する。図６はモールディング装置の構成の一例を説明する概略図、図７Ａはモールディング装置に備わるモールド金型の下金型（第１金型）および上金型（第２金型）の一例を示す要部平面図、図７Ｂは図７Ａに示したモールド金型の下金型および上金型を重ね合わせた状態における要部断面図である。また、図８はゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部上面図、図９は図８のＡ−Ａ´線に沿った要部断面図、図１０はゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図、図１１はゲートブレイク方法の一例を説明するゲートブレイク後のゲートブレイク部を示す要部断面図である。また、図１２はゲート残り除去工程における樹脂残りの除去方法の一例を説明する要部断面図である。なお、図８ではモールド金型の上金型を省略し、リードフレームを透視した要部上面図を示している。
図６に示すように、モールディング装置９は、フレーム供給部１０、フレーム整列部１１、およびタブレット供給部１２を備える第１ユニットＵ１と、モールド成形を行う３つのユニット（第２ユニットＵ２、第３ユニットＵ３、および第４ユニットＵ４）と、ゲートブレイク部１３および製品収納部１４を備える第５ユニットＵ５とから構成されている。モールド成形を行う第２ユニットＵ２、第３ユニットＵ３、および第４ユニットＵ４にはそれぞれモールド金型１５およびプレス１６が備わっている。
第１ユニットＵ１において半導体チップ１が搭載されたリードフレーム２およびタブレット１７が供給され（リードフレームおよびタブレット供給工程）、第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４において半導体チップ１とリードフレーム２の一部が樹脂封止体８により封止される（モールド成形工程）。さらに、第５ユニットＵ５において樹脂封止体８に連なる余分な樹脂が除去され（ゲートブレイク工程）、ゲートブレイク工程後も樹脂封止体８から分離せずに残ったゲートやランナの一部（樹脂残り）が除去される（ゲート残り除去工程）。
モールディング装置９にはローダ１８およびアンローダ１９が備わっている。ローダ１８によって第１ユニットＵ１から第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４へ半導体チップ１が搭載されたリードフレーム２およびタブレット１７が搬送され、アンローダ１９によって第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４から第５ユニットＵ５へ樹脂封止されたリードフレーム２が搬送される。
（１）リードフレームおよびタブレット供給工程
まず、第１ユニットＵ１のフレーム供給部１１に、前述の図４に示したワイヤボンディングまで施されたリードフレーム２が供給される。続いて、フレーム整列部１１においてテーブル２０上にリードフレーム２を乗せた後、ロード１８によってテーブル２０をフレーム整列部１１からタブレット供給部１２に移動させて、タブレット供給部１２においてテーブル２０上にタブレット１７を乗せる。図６では、１つのテーブル２０上に２つのリードフレーム２と４つのタブレット１７とを搭載した場合を記載しているが、これらの数に限定されるものではない。
さらに、リードフレーム２およびタブレット１７を乗せたテーブル２０は、ローダ１８により第１ユニットＵ１から第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４へ搬送される。
（２）モールド成形工程
第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４においてモールド金型１５を用いて封止樹脂を形成する。モールド金型１５は、ワイヤボンディングされた半導体チップ１を搭載したリードフレーム２が配置される下金型（第１金型）と、下金型の上方に位置し、この下金型と係合してリードフレーム２を密閉する上金型（第２金型）とを有している。
図７Ａに示すように、モールド金型１５の上金型（第２金型）２１Ｕには、モールドレジン（溶融レジン、樹脂部材）の流入源となるカル部２２、半導体チップ１を樹脂封止するパッケージ領域となるキャビティ部２４Ｕなどが形成されている。
また、モールド金型１５の下金型（第１金型）２１Ｄは、上金型２１Ｕに対応した構成となっている。この下金型２１Ｄには、カル部２２と繋がり、主なモールドレジンの流入経路となる第１ランナ部２３、半導体チップ１を樹脂封止するパッケージ領域となるキャビティ部２４Ｄ、キャビティ部２４Ｕ，２４Ｄ内にモールドレジンを流入する際の入り口となり、キャビティ部２４Ｄと繋がるゲート部２５、一方をゲート部２５と繋がり、他方を第１ランナ部２３と繋がる第２ランナ部２６などが形成されている。ゲート部２５および第２ランナ部２６の上面視における幅は第１ランナ部２３の上面視における幅よりも細くなるようにそれぞれ形成されている。さらに、この下金型２１Ｄには、タブレット１７が投入されるポット部が形成されており、ポット部内には、上下動するブランジャが設けられている。
また、図７Ｂに示すように、モールド金型１５の上金型２１Ｕと下金型２１Ｄとを閉じた際には、半導体チップ１が搭載されたリードフレーム２の第１面が上金型２１Ｕ側に、第１面と反対側の第２面が下金型２１Ｄ側になるように、リードフレーム２はモールド金型１５に設置される。
まず、タブレット１７を下金型２１Ｄのポット部内に投入する。タブレット１７はモールドレジン、例えばハロゲンフリーレジンを圧力で固めたものが用いられる。また、上金型２１Ｕの各キャビティ部２４Ｕ内に各半導体チップ１が位置するように、リードフレーム２を下金型２１Ｄ上に設置する。
次に、モールド金型１５の上金型２１Ｕと下金型２１Ｄとを閉じる。このとき、リードフレーム２を上金型２１Ｕと下金型２１Ｄとの間にモールドレジンが洩れることのないように隙間無く挟み、リードフレーム２を固定する。
次に、プランジャを上昇させてタブレット１７を押圧し、タブレット１７が溶融し流動化したモールドレジンをポット部から加圧移動させる。モールドレジンはカル部２２から第１ランナ部２３、第２ランナ部２６、およびゲート部２５を通して複数のキャビティ部２４Ｕ，２４Ｄへ流入し、全てのキャビティ部２４Ｕ，２４Ｄ内はモールドレジンによって充填される。
次に、所定時間経過後、モールドレジンが硬化して樹脂封止体８等の封止樹脂が形成されたところで、モールド金型１５の上金型２１Ｕと下金型２１Ｄとを開き、封止樹脂が形成されたリードフレーム２をモールド金型１５から取り出す。その後、封止樹脂が形成されたリードフレーム２を乗せたテーブル２０は、アンローダ１９により第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４から第５ユニットＵ５へ搬送される。
（３）ゲートブレイク工程
第５ユニットＵ５のゲートブレイク部１３において、封止樹脂から樹脂封止体８に連なる余分な樹脂を除去する。
すなわち、前述の図５、図８、および図９に示すように、上記モールド成形工程においては、半導体チップ１とリードフレーム２の一部とを樹脂封止した樹脂封止体８以外に、モールド金型１５の下金型２１Ｄの第１ランナ部２３、ゲート部２５、および第２ランナ部２６に流入したモールドレジンが硬化した第１ランナ２８、ゲート２９、および第２ランナ（サブランナ）３０がそれぞれリードフレーム２の第２面に形成される。そのため、樹脂封止体８から第１ランナ２８、ゲート２９、および第２ランナ３０を分離する必要がある。
ゲートブレイク部１３の下側には、リードフレーム２を搭載するテーブル３１が配置され、ゲートブレイク部１３の上側には、リードフレーム２の上空に待機し、ブレイクピン３２を有するクランパ３３が配置されている。テーブル３１にはリードフレーム２の第１面に形成された第２ランナ３０を受ける第１支持部３４が配置されている。
第１支持部３４は弾性体、例えばシリコーンゴムまたはフッ素ゴムによって構成される。第１支持部３４の硬度は、前述したモールド成形において使用するモールド金型１５の硬度よりも低く、さらに、樹脂封止体８の硬度よりも低い。第１支持部３４の硬度は、例えば９０ショアＡよりも低い範囲が適切であると考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、５０〜８０ショアＡの範囲が最も好適と考えられる。第１支持部３４によって第２ランナ３０を受ける構造となっているので、樹脂封止体８とテーブル３１との間に空間３７を設けることができる。なお、ショアＡは、一般ゴムの硬さを測定する規格である。ショアＡは、日本工業規格のＪＩＳ Ｋ６２５３に定められた試験方法に基づき、非測定物の表面に圧子（押針またはインデンタと呼ばれる）を押し込み変形させ、その変形量（押込み深さ）を測定し、デュロメータ（スプリング式ゴム硬度計）を用いて数値化したものである。
また、テーブル３１の周囲の一部（本実施の形態１では２か所）には、テーブル３１とクランパ３３との間に位置するようにストッパ３５が設置されている。このストッパ３５により、クランパ３３がテーブル３１側へ下降しても、樹脂封止体８とクランパ３３との間に空間３６を設けることができる。
まず、前述の図９に示すように、樹脂封止体８等の封止樹脂が形成されたリードフレーム２をゲートブレイク部１３のテーブル３１上に載置する。この際、半導体チップ１が搭載されたリードフレーム２の第１面を上にして、第２ランナ３０を第１支持部３４が支持するように、リードフレーム２を載置する。樹脂封止体８とテーブル３１との間には空間３７が形成されている。
次に、図１０に示すように、クランパ３３がストッパ３５に接触するまでクランパ３３を下降する。この際、樹脂封止体８とクランパ３３との間には空間３６が形成されるので、樹脂封止体８は空中に浮いた状態となっている。続いて、リードフレーム２に空いた穴から、リードフレーム２の第１面側から第２面側へ向かう方向へブレイクピン３２を下降する。ブレイクピン３２の下降により、第２ランナ３０の第１支持部３４と接する部分に応力が掛かり、第１支持部３４が弾性変形しながら回転支点となるので、第２ランナ３０が確実に曲り、第２ランナ３０の第１支持部３４と接する部分またはその部分の近傍においてプリクラック（亀裂）が発生する。
さらに、図１１に示すように、ブレイクピン３２によって第１ランナ２８を突き落すことにより、第２ランナ３０の途中（プリクラックが発生した箇所）を破断して、第１ランナ２８を第２ランナ３０の途中から分離する。
この際、樹脂封止体８とテーブル３１との間には空間３７があり、樹脂封止体８とクランパ３３との間には空間３６があるので、ブレイクピン３２が下降しても樹脂封止体８がテーブル３１およびクランパ３３に当たることはない。これにより、樹脂封止体８の表面に傷が入ることを防止することができる。
また、第２ランナ３０の第１支持部３４と接する部分またはその近傍にプリクラックを発生させることにより、ほぼ決まった箇所で第２ランナ３０を切断することができる。つまり、第２ランナ３０の切断箇所を安定化させることができる。さらに、樹脂封止体８から分離せずに残ったゲート２９および第２ランナ３０の一部の長さを把握（管理）することができるようになる。
（４）ゲート残り除去工程
次に、図１２に示すように、樹脂封止体８から分離せずに残った第２ランナ３０の一部に切断パンチ４１をリードフレーム２の第１面側から打ち下ろすことにより、樹脂封止体８からゲート２９および第２ランナ３０の一部を除去する。前述したように、ゲート２９および第２ランナ３０の一部が、安定した長さで残るので、予めこれら樹脂残りの形状に合わせた切断治具（ダイ４０および切断パンチ４１）を準備して用いることにより、これらを再現性よく切断除去することができる。従って、ダイ４０が破損する、切断位置がずれる、半導体装置３９（樹脂封止体８）の表面に傷をつけるなどの問題は発生しない。
また、リードフレーム２との密着強度が高いハロゲンフリーレジンを用いた場合であっても、第２ランナ３０の途中にプリクラックが発生するので、ゲートブレイク工程において、第１ランナ２８を第２ランナ３０の途中から分離することができる。
その後、リードフレーム２は製品収納部１４へ収納される。さらに、リードフレーム２は、モールディング装置９から取り出され、次のモールド後ベーク工程へ搬送される。
次に、ゲートブレイク方法の変形例を図１３および図１４を用いて説明する。図１３はゲートブレイク方法の変形例を説明するゲートブレイク前のゲートブレイク部を示す要部断面図、図１４はゲートブレイク方法の変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。
前述したモールド成形工程では、例えば前述の図９に示したように、樹脂封止体８と第１ランナ２８との間にある第２ランナ３０は、その厚さが第１ランナ２８から樹脂封止体８に近づくに従って徐々に薄くなるように形成されている。
変形例においても、前述したモールド成形工程と同様にして、リードフレーム２に搭載された各半導体チップ１を樹脂封止体８により樹脂封止する。しかし、図１３に示すように、第２ランナ３０の一部分に、厚さが一定のフラット部が形成されており、このフラット部は、前述したゲートブレイク工程において使用する第１支持体３４の上面と接するように形成されている。フラット部以外の第２ランナ３０の形状は、第１ランナ２８から樹脂封止体８に近づくに従って徐々に薄くなっている。
図１４に示すように、リードフレーム２の第１面側から第２面側へ向かう方向へブレイクピン３２が下降する。ブレイクピン３２の下降により、第１ランナ側の第２ランナ３０のフラット部とテーパ部との境に応力が掛かり、第１支持部３４が弾性変形しながら回転支点となるので、第２ランナ３０が確実に曲り、上記境にプリクラックが発生する。この際、上記応力は、第２ランナ３０のフラット部とテーパ部との境に集中するので、第２ランナ３０の全体がテーパ形状となっている場合よりもプリクラックが発生しやすくなる。
《モールド後ベーク工程》
次に、樹脂封止体８の更なる硬化促進を行い、リードフレーム２への密着性向上等のために、半導体チップ１およびリードフレーム２の一部が樹脂封止された樹脂封止体８に対してアニール処理を施す。アニール処理は、例えば温度１６０〜１９０℃程度の温度で約７時間程度行う。
《めっき工程》
次に、図１５（ａ）および（ｂ）に示すように、リードフレーム２にめっき処理を施す。これにより、樹脂封止体８から突出した複数のリード５のそれぞれの表面に、例えば厚さ１０μｍ以下の錫（Ｓｎ）、錫−銀（Ｓｎ−Ａｇ）系合金、錫−銅（Ｓｎ−Ｃｕ）系合金、錫−ビスマス（Ｓｎ−Ｂｉ）系合金、または錫−鉛（Ｓｎ−Ｐｂ）系合金からなるめっき層３８を形成する。
《リード切断工程》
次に、図１６（ａ）および（ｂ）に示すように、切断装置を用いてリード５を切断し、個々の半導体装置（半導体製品）３９に切り分ける。このとき、例えば切断装置に備わるダイ（金型の受け台）上に置かれたリードフレーム２に対し、リードフレーム２の第２面側から第１面側に向かって切断装置に備わる切断パンチ（切り歯）を進行させることにより、リードフレーム２の本体から各半導体装置３９が切り離される。ここで、切断パンチを進行させる方向は特に限定されないが、リードフレーム２の第２面側から第１面側に進める方がリード５の先端に残る切断バリ（図示せず）が上を向くので、半導体装置を実装基板に実装する際、切断バリによる実装不良を防止することができる。
《成形工程》
次に、図１７（ａ）および（ｂ）に示すように、成形金型により樹脂封止体８から露出しているリード５を所定の形状に成形する。
上記説明では、めっき工程、リード切断工程、成形工程の順に半導体装置３９の製造を行っているが、リード切断工程の後に、めっき工程および成形工程を順に行ってもよい。
《検査工程》
次に、半導体装置３９は、製品規格に応じた電気的検査や外観検査といった検査工程を経て良品と不良品とに選別される。
《出荷工程》
次に、良品と判断された半導体装置３９は出荷される。
このように、本実施の形態１によれば、樹脂封止体８と第１ランナ２８との間にある第２ランナ３０の途中のほぼ決まった箇所に再現性よくプリクラックが発生する。これにより、リードフレームとの密着強度が高いハロゲンフリーレジンを用いた場合であっても、ゲートブレイク工程において、第２ランナ３０の途中のほぼ決まった箇所で第２ランナ３０を切断することができる。従って、樹脂封止体８から分離せずに残ったゲート２９および第２ランナ３０の一部の長さがほぼ決まり、これら樹脂残りの形状に合わせた切断治具を用いることができるので、これら樹脂残りをダイ４０とリードフレーム２との間に挟むことなく、再現性よく切断除去することができる。その結果、ゲート残り除去工程において、ダイ４０が破損する、切断位置がずれる、半導体装置３９の表面に傷をつけるなどの問題の発生を抑制することができる。
（実施の形態２）
本実施の形態２では、第２ランナの一部にフローＣＡＶ（Cavity）が設けられた封止樹脂から、樹脂封止体に連なる余分な樹脂を除去するゲートブレイク方法の一例を説明する。モールド工程以外の半導体装置の製造過程は、前述した実施の形態１とほぼ同様であるので、ここでの説明は省略する。
本実施の形態２による半導体装置の製造方法を図１８〜図２２を用いて工程順に説明する。図１８はモールディング装置に備わるモールド金型の下金型（第１金型）および上金型（第２金型）の一例を示す要部平面図である。また、図１９はゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部上面図、図２０は図１９のＢ−Ｂ´線に沿った要部断面図、図２１はゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。また、図２２はゲート残り除去工程における樹脂残りの除去方法の一例を説明する要部断面図である。なお、図１９ではモールド金型の上金型を省略し、リードフレームを透視した要部上面図を示している。
《モールド工程》
前述の図６において説明したモールディング装置９を用いて、リードフレーム２に搭載された各半導体チップ１を樹脂封止体８により樹脂封止する。
（１）リードフレームおよびタブレット供給工程
まず、前述した実施の形態１と同様にして、第１ユニットＵ１においてリードフレーム２およびタブレット１７を準備し、さらに、リードフレーム２およびタブレット１７をローダ１８により第１ユニットＵ１から第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４へ搬送する。
（２）モールド成形工程
第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４においてモールド金型を用いて封止樹脂を形成する。
図１８に示すように、モールド金型の下金型４２Ｄには、第１ランナ部２３、キャビティ部２４Ｄ、ゲート部２５、第２ランナ部４３、およびタブレット１７が投入されるポット部などが形成されている。さらに、第２ランナ部４３の中央部分には凹形状のへこみ部（以下、フローＣＡＶ部という）４３ｂが形成されている。すなわち、第２ランナ部４３は、第１ランナ部２３に繋がる第１深さを有する第１部分と、キャビティ部２４Ｄに繋がる第３深さを有する第３部分と、一方を第１部分に繋がり、他方を第３部分に繋がり、第１深さおよび第３深さよりも深い第２深さを有する第２部分（フローＣＡＶ部４３ｂ）とから構成される。また、上面視において、第２部分（フローＣＡＶ部４３ｂ）の幅が第１部分および第３部分の幅よりも広くなるように、第２ランナ部４３は形成されている。第２ランナ部４３の中央部分にフローＣＡＶ部４３ｂを形成することにより、モールドレジンの流動性を改善することができる。
また、モールド金型の上金型４２Ｕは、下金型４２に対応した構成となっており、カル部２２、半導体チップ１を樹脂封止するパッケージ領域となるキャビティ部２４Ｕなどが形成されている。さらに、上金型４２Ｕと下金型４２Ｄとを閉じたときに、下金型４２Ｄに形成されたフローＣＡＶ部４３ｂと対向する位置にフローＣＡＶ部４３ａが形成されている。フローＣＡＶ部４３ａは、上記フローＣＡＶ部４３ｂとほぼ同じ形状を有している。
また、モールド金型の上金型４２Ｕと下金型４２Ｄとを閉じた際には、半導体チップ１が搭載されたリードフレーム２の第１面が上金型４２Ｕ側に、第１面と反対側の第２面が下金型４２Ｄ側になるように、リードフレーム２はモールド金型に設置される。
前述した実施の形態１と同様にして、モールド金型の上金型４２Ｕと下金型４２Ｄとに挟まれた空間にモールドレジン、例えばハロゲンフリーレジンを流し、さらに硬化させて封止樹脂を形成する。その後、封止樹脂が形成されたリードフレーム２をアンローダ１９により第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４から第５ユニットＵ５へ搬送する。
（３）ゲートブレイク工程
第５ユニットＵ５のゲートブレイク部１３において、封止樹脂から樹脂封止体８に連なる余分な樹脂を除去する。すなわち、図１９および図２０に示すように、上記モールド成形工程においては、半導体チップ１とリードフレーム２の一部とを樹脂封止した樹脂封止体８以外に、モールド金型の下金型４２Ｄの第１ランナ部２３およびゲート部２５に流入したモールドレジンが硬化した第１ランナ２８およびゲート２９がそれぞれリードフレーム２の第２面に形成される。
さらに、第２ランナ部４３では、下金型４２Ｄの第１部分および第３部分に流入したモールドレジンが硬化した第１部分４４ａおよび第３部分４４ｃがそれぞれリードフレーム２の第２面に形成され、下金型４２Ｄの第２部分（フローＣＡＶ部４３ｂ）および上金型のフローＣＡＶ部４３ａに流入したモールドレジンが硬化した第２部分（フローＣＡＶ）４４ｂがリードフレーム２の第１面および第２面に形成される。そのため、樹脂封止体８から第１ランナ２８、ゲート２９、ならびに第１部分４４ａ、第２部分（フローＣＡＶ）４４ｂ、および第３部分４４ｃから構成される第２ランナ（サブランナ）４４を分離する必要がある。
まず、前述の図１９および図２０に示すように、樹脂封止体８等の封止樹脂が形成されたリードフレーム２をゲートブレイク部１３のテーブル３１上に載置する。この際、半導体チップ１が搭載されたリードフレーム２の第１面を上にして、第２ランナ４４をテーブル３１上に配置された第１支持部３４が支持するように、リードフレーム２を載置する。樹脂封止体８とテーブル３１との間には空間３７が形成されている。
ここで、第２ランナ４４は、第１ランナ２８に接続する第１厚みを有する第１部分４４ａと、樹脂封止体８に接続する第３厚みを有する第３部分４４ｃと、一方を第１部分４４ａに接続し、他方を第３部分４４ｃに接続し、第１厚みおよび第３厚みよりも厚い第２厚みを有する第２部分（フローＣＡＶ）４４ｂとから構成される。第１部分４４ａおよび第３部分４４ｃはリードフレーム２の第２面に形成され、第２部分（フローＣＡＶ）４４ｂはリードフレーム２の第１面および第２面に形成されている。また、上面視において、第２部分（フローＣＡＶ）４４ｂの幅が第１部分４４ａおよび第３部分４４ｃの幅よりも大きくなるように、第２ランナ４４は形成されている。そこで、第２ランナ４４を構成する各部位のうち、第２部分（フローＣＡＶ）４４ｂを第１支持部３４が支持するように、リードフレーム２が載置される。
次に、図２１に示すように、クランパ３３がストッパ３５に接触するまでクランパ３３を下降する。この際、樹脂封止体８とクランパ３３との間には空間３６が形成されるので、樹脂封止体８は空中に浮いた状態となっている。続いて、リードフレーム２に空いた穴から、リードフレーム２の第１面側から第２面側へ向かう方向へブレイクピン３２を下降する。ブレイクピン３２の下降により、第２ランナ４４の第１部分４４ａと第２部分（フローＣＡＶ）４４ｂとの境に応力が掛かり、第１支持部３４が弾性変形しながら回転支点となるので、第２ランナ４４が確実に曲り、第２ランナ４４の第１部分４４ａと第２部分（フローＣＡＶ）４４ｂとの境にプリクラックが発生する。
さらに、ブレイクピン３２によって第１ランナ２８を突き落すことにより、第２ランナ４４の途中（プリクラックが発生した箇所）を破断して、第１ランナ２８を第２ランナ４４の途中から分離する。
（４）ゲート残り除去工程
さらに、図２２に示すように、樹脂封止体８から分離せずに残った第２ランナ４４の一部である第２部分（フローＣＡＶ）４４ｂに切断パンチ４１がリードフレーム２の第１面側から打ち下ろされて、樹脂封止体８からゲート２９および第２ランナ４４の一部（第２部分（フローＣＡＶ）４４ｂおよび第３部分４４ｃ）が除去される。
このように、第２ランナ４４が第１部分４４ａ、第２部分（フローＣＡＶ）４４ｂ、および第３部分４４ｃにより構成されている場合は、第２部分（フローＣＡＶ）４４ｂを第１支持部３４で支持して、第２ランナ４４にプリクラックを発生させる。この際、第２ランナ４４に掛かる応力は、第２ランナ４４の第１部分４４ａと第２部分（フローＣＡＶ）４４ｂとの境に集中するので、プリクラックが発生しやすくなる。
次に、ゲートブレイク方法の第１変形例を図２３および図２４を用いて説明する。図２３はゲートブレイク方法の第１変形例を説明するゲートブレイク前のゲートブレイク部を示す要部断面図、図２４はゲートブレイク方法の第１変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。
前述の図１９〜図２１を用いて説明したゲートブレイク工程では、リードフレーム２の第２面側の第２部分（フローＣＡＶ）４４ｂをテーブル３１に配置された第１支持部３４で支持して、第２ランナ４４にプリクラックを発生させた。これに対し、第１変形例では、図２３および図２４に示すように、リードフレーム２の第２面側の第２部分（フローＣＡＶ）４４ｂをテーブル３１に配置された第１支持部３４で支持し、さらにリードフレーム２の第１面側の第２部分（フローＣＡＶ）４４ｂをクランパ３３に配置された第２支持部４５で支持する。第１支持部３４と第２支持部４５とは互いに対向する位置に設けられており、第１支持部３４と第２支持部４５によって第２部分（フローＣＡＶ）４４ｂを挟んでいる。
まず、前述の図２３に示すように、樹脂封止体８等の封止樹脂が形成されたリードフレーム２をゲートブレイク部１３のテーブル３１上に載置する。この際、半導体チップ１が搭載されたリードフレーム２の第１面を上にして、第２部分（フローＣＡＶ）４４ｂをテーブル３１上に配置された第１支持部３４が支持するように、リードフレーム２を載置する。樹脂封止体８とテーブル３１との間には空間３７が形成されている。
次に、前述の図２４に示すように、クランパ３３に配置された第２支持部４５が、リードフレーム２の第１面側の第２部分（フローＣＡＶ）４４ｂに接触するまでクランパ３３を下降する。この際、樹脂封止体８とクランパ３３との間には空間３６が形成されるので、樹脂封止体８は空中に浮いた状態となっている。続いて、リードフレーム２に空いた穴から、リードフレーム２の第１面側から第２面側へ向かう方向へブレイクピン３２を下降する。クランパ３３の下降動作の制御は、第１支持部３４と第２支持部４５とによって第２部分（フローＣＡＶ）４４ｂを挟むことにより制御できるので、ストッパ３５は不要である。
このように、第１支持部３４と第２支持部４５とによって第２部分（フローＣＡＶ）４４ｂを挟むことにより、プリクラックを発生させる際に、第２部分（フローＣＡＶ）４４ｂが不必要に回転することを防止することができる。これにより、リードフレーム２との密着強度の高いハロゲンフリーレジンを用いた場合であっても、樹脂封止体８の周辺のリードフレーム２の変形を抑制することができる。
次に、ゲートブレイク方法の第２変形例を図２５を用いて説明する。図２５はゲートブレイク方法の第２変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。
前述の図１９〜図２１を用いて説明したゲートブレイク工程では、第１支持部３４によってリードフレーム２の第２面側の第２部分（フローＣＡＶ）４４ｂの平面全体を支持して、第２ランナ４４にプリクラックを発生させた。これに対し、第２変形例では、第１支持部３４の上面視における位置を第１ランナ２８側よりも樹脂封止体８側へ近づけて、リードフレーム２の第２面側の第２部分（フローＣＡＶ）４４ｂの平面のうち、封止樹脂体８側の一部分をテーブル３１に配置された第１支持部３４で支持する。
このように、第１支持部３４の上面視における位置を第１ランナ２８側よりも樹脂封止体８側へ近づけることにより、第２部分（フローＣＡＶ）４４ｂの回転支点が樹脂封止体８から遠ざかるので、リードフレーム２の曲りを大きくすることができる。例えばリードフレーム２の厚さが厚く、リードフレーム２が曲り難い場合等に有効な手段である。
次に、ゲートブレイク方法の第３変形例を図２６を用いて説明する。図２６はゲートブレイク方法の第３変形例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。
前述した第１変形例のゲートブレイク工程では、互いに対向する位置に設けられた第１支持部３４と第２支持部４５とによって第２部分（フローＣＡＶ）４４ｂを挟んでいる。また、第１支持部３４によってリードフレーム２の第２面側の第２部分（フローＣＡＶ）４４ｂの平面全体を支持し、第２支持部４５によってリードフレーム２の第１面側の第２部分（フローＣＡＶ）４４ｂの平面全体を支持して、第２ランナ３０にプリクラックを発生させた。
これに対し、第３変形例では、第１支持部３４と第２支持部４５とは互いに対向する位置に設けられていない。すなわち、第１支持部３４の上面視における位置を第１ランナ２８側よりも樹脂封止体８側へ近づけて、リードフレーム２の第２面側の第２部分（フローＣＡＶ）４４ｂの平面のうち、封止樹脂体８側の一部分をテーブル３１に配置された第１支持部３４で支持する。さらに、第２支持部４５の上面視における位置を樹脂封止体８側よりも第１ランナ２８側へ近づけて、リードフレーム２の第１面側の第２部分（フローＣＡＶ）４４ｂの平面のうち、第１ランナ２８側の一部分をクランパ３３に配置された第２支持部４５で支持する。
このように、第１支持部３４と第２支持部４５とを上面視において互いにずらして配置することにより、第２部分（フローＣＡＶ）４４ｂの回転支点が樹脂封止体８から遠ざかるので、リードフレーム２の曲りを大きくすることができ、かつ、第２部分（フローＣＡＶ）４４ｂが不必要に回転することを防止することができる。
このように、本実施の形態２によれば、第２ランナ４４の一部に形成された第２部分（フローＣＡＶ）４４ｂを第１支持部３４、または第１支持部３４と第２支持部４５とによって支持することにより、樹脂封止体８と第１ランナ２８との間にある第２ランナ４４の途中のほぼ決まった箇所に再現性よくプリクラックが発生するので、前述した実施の形態１と同様の効果を得ることができる。
（実施の形態３）
本実施の形態３では、ＱＦＮ（Quad Flat No-Lead Package）製品の製造過程におけるモールド工程において、樹脂封止体に連なる余分な樹脂を除去するゲートブレイク方法の一例を説明する。モールド工程以外の半導体装置の製造過程は、前述した実施の形態１とほぼ同様であるので、ここでの説明は省略する。
本実施の形態３による半導体装置の製造方法を図２７および図２８を用いて工程順に説明する。図２７はゲートブレイク方法の一例を説明するゲートブレイク前のゲートブレイク部を示す要部断面図、図２８はゲートブレイク方法の一例を説明するゲートブレイク中のゲートブレイク部を示す要部断面図である。
《モールド工程》
前述の図６において説明したモールディング装置９を用いて、リードフレーム２に搭載された各半導体チップ１を樹脂封止体４６により樹脂封止する。
（１）リードフレームおよびタブレット供給工程
まず、前述した実施の形態１と同様にして、第１ユニットＵ１においてリードフレーム２およびタブレット１７を準備し、さらに、リードフレーム２およびタブレット１７をローダ１８により第１ユニットＵ１から第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４へ搬送する。
（２）モールド成形工程
第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４においてモールド金型を用いて封止樹脂を形成する。
ここで使用するモールド金型の下金型には、前述の図７と同様に、第１ランナ部、キャビティ部、ゲート部、および第２ランナ部などが形成されている。また、モールド金型の上金型は下金型に対応した構成となっているが、上金型には、前述の図７と異なり、キャビティ部は形成されていない。これは、ＱＦＮは、半導体チップが搭載されたダイパッドの裏面（半導体チップが搭載された面と反対側の面）が露出した構成であり、リードフレーム２の第２面に樹脂封止体を形成しないためである。従って、モールド金型の上金型と下金型とを閉じた際には、半導体チップ１が搭載されたリードフレーム２の第１面が下金型側に、第１面と反対側の第２面が上金型側になるように、リードフレーム２はモールド金型に設置される。
前述した実施の形態１と同様にして、モールド金型の上金型と下金型とに挟まれた空間にモールドレジン、例えばハロゲンフリーレジンを流し、さらに硬化させて封止樹脂を形成する。その後、封止樹脂が形成されたリードフレーム２をアンローダ１９により第２ユニットＵ２、第３ユニットＵ３、または第４ユニットＵ４から第５ユニットＵ５へ搬送する。
（３）ゲートブレイク工程
第５ユニットＵ５のゲートブレイク部１３において、封止樹脂から樹脂封止体４６に連なる余分な樹脂を除去する。すなわち、図２７に示すように、上記モールド成形工程においては、半導体チップ１とリードフレーム２の一部とを樹脂封止した樹脂封止体４６以外に、下金型の第１ランナ部、第２ランナ部、およびゲート部に流入したモールドレジンが硬化した第１ランナ２８、第２ランナ３０、およびゲート２９がそれぞれリードフレーム２の第１面に形成される。
まず、前述の図２７に示すように、樹脂封止体４６等の封止樹脂が形成されたリードフレーム２をゲートブレイク部１３のテーブル３１上に載置する。この際、半導体チップ１が搭載されたリードフレーム２の第１面を下にして、第２ランナ３０をテーブル３１上に配置された第１支持部３４が支持するように、リードフレーム２を載置する。樹脂封止体４６とテーブル３１との間には空間３７が形成されている。第２ランナ３０の形状は、第１ランナ２８から樹脂封止体４６に近づくに従って徐々に薄くなっているが、第２ランナ３０の一部にフラット部を設けてもよい。
次に、図２８に示すように、クランパ３３がストッパ３５に接触するまでクランパ３３を下降する。この際、樹脂封止体４６とクランパ３３との間には空間３６が形成されるので、樹脂封止体４６は空中に浮いた状態となっている。続いて、リードフレーム２に空いた穴から、リードフレーム２の第２面側から第１面側へ向かう方向へブレイクピン３２を下降する。ブレイクピン３２の下降により、第２ランナ３０の第１支持部３４と接する部分に応力が掛かり、第１支持部３４が弾性変形しながら回転支点となるので、第２ランナ３０が確実に曲り、第２ランナ３０の第１支持部３４と接する部分またはその部分の近傍においてプリクラックが発生する。
さらに、ブレイクピン３２によって第１ランナ２８を突き落すことにより、第２ランナ３０の途中（プリクラックが発生した箇所）を破断して、第１ランナ２８を第２ランナ３０の途中から分離する。
（４）ゲート残り除去工程
さらに、樹脂封止体４６から分離せずに残った第２ランナ３０の一部に切断パンチがリードフレーム２の第２面側から打ち下ろされて、樹脂封止体４６からゲート２９および第２ランナ３０の一部が除去される。
このように、本実施の形態３によれば、ＱＦＮ製品においても、前述した実施の形態１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記した実施の形態１〜３で説明した主な特徴は、ハロゲンフリーレジンを用いた半導体装置の樹脂封止の方法について説明をしたが、ハロゲンフリーレジン以外のモールドレジンにも適用できることは言うまでもない。前述した主な特徴は、リードフレームなどの金属に対して密着力が高いモールドレジンに対して有効である。
本発明の半導体装置の製造方法は、リードフレームをトランスファモールド方式により樹脂封止する半導体装置の製造方法に対して広く適用可能である。
１ 半導体チップ
２ リードフレーム（配線板）
３ 単位フレーム
４ ダイパッド（タブ、チップ搭載部）
５ リード（外部端子）
６ 孔
７ ワイヤ
８ 樹脂封止体（封止体、パッケージ）
９ モールディング装置
１０ フレーム供給部
１１ フレーム整列部
１２ タブレット供給部
１３ ゲートブレイク部
１４ 製品収納部
１５ モールド金型
１６ プレス
１７ タブレット
１８ ローダ
１９ アンローダ
２０ テーブル
２１Ｄ 下金型（第１金型）
２１Ｕ 上金型（第２金型）
２２ カル部
２３ 第１ランナ部
２４ キャビティ部
２４Ｄ，２４Ｕ キャビティ部
２５ ゲート部
２６ 第２ランナ部
２８ 第１ランナ
２９ ゲート
３０ 第２ランナ（サブランナ）
３１ テーブル
３２ ブレイクピン
３３ クランパ
３４ 第１支持部
３５ ストッパ
３６，３７ 空間
３８ めっき層
３９ 半導体装置（半導体製品）
４０ ダイ（金型の受け台）
４１ 切断パンチ（切り歯）
４２ 上金型
４２Ｄ 下金型
４２Ｕ 上金型
４３ 第２ランナ部
４３ａ フローＣＡＶ部
４３ｂ フローＣＡＶ部
４４ 第２ランナ（サブランナ）
４４ａ 第１部分
４４ｂ 第２部分（フローＣＡＶ）
４４ｃ 第３部分
４５ 第２支持部
４６ 樹脂封止体
５１ 樹脂封止体
５２ リードフレーム
５３ テーブル
５４ クランパ
５５ ゲート
５６ 第２ランナ（サブランナ）
５７ 第１ランナ
５８ ブレイクピン
５９ ダイ（金型の受け台）
６０ 切断パンチ（切り歯）
Ｕ１ 第１ユニット
Ｕ２ 第２ユニット
Ｕ３ 第３ユニット
Ｕ４ 第４ユニット
Ｕ５ 第５ユニット

Claims (16)

  1. （ａ）第１面と前記第１面とは反対側の第２面とを有する配線板を準備する工程と、
    （ｂ）前記配線板の前記第１面に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの主面に形成された電極パッドと前記配線板の外部端子とを電気的に接続する工程と、
    （ｄ）前記半導体チップを樹脂封止体により封止する工程と、
    （ｅ）前記樹脂封止体に連なり、前記配線板の前記第１面または前記第２面のいずれか一方の面に形成されたランナの一部を前記樹脂封止体から分離する工程と、
    を有し、
    前記ランナは、第１ランナと、一方が前記第１ランナに接続され、他方が前記樹脂封止体に接続された第２ランナとから構成され、
    さらに、前記（ｅ）工程は、
    （ｅ１）前記ランナが形成された前記一方の面を下方に向け、前記一方の面とは反対側の他方の面を上方に向け、前記一方の面側から前記第２ランナの一部を第１支持部によって支持して、前記配線板をテーブル上に載置する工程と、
    （ｅ２）前記樹脂封止体を空中に浮かした状態で、前記第１ランナを、前記他方の面側から前記一方の面側に向かう方向にブレイクピンを用いて突き落とし、前記ランナを前記第２ランナの途中から分離する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第２ランナは、前記第１ランナに接続された第１部分、前記第１部分に接続された第２部分、および前記第２部分と前記樹脂封止体とに接続された第３部分を有し、
    前記第２部分の厚みは、前記第１部分および前記第３部分の厚みよりも厚く、前記第１支持部は前記第２部分を支持することを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記ランナを、前記第２ランナの前記第１部分と前記第２部分との接続部分から分離する工程を含むことを特徴とする半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記（ｅ）工程の後、さらに
    （ｆ）前記第２ランナの前記第２部分を、上方に向けられた前記他方の面側から下方に向けられた前記一方の面側に向かう方向に突き落とし、前記樹脂封止体から前記第２ランナの前記第２部分および前記第３部分を分離する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 請求項２に記載の半導体装置の製造方法において、
    前記（ｅ）工程において、上方に向けられた前記他方の面側から前記第２ランナの前記第２部分を第２支持部によって支持することを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第１支持部と前記第２支持部とは、上面視において互いにずらして配置されていることを特徴とする半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    前記第１支持部は、前記第２支持部よりも前記樹脂封止体に近くなるように配置されていることを特徴とする半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記第１支持部の硬度は、前記樹脂封止体を形成する際に用いるモールド金型の硬度よりも低いことを特徴とする半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記第１支持部の硬度は、前記樹脂封止体の硬度よりも低いことを特徴とする半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記第１支持部の硬度は、ショアＡ９０よりも低いことを特徴とする半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記第１支持部の硬度は、ショアＡ５０〜８０の範囲内であることを特徴とする半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記第１支持部は、シリコーンゴム、またはフッ素ゴムにより構成されていることを特徴とする半導体装置の製造方法。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記樹脂封止体は、ハロゲンフリーレジンより構成されていることを特徴とする半導体装置の製造方法。
  14. 請求項１に記載の半導体装置の製造方法において、
    前記配線板は、銅を主材料としたリードフレームであることを特徴とする半導体装置の製造方法。
  15. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程において、前記樹脂封止体は、前記配線板を挟むように前記配線板の前記第１面および前記第２面に形成されることを特徴とする半導体装置の製造方法。
  16. 請求項１に記載の半導体装置の製造方法において、
    前記他方の面には、前記ランナが形成されていないことを特徴とする半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6184632B1 (ja) * 2017-03-23 2017-08-23 エムテックスマツムラ株式会社 ゲートブレーク装置及び樹脂成形システム
US10468387B2 (en) 2018-03-21 2019-11-05 Kabushiki Kaisha Toshiba Semiconductor device having plate-shaped metal terminals facing one another
JP7395874B2 (ja) 2019-08-21 2023-12-12 Ｉ－Ｐｅｘ株式会社 ゲートブレイク方法及びゲートブレイク装置
JP7472493B2 (ja) 2019-12-25 2024-04-23 Ｉ－Ｐｅｘ株式会社 不要樹脂除去装置および不要樹脂除去方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6591302B2 (ja) * 2016-01-29 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3578354B2 (ja) 1994-03-07 2004-10-20 株式会社ルネサステクノロジ ゲートブレイク方法
JP2000195881A (ja) 1998-12-28 2000-07-14 Mitsubishi Electric Corp 半導体装置及びその製造装置
JP5537760B2 (ja) 2006-11-07 2014-07-02 アピックヤマダ株式会社 ディゲート装置及びディゲート方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6184632B1 (ja) * 2017-03-23 2017-08-23 エムテックスマツムラ株式会社 ゲートブレーク装置及び樹脂成形システム
US10468387B2 (en) 2018-03-21 2019-11-05 Kabushiki Kaisha Toshiba Semiconductor device having plate-shaped metal terminals facing one another
JP7395874B2 (ja) 2019-08-21 2023-12-12 Ｉ－Ｐｅｘ株式会社 ゲートブレイク方法及びゲートブレイク装置
JP7472493B2 (ja) 2019-12-25 2024-04-23 Ｉ－Ｐｅｘ株式会社 不要樹脂除去装置および不要樹脂除去方法

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