JP2007227783A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007227783A
JP2007227783A JP2006048785A JP2006048785A JP2007227783A JP 2007227783 A JP2007227783 A JP 2007227783A JP 2006048785 A JP2006048785 A JP 2006048785A JP 2006048785 A JP2006048785 A JP 2006048785A JP 2007227783 A JP2007227783 A JP 2007227783A
Authority
JP
Japan
Prior art keywords
semiconductor device
film
layer
manufacturing
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006048785A
Other languages
English (en)
Inventor
Kenichi Yamamoto
健一 山本
Toshinori Kawamura
利則 川村
Haruo Akaboshi
晴夫 赤星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2006048785A priority Critical patent/JP2007227783A/ja
Priority to US11/626,541 priority patent/US20070202682A1/en
Publication of JP2007227783A publication Critical patent/JP2007227783A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45155—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01016—Sulfur [S]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】電極パッド上のメッキ膜の厚さのバラツキが増大して、保護膜の表面よりもメッキ膜が突出していると、重なり合う２枚の配線基板において双方の配線基板の保護膜に傷が付き、配線保護に悪影響を及ぼすような傷の場合には配線基板が不良となるため、半田接合部の耐衝撃強度向上を図ること共に、電極パッド上に形成されるメッキ膜のバラツキを低減し、ニッケルメッキ膜が設けられた半導体装置に適用して有効な技術を提供する。
【解決手段】電極パッド７ａの表面に電解メッキ法でメッキ膜（例えばＮｉ膜）を形成する工程において、前記電極パッド７ａの表面に第１の電流密度で第１の層１２ａを形成し、その後、前記第１の層の表面に前記第１の電流密度よりも高い第２の電流密度で第２の層１２ｂを形成する。
【選択図】図９

Description

本発明は、半導体装置の製造技術に関し、特に、電極パッド上にニッケルメッキ膜が設けられた半導体装置に適用して有効な技術に関するものである。
半導体装置として、例えばＢＧＡ（Ｂall Ｇrid Ａrray）型と呼称される半導体装置が知られている。このＢＧＡ型半導体装置は、インターポーザと呼ばれる配線基板の主面側に半導体チップが搭載され、配線基板の主面と反対側の裏面側に外部接続用端子としてボール状の半田バンプが複数配置されたパッケージ構造になっている。
ＢＧＡ型半導体装置においては、様々な構造のものが提案され、製品化されているが、大別するとフェースアップボンディング構造（ワイヤボンディング構造）とフェースダウンボンディング構造に分類される。フェースアップボンディング構造では、半導体チップの主面（回路形成面，素子形成面）に配置された電極パッドと、配線基板の主面に配置された電極パッド（配線の一部からなる接続部）との電気的な接続をボンディングワイヤで行っている。フェースダウンボンディング構造では、半導体チップの主面に配置された電極パッドと、配線基板の主面に配置された電極パッドとの電気的な接続をこれらの電極パッド間に介在された突起状電極（例えば半田バンプ、スタッドバンプ等）で行っている。
ＢＧＡ型半導体装置の製造に使用される配線基板は、ワイヤボンディング性及び半田付け性の向上を図るため、ワイヤが接続される電極パッドや、半田バンプが接続される電極パッド等にＮｉ（ニッケル）／Ａｕ（金）メッキ処理が施されている。即ち、電極パッドの表面にＮｉ膜が設けられ、Ｎｉ膜の表面にＡｕ膜が設けられている。このＮｉ／Ａｕメッキ処理では、一般的に大量生産に好適な電解メッキ法が使用されている。
なお、本発明に関連する公知文献としては、例えば２００５−１２３５９８号公報（特許文献１）がある。この特許文献１には、電極上のニッケル層と鉛フリーはんだとの接合強度に関する技術が開示されており、「通常銅からなる電極（信号層）上にニッケル層と金層を順次形成する電極構造において、高温鉛フリーはんだと直接接合されるニッケル層の（２００）面の回析ピーク強度の比率が、（１１１）面、（２００）面、（２２０）面、（３１１）面の回析ピーク強度の合計の３０／１００を越えるならば、その電極と接合されたはんだボールの接合強度が増大することとなる。ひいては鉛フリーはんだに対し電気的接続を長期間にわたり確実に強固に維持することができる。」という記載（段落番号[００１０]参照）がなされている。また、同特許文献１には、「回析ピーク強度は、ニッケル層の形成条件、例えば、ニッケルめっきの電流密度により変化する。そして、電流密度を高めた場合には、（２００）面の強度は増加し、はんだ接合強度が上昇する。」という記載（段落番号[０００９]参照）がなされている。
特開２００５−１２３５９８号公報
近年、Ｐｂ（鉛）による環境への悪影響が問題視されるようになり、半導体製品においてもＰｂフリー化が活発になっている。ＢＧＡ型半導体装置では、外部接続用端子として一般的に、溶融温度の低いＳｎ（錫）−Ｐｂ共晶組成（Ｓｎ（６３ｗｔ％）−Ｐｂ（３７ｗｔ％））の半田バンプが使用されているが、Ｐｂフリー組成の半田バンプ、例えばＳｎ−Ａｇ（銀）−Ｃｕ（銅）組成の半田バンプが使用されつつある。
しかしながら、Ｐｂフリー組成の半田バンプは、Ｓｎ−Ｐｂ共晶組成の半田バンプと比較して硬い（機械的強度が高い）ため、実装基板にＢＧＡ型半導体装置を実装した後の半田接合部における耐衝撃強度が問題となる。
ＢＧＡ型半導体装置は、実装基板に実装されて様々な電子機器に組み込まれるが、特に、携帯電話等の携帯型電子機器においては、使用者の不注意による落下の危険性が高いため、落下による衝撃が加わっても半田接合部にクラック等の不具合が起こらない耐衝撃強度が要求される。
また、ＢＧＡ型半導体装置においても、小型化及び狭ピッチ化が進み、半田接合部の面積が小さくなってきているため、半田接合部の衝撃強度向上が要求される。
Ｎｉ／Ａｕメッキ処理が施された電極パッドと半田バンプとの接続は、電極パッド上のＮｉ膜と半田バンプとの接合によって行われる。そこで、本発明者は、電極パッドの表面に電解メッキ法で形成されたＮｉ膜と、このＮｉ膜に接合されたＰｂフリー組成の半田バンプとの半田接合部における耐衝撃強度について検討した。
本発明者の検討によれば、
（１）：電極パッドの表面に電解メッキ法で形成されたＮｉ膜には、Ｃｌ（塩素）やＣ（炭素）等の不純物が含まれており、これらの不純物による影響で半田接合部の耐衝撃強度が劣化すること、
（２）：Ｎｉ膜を形成する時の電流密度（電流値／メッキ面積）によってＮｉ膜中に含まれる不純物の濃度が変化し、高電流密度で低く、低電流密度で高くなること、
が判った。
図２７及び図２８は、衝撃強度の評価方法を説明するための図、図２９は、Ｎｉ膜中の塩素（Ｃｌ）濃度と基板歪み（衝撃強度：ｐｐｍ）との関係を示す図、図３０は、Ｎｉ膜形成時の電流密度（Ａ／ｄｍ２）と衝撃強度（ｐｐｍ）との関係を示す図、図３１は、Ｎｉ膜形成時の電流密度（Ａ／ｄｍ２）とＮｉ膜中の塩素（Ｃｌ）濃度との関係を示す図、図３２は、Ｎｉ膜形成時の電流密度（Ａ／ｄｍ２）とＮｉ膜中の炭素（Ｃ）濃度との関係を示す図である。
図２７及び図２８に示すように、ＢＧＡ型半導体装置１ｍを実装基板１００の主面側に実装したサンプルを作成し、このサンプルに衝撃を与えて半田接合部の耐衝撃強度を評価した。半田接合部の評価対象部としては、ＢＧＡ型半導体装置１ｍの配線基板の電極パッドと半田バンプとの半田接合部を評価対象部とした。サンプルに衝撃を与える方法としては、枠状の装着台１０１にサンプルを乗せた状態で実装基板１００の主面と反対側の裏面上からプローブ１０２を実装基板１００の裏面に落下させて評価した。衝撃の定量化には、プローブ１０２の落下によって実装基板１００に発生した歪みを実装基板１００の主面側に貼り付けた歪みゲージ１０３で測定して行った。
図２９、図３１及び図３２において、Ｎｉ膜中の不純物濃度（図２９及び図３１は塩素濃度，図３２は炭素濃度）は、２次イオン質量分析（ＳＩＭＳ：Ｓecondary Ｉon Ｍass Ｓpectrometry）におけるＮｉ膜イオンカウント数に対する割合で表している。２次イオン質量分析は、一次イオンとしてＣｓ＋、加速電圧を１４ｋＶ、真空度５×１０−７Ｐａにて行った。また、測定エリアが３００μｍ以上の場合は、電流２５ｎＡ、ビーム径６０μｍ、エッチング面積２００μｍ×２００μｍ、データ収集領域７０μｍ×７０μｍにて行っている。測定エリアが３００μｍ未満の場合は、電流５ｎＡ、ビーム径２０μｍ、エッチング面積２００μｍ×２００μｍ、データ収集領域４０μｍ×４０μｍにて行っている。
図２９及び図３０において、図中のデータは半田接合部に破断が発生した時のデータである。
図３０においては、Ｎｉ膜の形成に使用されるメッキ液が新しい場合のデータ（◆で表示）と、配線基板の保護膜（ソルダーレジスト膜）によってメッキ液が汚れている場合のデータ（■で表示）を示している。
図２９に示すように、半田接合部の衝撃強度は、Ｎｉ膜中の塩素濃度の増加に伴って劣化している。Ｎｉ膜と半田バンプとの間には、これらの元素を含む合金層（金属間化合物層）が形成されており、この合金層によるＮｉ膜と半田バンプとの接合によって電極パッドと半田バンプとの固着がなされている。本発明者の検討によれば、Ｎｉ膜中の塩素濃度が高い場合、組成の異なる２つ合金層が形成され、この２つの合金層の界面から破断（クラック）が発生していることから、組成の異なる２つの合金層の存在によって半田接合部の衝撃強度が劣化するものと推定する。また、Ｎｉ膜中の塩素は、Ｎｉ膜形成時にメッキ液から取り込まれるものと推定する。従ってメッキ液が汚れていると、Ｎｉ膜中の塩素濃度が高くなる。ここでは、Ｎｉ膜中に含まれる不純物の一例として塩素を取り上げて説明したが、メッキ液中には炭素、硫黄等の不純物も多々含まれており、これらの不純物においても、塩素と同様に、不純物濃度の増加に伴い半田接合部の衝撃強度が低下する傾向にあった。
図３０に示すように、半田接合部の衝撃強度は、電流密度が低くなるにつれて劣化している。また、半田接合部の衝撃強度は、メッキ液が保護膜等で汚れている方が劣化している。
図３１に示すように、Ｎｉ膜中の塩素濃度は、電流密度が低くなるにつれて増加している。また、図３２に示すように、Ｎｉ膜中の炭素濃度も、電流密度が低くなるにつれて増加している。これは、電流密度が低くなるにつれてＮｉ膜の成長速度が遅くなるため、膜中に不純物が取り込まれ易くなると推定する。
このようなことから、半田接合部の耐衝撃強度向上には、高電流密度でＮｉ膜を形成することが有効であることが判った。
しかしながら、本発明者が更に検討した結果、
（３）：高電流密度でＮｉ膜を形成した場合、Ｎｉ膜の厚さのバラツキが増大すること、
（４）：メッキ時間を固定して高電流密度でＮｉ膜を形成した場合、Ｎｉ膜の膜厚が増大すること、
が判った。
図３３は、Ｎｉ膜の厚さの狙い値を８μｍに固定してＮｉ膜を形成した場合（メッキ厚さ狙い値固定）において、Ｎｉ膜のメッキ時間（分）とＮｉ膜の厚さ（μｍ）との関係を示す図、
図３４は、Ｎｉ膜の厚さの狙い値を８μｍに固定してＮｉ膜を形成した場合（メッキ厚さ狙い値固定）において、Ｎｉ膜のメッキ時間（分）と電流密度（Ａ／ｄｍ２）との関係を示す図、図３５は、平均電流密度（Ａ／ｄｍ２）とＮｉ膜の厚さ（μｍ）との関係を示す図である。
図３３及び図３４のデータは、Ｎｉ膜の厚さの狙い値を８μｍに固定してＮｉ膜を形成した場合（メッキ厚さ狙い値固定）の厚さバラツキを示している。図３３及び図３４から明らかなように、高電流密度でＮｉ膜を形成すると、Ｎｉ膜の厚さのバラツキが増大する。
上記（３）Ｎｉ膜の膜厚のバラツキが増大すると、以下の問題が懸念される。
配線基板の表裏の両面には、配線を保護する目的として、絶縁性の樹脂膜からなる保護膜（ソルダーレジスト膜）が設けられている。この保護膜には、電極パッドを露出するための開口が形成されている。電極パッド上のＮｉ膜及びＡｕ膜は、保護膜の表面から突出しないように開口の中に形成されているが、Ｎｉ膜の厚さのバラツキが増大すると、保護膜の表面よりもＡｕ膜やＮｉ膜が突出してしまう。半導体装置の製造では、配線基板を重ねて管理する場合があり、保護膜よりもＡｕ膜やＮｉ膜が突出していると、重なり合う２枚の配線基板において双方の配線基板の保護膜に傷が付き、配線保護に悪影響を及ぼすような傷の場合には配線基板が不良になる。このことは、半導体装置の製造コストを押し上げる要因になる。
このようなことから、高電流密度でＮｉ膜を形成する場合には、Ｎｉ膜の膜厚のバラツキを低減する必要がある。
図３５は、Ｎｉ膜のメッキ時間を固定した場合において、平均電流密度（Ａ／ｄｍ２）とＮｉ膜の厚さとの関係を示す図である。図３５から明らかなように、メッキ時間を固定して高電流密度でＮｉ膜を形成すると、（４）Ｎｉ膜の膜厚が増大する。Ｎｉ膜の膜厚が増大すると、以下の問題が懸念される。
メッキ工程では、Ｎｉ膜を成膜する工程の前後に、前洗浄工程や後洗浄工程などの様々な工程が含まれているため、生産性を考慮すると、Ｎｉ膜のメッキ時間を固定する場合が多い。Ｎｉ膜の膜厚は、電流密度とメッキ時間で制御できるが、メッキ時間を固定して高電流密度でＮｉ膜を形成すると、図３５に示すように、Ｎｉ膜の膜厚が増大してしまう。Ｎｉ膜の膜厚が増大すると、保護膜の表面よりもＡｕ膜やＮｉ膜が突出するため、前述の（３）に起因する問題と同様の問題が生じる。
このようなことから、高電流密度でＮｉ膜を形成する場合には、Ｎｉ膜の薄膜化が必要である。
そこで、本発明者は、Ｎｉ膜の半田接合に寄与する部分の厚さに着目し、本発明をなした。
本発明の目的は、半田接合部の耐衝撃強度向上を実現すると共に、電極パッドの表面に形成されるメッキ膜の厚さのバラツキを低減することが可能な技術を提供することにある。
本発明の他の目的は、半田接合部の耐衝撃強度向上を実現すると共に、電極パッドの表面に形成されるメッキ膜の薄膜化を実現することが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
上記目的は、電極パッドの表面に電解メッキ法でメッキ膜（例えばＮｉ膜）を形成する工程において、前記電極パッドの表面に第１の電流密度で第１の層を形成し、その後、前記第１の層の表面に前記第１の電流密度よりも高い第２の電流密度で第２の層を形成することによって達成される。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半田接合部の耐衝撃強度向上を実現できると共に、電極パッドの表面に形成されるメッキ膜の厚さのバラツキを低減することができる。
本発明によれば、半田接合部の耐衝撃強度向上を実現できると共に、電極パッドの表面に形成されるメッキ膜の薄膜化を実現することができる。
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本実施例１では、ワイヤボンディング構造のＢＧＡ型半導体装置及びそれを組み込んだモジュール（電子装置）に本発明を適用した例について説明する。
図１乃至図１７は、本発明の実施例１であるＢＧＡ型半導体装置に係る図であり、
図１は、半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ’−ａ’線に沿う模式的断面図）、
図２は、図１（ｂ）の一部を拡大した模式的断面図、
図３は、図２の一部（ワイヤ接続用電極パッド部分）を拡大した模式的断面図、
図４は、図２の一部（バンプ接続用電極パッド部分）を拡大した模式的断面図、
図５は、半導体装置の製造に使用されるマルチ配線基板の模式的平面図、
図６は、図５のマルチ配線基板の一部を拡大して示す模式的断面図、
図７は、図６の一部を拡大した模式的断面図、
図８は、図７の一部（ワイヤ接続用電極パッド部分）を拡大した模式的断面図、
図９は、図７の一部（バンプ接続用電極パッド部分）を拡大した模式的断面図、
図１０は、半導体装置の製造工程を示すフローチャート、
図１１乃至図１５は、半導体装置の製造工程を示す模式的断面図、
図１６は、半導体装置の製造において、第１のバンプ形成工程を説明するための図（（ａ）〜（ｃ）は各工程における模式的断面図）、
図１７は、半導体装置の製造において、第２のバンプ形成工程を説明するための図（（ａ）〜（ｂ）は各工程における模式的断面図）である。
図１（（ａ），（ｂ））に示すように、本実施例１のＢＧＡ型半導体装置１ａは、インターポーザとも呼ばれる配線基板４の主面４ｘ側に半導体チップ２が実装され、配線基板４の主面４ｘと反対側の裏面４ｙ側に外部接続用端子としてボール状の半田バンプ１８が複数配置されたパッケージ構造になっている。
半導体チップ２は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば５ｍｍ×５ｍｍの正方形で形成されている。半導体チップ２は、これに限定されないが、主に、半導体基板と、この半導体基板の主面に形成された複数のトランジスタ素子と、前記半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた薄膜積層体（多層配線層）と、この薄膜積層体を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成になっている。半導体基板は、例えば単結晶シリコンで形成されている。絶縁層は、例えば酸化シリコン膜で形成されている。配線層は、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及びポリイミド系樹脂膜等の有機絶縁膜を積み重ねた多層膜で形成されている。
半導体チップ２には、集積回路として例えば制御回路が内蔵されている。この制御回路は、主に、半導体基板の主面に形成されたトランジスタ素子及び薄膜積層体に形成された配線によって構築されている。
半導体チップ２の主面２ｘには、複数の電極パッド（ボンディングパッド）３が配置されている。複数の電極パッド３は、半導体チップ２の薄膜積層体の最上層の配線層に形成され、半導体チップ２の表面保護膜に形成されたボンディング開口によって露出されている。複数の電極パッド３は、半導体チップ２の主面２ｘの各辺に沿って配置されている。
半導体チップ２は、その裏面２ｙと配線基板４の主面４ｘとの間に接着材１５を介在した状態で配線基板４の主面４ｘに接着固定されている。
配線基板４は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば１３ｍｍ×１３ｍｍの正方形になっている。配線基板４の主面４ｘには、複数の電極パッド６ａが配置され、配線基板４の裏面４ｙには、複数の電極パッド７ａが配置されている。複数の電極パッド６ａは、半導体チップ２の複数の電極パッド３に対応して半導体チップ２の周囲に配置されている。複数の電極パッド７ａは、詳細に図示していないが、アレイ状に配置されている。
半導体チップ２の複数の電極パッド３は、複数のボンディングワイヤ１６によって配線基板４の複数の電極パッド６ａと夫々電気的に接続されている。ボンディングワイヤ１６は、一端側が半導体チップ２の電極パッド３に接続され、一端側と反対側の他端側が配線基板４の電極パッド６ａに接続されている。本実施例１において、ボンディングワイヤ１６としては、例えば、金（Ａｕ）ワイヤが用いられている。また、ボンディングワイヤ１６の接続方法としては、例えば、熱圧着に超音波振動を併用したボールボンディング（ネイルヘッドボンディング）法が用いられている。また、ボンディングワイヤ１６の接続は、半導体チップ２の電極パッド３を一次接続、配線基板４の電極パッドを二次接続とする正ボンディング法で行われている。
半導体チップ２、複数のボンディングワイヤ１６等は、配線基板４の主面４ｘ上に形成された樹脂封止体１７によって樹脂封止されている。樹脂封止体１７は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー（例えばシリカ）等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。
樹脂封止体１７は、厚さ方向と交差する平面形状が方形状になっており、本実施例１では例えば配線基板４と同一の平面サイズになっている。樹脂封止体１７の形成方法としては、例えば大量生産に好適なトランスファ・モールディング法が用いられている。
ここで、ＢＧＡ型半導体装置の製造においては、スクライブラインによって区画された複数の製品形成領域（デバイス形成領域，製品取得領域）を有するマルチ配線基板（多数個取り配線基板）を使用し、各製品形成領域に実装された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に実装された半導体チップを１つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法が採用されている。本実施例１では、例えば小型化に好適な一括方式のトランスファモールディング法を採用している。
一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の個片に分割される。従って、本実施例１の樹脂封止体１７と配線基板４は、平面サイズがほぼ同一になっている。
配線基板４は、これに限定されないが、例えば、図２に示すように、主に、コア材（基材）５と、このコア材５の主面を覆うようにして形成された保護膜９と、このコア材５の主面と反対側の裏面を覆うようにして形成された保護膜１０とを有する構成になっている。コア材５は、例えば、ガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板からなり、その表裏の両面に配線層（６，７）を有する２層配線構造になっている。コア材５の各配線層（６，７）は、例えば導電率が高いＣｕを主成分とする金属膜で形成されている。保護膜９及び１０は、主に、コア材５の両面の配線層に形成された配線を保護する目的で設けられている。保護膜９及び１０は、例えば、二液性アルカリ現像液型ソルダーレジストインキ、若しくは熱硬化型一液性ソルダーレジストインキ等の絶縁性樹脂膜（ソルダーレジスト膜）で形成されている。
配線基板４の主面４ｘの複数の電極パッド６ａは、配線基板４の主面４ｘから数えて第１層目の配線層６に形成された複数の配線の各々の一部で構成され、配線基板４の主面４ｘ側の保護膜９に形成された開口９ａによって露出されている。
配線基板４の裏面４ｙの複数の電極パッド７ａは、配線基板４の主面４ｘから数えて第２層目の配線層７に形成された複数の配線の各々の一部で構成され、配線基板４の裏面４ｙ側の保護膜１０に形成された開口１０ａによって露出されている。
第１層目の配線層６に形成された配線は、図２に示すスルーホール配線８を介して、第２の層目の配線層７に形成された配線と電気的に接続されている。即ち、電極パッド６ａと電極パッド７ａは、電気的に接続されている。
複数の半田バンプ１８は、配線基板４の裏面４ｙに配置された複数の電極パッド７ａに夫々固着され、電気的にかつ機械的に接続されている。半田バンプ１８としては、Ｐｂを実質的に含まないＰｂフリー組成の半田バンプ、例えばＳｎ−Ａｇ（３［ｗｔ％］）−Ｃｕ（０．５［ｗｔ％］）組成の半田バンプが用いられている。
図２に示すように、電極パッド６ａの表面及び電極パッド７ａの表面には、メッキ膜として、例えばニッケル（Ｎｉ）を主成分とするＮｉ膜（１１ａ，１１ｂ）が夫々設けられている。Ｎｉ膜１１ａの表面には、メッキ膜として、例えば金（Ａｕ）を主成分とするＡｕ膜１３ａが設けられている。これらの膜は、電解メッキ法によって形成されている。
半導体チップ２の電極パッド３の表面にもＡｕを主成分とするＡｕ膜が設けられており、ボンディングワイヤ１６の一端側は、半導体チップ２の電極パッド３上のＡｕ膜に接合され、ボンディングワイヤ１６の他端側は、配線基板４の電極パッド６ａ上のＡｕ膜１３ａに接合されている。即ち、ボンディングワイヤ１６は、ＡｕワイヤとＡｕ膜とのＡｕ／Ａｕ接合によって半導体チップ２の電極パッド３及び配線基板４の電極パッド６ａと電気的にかつ機械的に接続されている。
図４に示すように、Ｎｉ膜１１ｂと半田バンプ１８との間には、これらの元素を含むＳｎ−Ｎｉ−Ｃｕ組成の合金層（金属間化合物層）１４が形成されており、この合金層１４によるＮｉ膜１１ｂと半田バンプ１８との接合によって電極パッド７ａと半田バンプ１８との固着がなされている。
Ｎｉ膜１１ｂは、図４に示すように、電極パッド７ａの表面に第１の電流密度（低電流密度）で形成された第１のＮｉ層１２ａと、この第１のＮｉ層１２ａの表面に前記第１の電流密度よりも高い第２の電流密度（高電流密度）で形成された第２のＮｉ層１２ｂとを有する構成になっている。第１のＮｉ層１２ａ及び第２のＮｉ層１２ｂは、Ｎｉメッキ工程において連続的に形成されている。合金層１４は、第２のＮｉ層１２ｂと半田バンプ１８との間に形成されている。
電極パッド６ａ上のＮｉ膜１１ａは、電極パッド７ａ上のＮｉ膜１１ｂと同一工程で形成されるため、図３に示すように、電極パッド６ａ上のＮｉ膜１１ａも電極パッド７ａ上のＮｉ膜１１ｂと同様に、電極パッド７ａの表面に第１の電流密度（低電流密度）で形成された第１のＮｉ層１２ａと、この第１のＮｉ層１２ａの表面に前記第１の電流密度よりも高い第２の電流密度（高電流密度）で形成された第２のＮｉ層１２ｂとを有する構成になっている。Ａｕ膜１３ａは、第２のＮｉ層１２ｂの表面に形成されている。
なお、電極パッド７ａ上に半田バンプ１４を形成する前の段階において、Ｎｉ膜１１ｂの表面にも、図７に示すように、Ａｕ膜１３ｂが形成されている。このＡｕ膜１３ｂは、一般的に０．５μｍ程度の薄い膜厚で形成されるため、半田バンプの形成時に拡散によって消滅する。Ａｕ膜１３ｂは、電極パッド６ａ上のＡｕ膜１３ａと同一工程で形成されるため、Ａｕ膜１３ａと同様に第２のＮｉ層１２ｂの表面に形成されている（図９参照）。
電極パッド７ａ上のＮｉ膜１１ｂは、主に、電極パッド７ａの金属が合金層１４及び半田バンプ１８に拡散するのを防止する目的や、半田バンプ１８とのボンダビリティを高める目的で設けられている。Ｎｉ膜１１ｂ上のＡｕ膜１３ｂは、主に、Ｎｉ膜１１ｂの酸化を防止する目的で設けられている。
電極パッド６ａ上のＮｉ膜１１ａは、主に、ボンディングワイヤ１６を接続する時の圧着加重で電極パッド６ａが変形するのを防止する目的で設けられている。Ｎｉ膜１１ａ上のＡｕ膜１３ａは、主に、Ｎｉ膜１１ａの酸化を防止する目的や、ボンディングワイヤ１６とのボンダビリティを高める目的で設けられている。
次に、ＢＧＡ型半導体装置１ａの製造に使用されるマルチ配線基板について、図５乃至図９を用いて説明する。
図５に示すように、マルチ配線基板２０は、その厚さ方向と交差する平面形状が方形状になっており、本実施例１では長方形になっている。マルチ配線基板２０の主面（チップ搭載面）には、モールド領域（樹脂封止領域）２１が設けられており、このモールド領域２１の中には、スクライブライン（ダイシング領域）によって区画された複数の製品形成領域（デバイス形成領域，製品取得領域）２３が行列状に配置されている。本実施例１において、複数の製品形成領域２３は、例えば４×２の行列で配置されている。
各製品形成領域２３の中には、図５及び図６に示すように、半導体チップ２を搭載するためのチップ搭載領域２２が設けられている。各製品形成領域２３は、基本的に図１及び図２に示す配線基板４と同様の構成及び平面形状になっており、各製品形成領域２３を個々に個片化することによって配線基板４が形成される。
マルチ配線基板２０は、ワイヤボンディング性及び半田付け性の向上を図るため、ボンディングワイヤ１６が接続される電極パッド６ａや、半田バンプ１８が接続される電極パッド７ａ等にＮｉ／Ａｕメッキ処理が施されており、図７に示すように、電極パッド（６ａ，７ａ）の表面にＮｉ膜（１１ａ，１１ｂ）が設けられ、Ｎｉ膜（１１ａ，１１ｂ）の表面にＡｕ膜（１３ａ，１３ｂ）が設けられている。
図７に示すように、電極パッド６ａ上のＮｉ膜１１ａ及びＡｕ膜１３ａは、保護膜９の表面から突出しないように、開口９ａの中に形成されている。同様に、電極パッド７ａ上のＮｉ膜１１ｂ及びＡｕ膜１３ｂも、保護膜１０の表面から突出しないように、開口１０ａの中に形成されている。
電極パッド６ａ上のＮｉ膜１１ａ及び電極パッド７ａ上のＮｉ膜１１ｂは、前述したが、図８及び図９に示すように、電極パッド（６ａ，７ａ）の表面に第１の電流密度（低電流密度）で形成された第１のＮｉ層１２ａと、この第１のＮｉ層１２ａの表面に前記第１の電流密度よりも高い第２の電流密度（高電流密度）で形成された第２のＮｉ層１２ｂとを有する構成になっている。第１のＮｉ層１２ａ及び第２のＮｉ層１２ｂは、Ｎｉメッキ工程において電解メッキ法で連続的に形成され、かつ同一工程で形成される。Ａｕ膜（１３ａ，１３ｂ）は、Ｎｉ膜とは別工程でＮｉ膜（１１ａ，１１ｂ）の表面に例えば電解メッキ法によって形成される。
次に、ＢＧＡ型半導体装置１ａの製造について、図１０乃至図１７を用いて説明する。本実施例１のＢＧＡ型半導体装置１ａの製造では、図１０に示すように、基板準備工程〈１０１〉〜個片化工程〈１０６〉を含み、基板準備工程〈１０１〉では、電極パッド形成工程〈１０１ｂ〉〜メッキ工程〈１０１ｄ〉を含む。また、メッキ工程〈１０１ｄ〉では、Ｎｉメッキ工程〈ｄ１〉及びＡｕメッキ工程〈ｄ２〉を含む。
まず、図５及び図６に示すマルチ配線基板２０を準備する（図１０の基板準備工程〈１０１〉）。マルチ配線基板２０は、電極パッド形成工程〈１０１ｂ〉〜メッキ工程〈１０１ｄ〉等を施すことによって形成される。これらの工程について図７を参照して説明すれば、電極パッド形成工程〈１０１ａ〉は、コア材５の主面に電極パッド６ａを含む配線、コア材５の裏面に電極パッド７ｂを含む配線、及びスルーホール配線８等を形成する。保護膜形成工程〈１０１ｂ〉は、コア材５の主面及び裏面に保護膜（９，１０）を形成する。開口形成工程〈１０１ｃ〉は、電極パッド（６ａ，７ａ）に対応して保護膜（９，１０）に開口（９ａ，１０ａ）を形成する。メッキ工程〈１０１〉において、Ｎｉメッキ工程〈ｄ１〉は、電極パッド（６ａ，７ａ）の表面にＮｉ膜（１１ａ，１１ｂ）を形成する。Ａｕメッキ工程〈ｄ２〉は、Ｎｉ膜（１１ａ，１１ｂ）の表面にＡｕ膜（１３ａ，１１ｂ）を形成する。なお、Ｎｉメッキ工程〈ｄ１〉については、後で詳細に説明する。
次に、マルチ配線基板２０の各製品形成領域２３において、図１１に示すように、各々のチップ搭載領域２２に、接着材１５を介在して半導体チップ２を接着固定する（図１０のチップ搭載工程〈１０２〉）。半導体チップ２の接着固定は、半導体チップ２の裏面がマルチ配線基板２０の主面と向かい合う状態で行われる。
次に、マルチ配線基板２０の各製品形成領域２３において、図１２に示すように、半導体チップ２の複数の電極パッド３と、製品形成領域２３の複数の電極パッド６ａとを複数のボンディングワイヤ１６で夫々電気的に接続する（図１０のワイヤボンディング工程〈１０３〉）。この工程において、マルチ配線基板２０の各製品形成領域２３に夫々半導体チップ２が実装される。
ここで、実装とは、基板に電子部品が接着固定され、かつ電気的に接続された状態を言う。本実施例１の半導体チップ２は、マルチ配線基板２０の製品形成領域２３に接着材１５によって接着固定され、電極パッド３がボンディングワイヤ１６によって製品形成領域２３の電極パッド６ａと電気的に接続されている。
次に、一括方式のトランスファモールディング法を使用して、図１３に示すように、マルチ配線基板２０の主面上に、各製品形成領域２３の半導体チップ２及び複数のボンディングワイヤ１６等を一括して樹脂封止する樹脂封止体１７を形成する（図１０の樹脂封止工程〈１０４〉）。
次に、マルチ配線基板２０の各製品形成領域２３において、図１４に示すように、マルチ配線基板２０の主面と反対側の裏面に配置された複数の電極パッド７ａ上に各々の電極パッド７ａに対応して複数の半田バンプ１８を形成する。
ここで、半田バンプ１８の形成には、様々な方法がある。例えば半田ボールによる形成方法（１）や、半田ペースト材による方法（２）がある。
半田ボールによる形成方法（１）は、まず、図１６（ａ）に示すように、電極パッド７ａ上（Ａｕ膜１３ｂの表面）にフラックス層１９をスクリーン印刷で形成し、その後、図１６（ｂ）に示すように、電極パッド７ａ上（Ａｕ膜１３ｂ上）にＳｎ−Ａｇ−Ｃｕ組成の半田ボール１８ａを吸引治具で供給し、その後、半田ボール１８ａを溶融し、その後、硬化させる。これにより、図１６（ｃ）及び図４に示すように、電極パッド７ａ上にＮｉ膜１１ｂと接合された半田バンプ１８が形成される。半田ボール１８ａの溶融は、例えば赤外線リフロー炉にマルチ配線基板２０を搬送して行う。半田ボール１８ａの溶融工程において、Ｎｉ膜１１ｂ中の元素と半田ボール１８ａ中の元素とが反応し、これらの元素を含む合金層（金属間化合物層）１４が形成される（図４参照）。また、半田ボール１８ａの溶融工程において、Ａｕ膜１３ｂは拡散によって消滅する。
半田ペースト材による形成方法（２）は、まず、図１７（ａ）に示すように、電極パッド７ａ上（Ａｕ膜１３ｂの表面）に、Ｓｎ−Ａｇ−Ｃｕ組成の半田粒子が多数混練された半田ペースト層１８ｂをスクリーン印刷で形成し、その後、半田ペースト層１８ｂを溶融し、その後、硬化させる。これにより、図１７（ｂ）及び図４に示すように、電極パッド７ａ上にＮｉ膜１１ｂと接合された半田バンプ１８が形成される。半田バンプ１８は、溶融した半田の表面張力によってボール状に形成される。半田ペースト層１８ｂの溶融は、例えば赤外線リフロー炉にマルチ配線基板２０を搬送して行う。半田ペースト層１８ｂの溶融工程において、Ｎｉ膜１１ｂ中の元素と半田ペースト層１８ｂ中の元素とが反応し、これらの元素を含む合金層（金属間化合物層）１４が形成される（図４参照）。また、半田ペースト層１８ｂの溶融工程において、Ａｕ膜８は拡散によって消滅する。
なお、半田バンプ１８の形成には、前述した方法（１）及び（２）の他に、半田ボール及び半田ペースト層（迎え半田）を用いる方法もある。この方法は、図示していないが、まず、電極パッド７ａ上（Ａｕ膜１３ｂの表面）に半田ペースト層をスクリーン印刷で形成し、その後、電極パッド７ａ上（Ａｕ膜１３ｂ上）に半田ボールを吸引治具で供給し、その後、半田ペースト層を溶融し、その後、硬化させる。これにより、電極パッド７ａ上にＮｉ膜１１ｂと接合された半田バンプ１８が形成される。
次に、バンプ形成工程〈１０５〉において使用したフラックス等を洗浄にて除去し、その後、マルチ配線基板２０の各製品形成領域２３に対応して樹脂封止体１７の上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を使用して形成する。
次に、図１５に示すように、マルチ配線基板２０及び樹脂封止体１７を各製品形成領域２３に対応して複数の個片に分割する（図１０の個片化工程〈１０６〉）。この分割は、例えば、マルチ配線基板２０のスクライブラインに沿ってマルチ配線基板２０及び樹脂封止体７ａをダイシングブレードでダイシングすることによって行われる。この工程により、図１及び図２に示すＢＧＡ型半導体装置１ａがほぼ完成する。
図１８は、ＢＧＡ型半導体装置１ａを組み込んだモジュール（電子装置）の概略構成を示す模式的平面図、
図１９は、図１８のｂ’−ｂ’線に沿う模式的断面図、
図２０は、図１９の一部を拡大した模式的断面図、
図２１は、図２０の一部を拡大した模式的断面図である。
図１８に示すように、モジュール３０は、実装基板３１の主面３１ｘ側に、電子部品として、ＢＧＡ型半導体装置１ａ、ＢＧＡ型半導体装置３５及びＱＦＰ（Ｑuad Ｆlatpack Ｐackage）型半導体装置３６を実装した構成になっている。
実装基板３１は、これに限定されないが、主に、コア材と、このコア材の主面を覆うようにして形成された保護膜（図２０に示す符号３３）と、このコア材の主面と反対側の裏面を覆うようにして形成された保護膜とを有する構成になっている。コア材は、例えばその表裏の両面及び内部に配線を有する多層配線構造になっている。コア材の各絶縁層は、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えばＣｕを主成分とする金属膜で形成されている。コア材の主面上の保護膜（３３）は、主にコア材の最上層の配線層に形成された配線を保護する目的で形成され、コア材の裏面上の保護膜は、主にコア材の最下層の配線層に形成された配線を保護する目的で形成されている。コア材の主面上の保護膜及び裏面上の保護膜は、例えば二液性アルカリ現像液型ソルダーレジストインキ、若しくは熱硬化型一液性ソルダーレジストインキで形成されている。
実装基板３１の主面において、図１９に示すように、ＢＧＡ型半導体装置１ａが搭載される部品搭載領域には、ＢＧＡ型半導体装置１ａの複数の外部接続用端子（半田バンプ１８）に対応して、複数の電極パッド３２が配置されている。また、図示していないが、ＢＧＡ型半導体装置３５が搭載される部品搭載領域にもＢＧＡ型半導体装置３５の複数の外部接続用端子（半田バンプ）と対応して複数の電極パッドが配置されている。また、ＱＦＰ型半導体装置３６が搭載される部品搭載領域にもＱＦＰ型半導体装置３６の複数の外部接続用端子（封止体の側面から突出したリードの先端部分）と対応して複数の電極パッドが配置されている。これらの電極パッドは、コア材の最上層の配線層に形成された複数の配線の夫々の一部分で構成され、コア材の主面上の保護膜（３３）に形成された開口によって露出されている。
複数の半田バンプ１８は、図２０に示すように、ＢＧＡ型半導体装置１ａの複数の電極パッド７ａと実装基板３１の複数の電極パッド３２との間に夫々介在されており、電極パッド７ａ及び電極パッド３２に夫々固着され、電気的にかつ機械的に接続されている。
電極パッド３２の表面には、メッキ膜として、例えばニッケル（Ｎｉ）を主成分とするＮｉ膜１１ｃが設けられている。
図２１に示すように、Ｎｉ膜１１ｃと半田バンプ１８との間には、これらの元素を含むＳｎ−Ｎｉ−Ｃｕ組成の合金層（金属間化合物層）１４が形成されており、この合金層１４によるＮｉ膜１１ｃと半田バンプ１８との接合によって電極パッド３２と半田バンプ１８との固着がなされている。
Ｎｉ膜１１ｃは、配線基板４のＮｉ膜１１ｂと同様に、図２１に示すように、電極パッド３２の表面に第１の電流密度（低電流密度）で形成された第１のＮｉ層１２ａと、この第１のＮｉ層１２ａの表面に前記第１の電流密度よりも高い第２の電流密度（高電流密度）で形成された第２のＮｉ層１２ｂとを有する構成になっている。第１のＮｉ層１２ａ及び第２のＮｉ層１２ｂは、メッキ工程において連続的に形成されている。合金層１４は、第２のＮｉ層１２ｂと半田バンプ１８との間に形成されている。
なお、電極パッド３２に半田バンプ１８を接合する前の段階において、Ｎｉ膜１１ｃの表面にも、Ａｕ膜が形成されている。このＡｕ膜は、一般的に０．５μｍ程度の薄い膜厚で形成されるため、半田バンプ１８の接合時（ＢＧＡ型半導体装置１ａの実装時）に拡散によって消滅する。
電極パッド３２上のＮｉ膜１１ｃは、主に、電極パッド３２の金属が合金層１４及び半田バンプ１８に拡散するのを防止する目的や、半田バンプ１８とのボンダビリティを高める目的で設けられている。Ｎｉ膜１１ｃ上のＡｕ膜は、主に、Ｎｉ膜１１ｃの酸化を防止する目的で設けられている。
モジュール３０は、実装基板３１の主面３１ｘに、ＢＧＡ型半導体装置１ａ及び３５、並びにＱＦＰ型半導体装置３６を含む電子部品を搭載し、その後、これらの電子部品をリフロー法で一括して実装することによって形成される。
ＢＧＡ型半導体装置１ａの実装は、まず、実装基板３１の主面３１ｘの部品搭載領域に配置された電極パッド３２上にフラックス層をスクリーン印刷で形成し、その後、電極パッド３２上に半田バンプ１８が位置するように部品搭載領域上にＢＧＡ型半導体装置１ａを配置し、その後、実装基板３１を例えば赤外線リフロー炉に搬送して半田バンプ１８を溶融し、その後、溶融した半田バンプ１８を硬化させることによって行われる。
このＢＧＡ型半導体装置１ａの実装工程において、実装基板３１の電極パッド３２上におけるＮｉ膜１１ｃ中の元素と、溶融した半田中の元素とが反応し、図２１に示すように、これらの元素を含む合金層１４が形成される。また、このＢＧＡ型半導体装置１ａの実装工程において、Ｎｉ膜１１ｃ上のＡｕ膜は拡散によって消滅する。
図２２は、モジュール３０を組み込んだ携帯電話（携帯型電子機器）の概略構成を示す模式的平面図である。
図２２に示すように、携帯電話４０は、筐体４１、表示部４２、キー操作部４３及びアンテナ４４等を有し、筐体４１は全面筐体及び背面筐体で構成されている。この筐体４１の内部には液晶表示装置及びモジュール３０等が組み込まれている。
次に、メッキ工程〈１０１ｄ〉中のＮｉメッキ工程〈ｄ１〉について、図２３を用いて説明する。図２３は、電解メッキ方法を説明するための図である。
Ｎｉ膜（１１ａ，１１ｂ）は、電解メッキ法で形成される。電解メッキ法は、電解反応によりメッキ液（金属塩溶液）から金属を被メッキ処理物（導電耐表面）に電解析出させて金属膜（メッキ膜）を形成する方法である。Ｎｉ膜の形成は、図２３に示すように、メッキ液５０中に素材Ｂ（マルチ配線基板２０）を浸し、メッキ液５０中に配置された素材Ｎ（固体ニッケル金属）を電解用直流電源５１の陽極に電気的に接続し、素材Ｂ（マルチ配線基板２０の電極パッド６ａ，７ａ）を電解用直流電源５１の陽極に電気的に接続して行われる。メッキ液５０としては、一般的に、塩化ニッケル（ＮｉＣｌ）、硫酸ニッケル（ＮｉＳＯ４）、ホウ酸を溶かしたメッキ液が使用される。
このＮｉメッキ工程〈ｄ１〉において、Ｎｉ膜（１１ａ，１１ｂ）の形成は、電流密度（電流値／メッキ面積）を変えて二段階で行う。具体的には、まず、膜厚のバラツキが小さい低電流密度で電極パッド（６ａ，７ａ）の表面に第１のＮｉ層１２ａを形成し、その後、膜中への不純物の取り込みが少ない高電流密度で第１のＮｉ層１２ａの表面に第２のＮｉ層１２ｂを連続的に形成する。
本実施例１では、Ｎｉ膜（１１ａ，１１ｂ）の厚さの狙い値を３μｍ、第１のＮｉ層１２ａの厚さの狙い値を２μｍ、第２のＮｉ層１２ｂの厚さの狙い値を１μｍとし、０．３７［Ａ／ｄｍ２］の低電流密度、メッキ時間２６．７［分］とする条件で第１のＮｉ層１２ａを形成し、１．５［Ａ／ｄｍ２］の高電流密度、メッキ時間３．３３［分］とする条件で第２のＮｉ層１２ｂを形成した。
図２４は、上記条件で形成したＮｉ膜１１ｂ中に含まれる不純物の濃度分布を示す図である。図において、横軸は、Ｎｉ膜１１ｂの表面からの深さであり、縦軸は、２次イオン質量分析（ＳＩＭＳ）におけるＮｉ膜イオンカウント数に対する割合で表した不純物濃度である。図中、不純物として、データＢは塩素（５８Ｃｌ）、データＣは硫黄（３４Ｓ＋Ｏ２）、データＤは炭素（Ｃ）である。不純物ではないがデータＡはニッケル（５８Ｎｉ）である。
図２４に示すように、１．５［Ａ／ｄｍ２］の高電流密度で形成した第２のＮｉ層１２ｂ中の不純物濃度は、０．３７［Ａ／ｄｍ２］の低電流密度で形成した第１のＮｉ層１２ａ中の不純物濃度よりも低くなっている。また、低電流密度で形成したＮｉ層１２ａ中に含まれる塩素、硫黄、炭素のうち、塩素が最も高くなっている。
なお、Ｎｉ膜１１ｂの表層部（第２のＮｉ層１２ｂの表層部）で塩素濃度が高くなっているが、測定したＮｉ膜１１ｂは表面にＡｕ膜１３ｂを設けていなかったため、測定中の汚染によるものと推定する。
ここで、半田接合部の耐衝撃強度は、Ｎｉ膜中に含まれる不純物の濃度が低くなれば高くなる（図２９参照）。Ｎｉ膜中に含まれる不純物の濃度は、Ｎｉ膜を形成する時の電流密度を高めれば低くなる（図３１及び図３２参照）。このことから、半田接合部の耐衝撃強度は、高電流密度でＮｉ膜を形成することで高くなる（図３０参照）。図４に示すように、Ｎｉ膜１１ｂと半田バンプ１８との接合は、これらの間にこれらの元素を含むＳｎ−Ｎｉ−Ｃｕ組成の合金層（金属間化合物層）１４が形成されることによって行われる。従って、Ｎｉ膜１１ｂの深さ方向において半田接合に寄与する領域を、膜中への不純物の取り込みが少ない高電流密度で形成することで、半田接合部の耐衝撃強度を高めることができる。本実施例１のＮｉ膜１１ｂは、半田バンプ１８との接合に寄与する第２のＮｉ層１２ｂが高電流密度で形成されている。
一方、Ｎｉ膜の厚さのバラツキは、Ｎｉ膜を形成する時の電流密度を下げれば低くなる。本実施例１のＮｉ膜１１ｂは、低電流密度で形成された第１のＮｉ層１１ａと、高電流密度で形成された第２のＮｉ層１１ｂとの２層構造になっているため、第１のＮｉ層１１ａに相当する分、高電流密度で形成された単層のＮｉ膜と比較して、Ｎｉ膜１１ｂの高さバラツキを低減することができる。
このように、電極パッド（６ａ，７ａ）上にＮｉ膜（１１ａ，１１ｂ））を形成する工程（Ｎｉメッキ工程〈ｄ１〉）において、第１の電流密度（低電流密度）で厚さのバラツキが小さい第１のＮｉ層１２ａを形成した後、第１の電流密度よりも高い第２の電流密度（高電流密度）で不純物の取り込みが少ない第２のＮｉ膜１２ｂを形成することにより、半田接合部（電極パッド７ａと半田バンプ１８との接合部）の耐衝撃強度向上を実現することができると共に、電極パッド７ａの表面に形成されるＮｉ膜１１ｂの厚さのバラツキを低減することができる。
また、電極パッド７ａの表面に形成されるＮｉ膜１１ｂの厚さのバラツキを低減することができるため、Ｎｉ膜１１ｂの厚さのバラツキに起因する半田バンプ１８の高さバラツキを低減でき、ＢＧＡ型半導体装置１ａの実装信頼性向上を図ることができる。
また、Ｎｉメッキ工程〈ｄ１〉では、ボンディングワイヤ１６が接続される電極パッド６ａの表面にも、Ｎｉ膜１１ｂと同様のＮｉ膜１１ａが形成される。従って、このＮｉ膜１１ａの厚さバラツキも低減されるため、Ｎｉ膜１１ａの厚さのバラツキに起因するボンディングワイヤ１６の接続不良を抑制でき、ＢＧＡ型半導体装置１ａの製造歩留まり向上を図ることができる。
また、電極パッド（６ａ，７ｂ）上のＮｉ膜（１１ａ，１１ｂ）の厚さバラツキを低減することができるため、保護膜（９，１０）の表面よりもＡｕ膜（１３ａ，１３ｂ）やＮｉ膜（１１ａ，１１ｂ）が突出するといった不具合を抑制できる。この結果、「半導体装置の製造では、配線基板を重ねて管理する場合があり、保護膜よりもＡｕ膜やＮｉ膜が突出していると、重なり合う２枚の配線基板において双方の配線基板の保護膜に傷が付き、配線保護に悪影響を及ぼすような傷の場合には配線基板が不良になる」といった不具合を抑制できるため、ＢＧＡ型半導体装置１ａの製造コストを低減することができる。
Ｎｉ膜１１ｂに形成される合金層１４の深さは、Ｎｉ膜１１ｂの表面から概ね１［μｍ］程度である。従って、半田接合に寄与する第２のＮｉ層１２ｂの厚さは、１［μｍ］以上にすることが望ましい。ただし、Ｎｉ膜１１ｂの厚さを一定にした場合、第２のＮｉ層１２ｂの厚さを薄くすると、第１のＮｉ層１２ａの厚さが厚くなるため、Ｎｉ膜１１ｂの厚さのバラツキが増大してしまう。従って、第２のＮｉ層１２ｂの厚さは、合金層１４の深さ及びＮｉ膜１１ｂの厚さのバラツキ度を考慮して設定することが望ましい。
図２５は、メッキ時間を３０分に固定して１〜３の条件でＮｉ膜を形成した時のＮｉ膜の厚さを示す図であり、図２６は、図２５の条件１〜３を表にした図である。
図２５に示すように、Ｎｉ膜の形成を低電流密度（０．７２［Ａ／ｄｍ２］）で行う条件１では、Ｎｉ膜の厚さは薄くなるが、耐衝撃強度は低くなる。Ｎｉ膜の形成を高電流密度（２．２２［Ａ／ｄｍ２］）で行う条件２では、Ｎｉ膜の厚さは厚くなるが、耐衝撃強度は高くなる。Ｎｉ膜の形成を低電流密度（０．５５［Ａ／ｄｍ２］）と高電流密度（２．．２２［Ａ／ｄｍ２］）とで行う条件３では、Ｎｉ膜の厚さは薄くなり、耐衝撃強度は高くなる。
このことから、電極パッド（６ａ，７ａ）上にＮｉ膜（１１ａ，１１ｂ）を形成する工程（Ｎｉメッキ工程〈ｄ１〉）において、第１の電流密度（低電流密度）で厚さのバラツキが小さい第１のＮｉ層１２ａを形成した後、第１の電流密度よりも高い第２の電流密度（高電流密度）で不純物の取り込みが少ない第２のＮｉ層１２ｂを合金層１４として寄与する厚さ分だけ形成することにより、メッキ時間を固定してＮｉ膜を形成する場合でも、半田接合部の耐衝撃強度向上を実現することができると共に、Ｎｉ膜の薄膜化を図ることができる。ここで、本実施例１では、第２のＮｉ層１２ｂの厚さが第１のＮｉ層１２ａの厚さよりも薄く形成されているが、半導体装置の更なる小型化（薄型化）に伴い、保護膜（９，１０）の厚さも薄くなった場合には、Ｎｉ（１１ａ，１１ｂ）の総厚もより薄く形成しなければならない。しかしながら、半田接合部の耐衝撃強度向上を実現するためには、合金層１４として寄与する厚さ分は半田バンプ１８の径が小さくなったとしても１μｍ程度は必要であるため、少なくとも第１の電流密度よりも高い第２の電流密度（高電流密度）で不純物の取り込みが少ない第２のＮｉ層１２ｂを形成することが好ましい。そのため、第２のＮｉ層１２ｂの厚さが第１のＮｉ層１２ａの厚さよりも厚く形成されてもよい。
また、Ｎｉ膜の薄膜化を図ることができるため、保護膜（９，１０）の表面よりもＡｕ膜（１３ａ，１３ｂ）やＮｉ膜（１１ａ，１１ｂ）が突出するといった不具合を抑制できる。この結果、「半導体装置の製造では、配線基板を重ねて管理する場合があり、保護膜よりもＡｕ膜やＮｉ膜が突出していると、重なり合う２枚の配線基板において双方の配線基板の保護膜に傷が付き、配線保護に悪影響を及ぼすような傷の場合には配線基板が不良になる」といった不具合を抑制できるため、ＢＧＡ型半導体装置１ａの製造コストを低減することができる。
Ｎｉ膜の薄膜化は、Ｎｉ膜の厚さを薄く設定することでも実現できる。しかしながら、Ｎｉ膜の厚さを薄く設定した場合、Ｎｉ膜１１ｂにおいては、電極パッド７ａの原子が合金層１４へ拡散するのを防止するバリア機能が低下してしまい、Ｎｉ膜１１ａにおいては、電極パッド６ａにボンディングワイヤ１６を接続するときの圧着加重で電極パッド６ａが変形するのを防止する機能が低下してしまう。拡散を防止するバリア機能や電極パッド６ａの変形を防止する機能を確保するには、最低でも３［μｍ］の厚さが必要とされる。従って、これらの機能を確保して、Ｎｉ膜の薄膜化を図るには、本実施例１で説明した方法が有効である。
ＢＧＡ型半導体装置１ａは、図２０に示すように、実装基板３１の電極パッド３２上のＮｉ膜１１ｃに半田バンプ１８を接合することによって実装基板３１に実装される。従って、実装基板の電極パッド３２上にＮｉ膜１１ｃを電解メッキ法で形成する場合には、電極パッド７ａ上のＮｉ膜１１ｂと同様に、Ｎｉ膜１１ｃをメッキ時の電流密度が異なる２層構造（電極パッド１１ｃ側からＮｉ層１２ａ／Ｎｉ層１２ｂ）とすることで、実装基板に実装した後の半田接合部（半田バンプ１８と電極パッド３２との接合部）の耐衝撃強度向上を実現することができると共に、Ｎｉ膜１１ｃの厚さのバラツキを低減することができ、更にＮｉ膜１１ｃの厚さを薄膜化することができる。
本実施形態２では、ＬＧＡ型半導体装置に本発明を適用した例について説明する。
図３６は、本発明の実施例２である半導体装置の内部構造を示す図（（ａ）は全体の構造を示す模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。
図３６（ａ）に示すように、ＬＧＡ型半導体装置１ｂは、配線基板４の主面４ｘ側に半導体チップ２が実装され、配線基板４の裏面４ｙ側に外部接続用端子として複数の電極パッド７ａが配置されたパッケージ構造になっている。
電極パッド６ａ及び７ａには、電解メッキ法によるＮｉ／Ａｕメッキ処理が施されており、図３６（ｂ）に示すように、電極パッド６ａ及び７ａの各々の表面にはＮｉ膜（１１ａ，１１ｂ）が設けられ、各々のＮｉ膜の表面には夫々Ａｕ膜（１３ａ，１３ｂ）が設けられている。Ｎｉ膜（１１ａ，１１ｂ）は、電極パッド（６ａ，７ａ）の表面に第１の電流密度（低電流密度）によって形成された第１のＮｉ層１２ａと、第１の電流密度よりも高い第２の電流密度（高電流密度）によって形成された第２のＮｉ層１２ｂとを含む構成に成っている。
ＬＧＡ型半導体装置１ｂは、電極パッド７ａと実装基板の電極パッドとの間に半田層を介在して実装基板に実装される。従って、半田バンプを持たないＬＧＡ型半導体装置１ｂにおいても、前述の実施例１と同様に、電極パッド７ａ上のＮｉ膜１１ｂをメッキ時の電流密度が異なる２層構造（電極パッド７ａ側からＮｉ層１２ａ／Ｎｉ層１２ｂ）とすることで、実装基板に実装した後の半田接合部の耐衝撃強度向上を実現することができると共に、Ｎｉ膜（１１ａ，１１ｂ）の厚さのバラツキを低減することができ、更にＮｉ膜（１１ａ，１１ｂ）の厚さを薄膜化することができる。
本実施形態３では、フェースダウンボンディング構造のＢＧＡ型半導体装置に本発明を適用した例について説明する。
図３７は、本発明の実施形態３であるＢＧＡ型半導体装置の概略構成を示す模式的断面図、図３８は、図３７の一部を拡大した模式的断面図である。
図３７に示すように、ＢＧＡ型半導体装置１ｃは、配線基板６４の主面６４ｘ側に半導体チップ６０が実装され、配線基板６４の裏面６４ｙ側に外部接続用端子としてボール状の半田バンプ１８が複数配置されたパッケージ構造になっている。
半導体チップ６０の主面６０ｘには複数の電極パッド６２が配置されている。配線基板６４の主面６４ｘには、半導体チップ６０の複数の電極パッド６２と対応して複数の電極パッド６５が配置され、配線基板６４の裏面６４ｙには複数の電極パッド７ａが配置されている。電極パッド７ａには半田バンプ１８が固着されている。
半導体チップ６０は、その主面６０ｘが配線基板６４の主面６４ｘと向かい合う状態で配線基板６４の主面６４ｘに実装されている。半導体チップ６０の電極パッド６２と配線基板６４の電極パッド６５とは、これらの間に半田バンプ６３を介して電気的にかつ機械的に接続されている。半田バンプ６３は電極パッド６２及び６５に固着されている。
図３８に示すように、電極パッド６２の表面にはＮｉ膜１１ｄが形成され、電極パッド６５の表面にはＮｉ膜１１ｅが形成されている。Ｎｉ膜１１ｄ及び１１ｅは、前述の実施例１のＮｉ膜１１ｂと同様の構成、即ち、電極パッドの表面に第１のＮｉ層１２ａが形成され、第１のＮｉ層１２ａの表面に第２のＮｉ層１２ｂが形成された２層構造になっている。半田バンプ６３としては鉛フリー組成の半田バンプが用いられている。半導体チップ６０と配線基板６４との間にはアンダーフィルと呼ばれる樹脂６６が充填されている。
半田バンプ６３は、電極パッド６２上のＮｉ膜１１ｄに接合され、かつ電極パッド６５上のＮｉ膜１１ｅに接合されている。
このように、前述の実施例１と同様に、電極パッド６２上のＮｉ膜１１ｄ及び電極パッド６５上のＮｉ膜１１ｅをメッキ時の電流密度が異なる２層構造（電極パッド７ａ側からＮｉ層１２ａ／Ｎｉ層１２ｂ）とすることで、本実施例３においても、半田接合部の耐衝撃強度向上を実現することができると共に、Ｎｉ膜（１１ｄ，１１ｅ）の厚さのバラツキを低減することができ、更にＮｉ膜（１１ｄ，１１ｅ）の厚さを薄膜化することができる。
本実施形態４では、ＣＳＰ（Ｃhip Ｓize Ｐackage）型半導体装置に本発明を適用した例について説明する。
図３９は、本発明の実施形態４である半導体装置の概略構成を示す断面図であり、
図４０は、図３９の一部を拡大した要部断面図である。
図３９及び図４０に示すように、本実施形態４のＣＳＰ型半導体装置１ｄは、主に、半導体チップ層７０と、この半導体チップ層７０の主面上に形成された再配線層（パッド再配置層）７５と、この再配線層７５上に配置された複数の半田バンプ１８とを有する構成になっている。
半導体チップ層７０は、主に、半導体基板７１と、この半導体基板７１の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層７２と、この多層配線層７２を覆うようにして形成された表面保護膜７４とを有する構成になっている。半導体基板７１は例えば単結晶シリコンで形成され、多層配線層７２の絶縁層は例えば酸化シリコン膜で形成され、多層配線層７２の配線層は例えばアルミニウム（Ａｌ）膜又はアルミニウム合金膜で形成され、表面保護膜７４は例えば窒化シリコン膜で形成されている。
半導体チップ層７０の主面には複数の電極パッド７３が形成され、この複数の電極パッド７３は、ＣＳＰ型半導体装置１ｄの互いに向かい合う２つの辺に沿って配置されている。複数の電極パッド７３の夫々は、多層配線層７２の最上層の配線層に形成されている。多層配線層７２の最上層の配線層はその上層に形成された表面保護膜７４で覆われ、この表面保護膜７４には電極パッド７３の表面を露出する開口が形成されている。
再配線層７５は、主に、表面保護膜７４上に形成された絶縁層（図示せず）と、この絶縁層上を延在する複数の配線７６と、この複数の配線７６を覆うようにして絶縁層上に形成された絶縁層７７と、絶縁層７７の上層に形成された複数の電極パッド７８とを有する構成になっている。
複数の配線７６の夫々の一端側は、その下層の絶縁層に形成された開口及び表面保護膜７４に形成された開口を通して、複数の電極パッド７３に夫々電気的にかつ機械的に接続されている。
複数の電極パッド７８の夫々には、再配線層７５上に配置された複数の半田バンプ１８が電気的にかつ機械的に接続されている。半田バンプ１８としては、Ｐｂフリー組成の半田バンプ、例えばＳｎ−Ａｇ（銀）−Ｃｕ（銅）組成の半田バンプが用いられている。
再配線層７５は、半導体チップ層７０の電極パッド７３に対して配列ピッチが広い電極パッド７８を再配置するための層であり、再配線層７５の電極パッド７８は、ＣＳＰ型半導体装置１ｄが実装される実装基板の電極パッドの配列ピッチと同一の配列ピッチで配置される。
電極パッド７８の表面には、図４０に示すように、Ｎｉ膜１１ｆが形成されている。半田バンプ１８は、Ｎｉ膜１１ｆに接合されている。Ｎｉ膜１１ｆは、前述の実施例１のＮｉ膜１１ｂと同様の構成、即ち、電極パッドの表面に第１のＮｉ層１２ａが形成され、第１のＮｉ層１２ａの表面に第２のＮｉ層１２ｂが形成された２層構造になっている。ＣＳＰ型半導体装置１ｄは、電極パッド７８と実装基板の電極パッドとの間に半田バンプ１８を介在して実装基板に実装される。
このように、前述の実施例１と同様に、電極パッド７８上のＮｉ膜１１ｆをメッキ時の電流密度が異なる２層構造（電極パッド７ａ側からＮｉ層１２ａ／Ｎｉ層１２ｂ）とすることで、本実施例４においても、半田接合部の耐衝撃強度向上を実現することができると共に、Ｎｉ膜１１ｆの厚さのバラツキを低減することができ、更にＮｉ膜１１ｆの厚さを薄膜化することができる。
図４１は、本発明の実施形態５であるＳｉＰ型半導体装置の概略構成を示す模式的断面図、図４２は、図４１の一部を拡大した模式的断面図である。
図４１に示すように、本実施例５のＳｉＰ型半導体装置１ｅは、配線基板４の主面４ｘにフェースダウンボンディング方式で半導体チップ８０が実装され、半導体チップ８０の裏面にフェースアップボンディング方式で半導体チップ２が実装されている。
図４２に示すように、半導体チップ８０の主面には複数の電極パッド８１が配置され、この複数の電極パッド８１の各々には、Ａｕからなるスタッドバンプ８２が接合されている。スタッドバンプ８２は、迎え半田と呼ばれる半田層を介して配線基板４の電極パッド６ｂに電気的にかつ機械的に接続されている。スタッドバンプ８２と電極パッド６ｂとの接続は、保護膜９に形成された開口を通して行われる。
半導体チップ８０の電極パッド８１は多機能化や高集積化に伴って微細化されている。電極パッド８１の微細化に伴ってスタッドバンプ８２も微細化され、スタッドバンプ８２の高さが低くなっている。
スタッドバンプ８２の高さが低くなると、スタッドバンプ８２と電極パッド６ｂとの接続が困難になるため、保護膜９の薄膜化が必要である。保護膜９の厚さが薄くなると、保護膜９の表面からＡｕ膜１３ａやＮｉ膜１１ａが突出し易くなる。従って、前述の実施例１と同様の方法でＮｉ膜１１ａを形成することにより、保護膜９の薄膜化を図ることができ、多機能化や高集積化に伴ってスタッドバンプ８２の高さが低くなっても、配線基板４の主面にフェースダウンボンディング方式で半導体チップ８０を実装することができる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
本発明の実施例１である半導体装置の内部構造を示す図（（ａ）は模式的平面図，（ｂ）は（ａ）のａ’−ａ’線に沿う模式的断面図）である。 図１（ｂ）の一部を拡大した模式的断面図である。 図２のワイヤ接続用電極パッドの部分を拡大した模式的断面図である。 図２のバンプ接続用電極パッドの部分を拡大した模式的断面図である。 本発明の実施例１である半導体装置の製造に使用されるマルチ配線基板の模式的平面図である。 図５のマルチ配線基板の一部を拡大して示す模式的断面図である。 図６の一部を拡大した模式的断面図である。 図７のワイヤ接続用電極パッド部分を拡大した模式的断面図である。 図７のバンプ接続用電極パッド部分を拡大した模式的断面図である。 本発明の実施例１である半導体装置の製造工程を示すフローチャートである。 本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施例１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施例１である半導体装置の製造において、第１のバンプ形成工程を説明するための図（（ａ）〜（ｃ）は各工程における模式的断面図）である。 本発明の実施例１である半導体装置の製造において、第２のバンプ形成工程を説明するための図（（ａ）〜（ｂ）は各工程における模式的断面図）である。 本発明の実施例１である半導体装置を組み込んだモジュール（電子装置）の概略構成を示す模式的平面図である。 図１８のｂ’−ｂ’線に沿う模式的断面図である。 図１９の一部を拡大した模式的断面図である。 図２０の一部を拡大した模式的断面図である。 図１８のモジュールを組み込んだ携帯電話（携帯型電子機器）の概略構成を示す模式的平面図である。 電解メッキ方法を説明するための図である。 Ｎｉ膜中の不純物濃度分布を示すプロファイルである。 メッキ時間を３０分に固定して１〜３の条件でＮｉ膜を形成した時のＮｉ膜の厚さを示す図である。 図２５の条件１〜３を表にした図である。 衝撃強度の評価方法を説明するための図である。 衝撃強度の評価方法を説明するための図である。 Ｎｉ膜中の塩素（Ｃｌ）濃度と基板歪み（衝撃強度：ｐｐｍ）との関係を示す図である。 Ｎｉ膜形成時の電流密度（Ａ／ｄｍ２）と衝撃強度（ｐｐｍ）との関係を示す図である。 Ｎｉ膜形成時の電流密度（Ａ／ｄｍ２）とＮｉ膜中の塩素（Ｃｌ）濃度との関係を示す図である。 Ｎｉ膜形成時の電流密度（Ａ／ｄｍ２）とＮｉ膜中の炭素（Ｃ）濃度との関係を示す図である。 Ｎｉ膜のメッキ時間（分）とＮｉ膜の厚さ（μｍ）との関係を示す図である。 Ｎｉ膜のメッキ時間（分）と電流密度（Ａ／ｄｍ２）との関係を示す図である。 平均電流密度（Ａ／ｄｍ２）とＮｉ膜の厚さ（μｍ）との関係を示す図である。 本発明の実施例２である半導体装置の内部構造を示す図（（ａ）は全体の構造を示す模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。 本発明の実施形態３であるＢＧＡ型半導体装置の概略構成を示す模式的断面図である。 図３７の一部を拡大した模式的断面図である。 本発明の実施形態４である半導体装置の概略構成を示す断面図である。 図３９の一部を拡大した要部断面図である。 本発明の実施形態５であるＳｉＰ型半導体装置の概略構成を示す模式的断面図である。 図４１の一部を拡大した模式的断面図である。
符号の説明
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｍ…半導体装置、２…半導体チップ、３…電極パッド、
４…配線基板、５…コア材、６，７…配線層、６ａ…電極パッド（ワイヤ接続用電極パッド）、７ａ…電極パッド（バンプ接続用電極パッド）、８…スルーホール配線、９，１０…保護膜、９ａ，１０ａ…開口、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ…Ｎｉ膜、１２ａ，１２ｂ…Ｎｉ層、１３ａ，１３ｂ…Ａｕ膜、１４…合金層（化合物層）、
１５…接着材、１６…ボンディングワイヤ、１７…樹脂封止体、１８…半田バンプ、１８ａ…半田ボール、１８ｂ…半田ペースト、１９…フラックス層、
２０…マルチ配線基板、２１…モールド領域、２２…チップ搭載領域、２３…製品形成領域、
３０…モジュール、３１…実装基板、３２…電極パッド、３３…保護膜、３５…ＢＧＡ型半導体装置、３６…ＱＦＰ型半導体装置、
４０…携帯電話、４１…筐体、４２…表示部、４３…キー操作部、
５０…メッキ液、５１…電解用直流電源、
６０…半導体チップ、６２…電極パッド、６３…半田バンプ、６４…配線基板、６５…電極パッド、６６…樹脂、
７１…半導体基板、７２…多層配線層、７３…電極パッド、７４…表面保護膜、７５…再配線層、７６…配線、７７…絶縁層、７８…電極パッド、
８０…半導体チップ、８１…電極パッド、８２…スタッドバンプ、
１００…実装基板、１０１…装着台、１０２…プローブ、１０３…歪みゲージ。

Claims (24)

  1. 電極パッドの表面に電解メッキ法で第１の金属を主成分とする金属膜を形成する工程を有し、
    前記金属膜形成工程は、前記電極パッドの表面に第１の電流密度で第１の層を形成する工程と、前記第１の層の表面に前記第１の電流密度よりも高い第２の電流密度で第２の層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記第１及び第２の層は、連続的に形成することを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記第２の層は、層中に含まれる塩素濃度が前記第１の層よりも低いことを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記第１の金属は、ニッケルであることを特徴とする半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記金属膜形成工程の後、前記第２の層上にＡｕ膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記金属膜形成工程の後、熱処理を施して前記金属膜の前記第２の層にＰｂフリー組成の半田材を接合する工程を有することを特徴とする半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記金属膜形成工程の後、熱処理を施して前記金属膜の前記第２の層に接合されたＰｂフリー組成の半田バンプを形成する工程を有することを特徴とする半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記電極パッドは、Ｃｕを主成分とする金属膜からなることを特徴とする半導体装置の製造方法。
  9. （ａ）互いに反対側に位置する主面及び裏面と、前記裏面に配置された電極パッドとを有し、前記電極パッドの表面に第１の金属を主成分とする金属膜が設けられた配線基板を準備する工程と、
    （ｂ）前記配線基板の主面に半導体チップを実装する工程と、
    （ｃ）前記配線基板の主面上に前記半導体チップを樹脂封止する樹脂封止体を形成する工程とを有し、
    前記（ａ）工程は、前記金属膜を電解メッキ法で形成する工程を含み、
    前記金属膜形成工程は、前記電極パッドの表面に第１の電流密度で第１の層を形成する工程と、前記第１の層の表面に前記第１の電流密度よりも高い第２の電流密度で第２の層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記第１及び第２の層は、連続的に形成することを特徴とする半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、
    前記第２の層は、層中に含まれる塩素濃度が前記第１の層よりも低いことを特徴とする半導体装置の製造方法。
  12. 請求項９に記載の半導体装置の製造方法において、
    前記第１の金属は、ニッケルであることを特徴とする半導体装置の製造方法。
  13. 請求項９に記載の半導体装置の製造方法において、
    前記（ａ）工程は、前記金属膜形成工程の後、前記第２の層の表面にＡｕ膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、鉛フリー半田を溶融して前記第１の層に接合されたバンプを形成することを特徴とする半導体装置の製造方法。
  15. 請求項９に記載の半導体装置の製造方法において、
    前記配線基板は、その主面及び裏面に絶縁性樹脂膜からなる保護膜を有し、
    前記電極パッドは、前記保護膜に形成された開口から露出し、
    前記金属膜は、前記開口内において前記電極パッドの表面に形成されることを特徴とする半導体装置の製造方法。
  16. 請求項９に記載の半導体装置の製造方法において、
    前記第１及び第２の電極パッドは、Ｃｕを主成分とする金属膜からなることを特徴とする半導体装置の製造方法。
  17. （ａ）互いに反対側に位置する主面及び裏面と、前記主面に配置された第１の電極パッドと、前記裏面に配置された第２の電極パッドとを有し、前記第１及び第２の電極パッドの各々の表面に第１の金属を主成分とする金属膜が設けられた配線基板を準備する工程と、
    （ｂ）前記配線基板の主面に半導体チップを搭載する工程と、
    （ｃ）前記半導体チップの電極パッドと前記配線基板の第１の電極パッドとをボンディングワイヤで電気的に接続する工程と、
    （ｄ）前記配線基板の主面上に前記半導体チップ及び前記ボンディングワイヤを樹脂封止する樹脂封止体を形成する工程とを有し、
    前記（ａ）工程は、前記金属膜を電解メッキ法で形成する工程を含み、
    前記金属膜形成工程は、前記第１及び第２の電極パッドの各々の表面に第１の電流密度で第１の層を形成する工程と、前記各々の第１の層の表面に前記第１の電流密度よりも高い第２の電流密度で第２の層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、
    前記第１及び第２の層は、連続的に形成することを特徴とする半導体装置の製造方法。
  19. 請求項１７に記載の半導体装置の製造方法において、
    前記第２の層は、層中に含まれる塩素濃度が前記第１の層よりも低いことを特徴とする半導体装置の製造方法。
  20. 請求項１７に記載の半導体装置の製造方法において、
    前記第１の金属は、ニッケルであることを特徴とする半導体装置の製造方法。
  21. 請求項１７に記載の半導体装置の製造方法において、
    前記（ａ）工程は、前記金属膜形成工程の後、前記第２の層の表面にＡｕ膜を形成する工程を含み、
    前記ボンディングワイヤは、前記Ａｕ膜に接合されることを特徴とする半導体装置の製造方法。
  22. 請求項１７記載の半導体装置の製造方法において、
    前記（ｄ）工程の後、鉛フリー半田材を溶融して前記第２の電極パッド上の前記金属膜に接合されたバンプを形成する工程を有することを特徴とする半導体装置の製造方法。
  23. 請求項２１に記載の半導体装置の製造方法において、
    前記配線基板は、前記配線基板の主面に設けられた第１の絶縁性樹脂膜と、前記配線基板の裏面に設けられた第２の絶縁性樹脂膜とを有し、
    前記第１の電極パッドは、前記第１の絶縁性樹脂膜に形成された第１の開口から露出され、
    前記第２の電極パッドは、前記第２の絶縁性樹脂膜に形成された第２の開口から露出され、
    前記第１の電極パッド上の前記金属膜及び前記Ａｕ膜は、前記第１の開口内において前記第１の電極パッド上に形成され、
    前記第２の電極パッド上の前記金属膜及び前記Ａｕ膜は、前記第２の開口内において前記第２の電極パッド上に形成されることを特徴とする半導体装置の製造方法。
  24. 請求項１７に記載の半導体装置の製造方法において、
    前記電極パッドは、Ｃｕを主成分とする金属膜からなることを特徴とする半導体装置の製造方法。
JP2006048785A 2006-02-24 2006-02-24 半導体装置の製造方法 Pending JP2007227783A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006048785A JP2007227783A (ja) 2006-02-24 2006-02-24 半導体装置の製造方法
US11/626,541 US20070202682A1 (en) 2006-02-24 2007-01-24 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006048785A JP2007227783A (ja) 2006-02-24 2006-02-24 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007227783A true JP2007227783A (ja) 2007-09-06

Family

ID=38444551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006048785A Pending JP2007227783A (ja) 2006-02-24 2006-02-24 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20070202682A1 (ja)
JP (1) JP2007227783A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081454B2 (en) * 2018-12-21 2021-08-03 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009110458A1 (ja) * 2008-03-05 2009-09-11 千住金属工業株式会社 鉛フリーはんだ接続構造体およびはんだボール
WO2010112983A1 (en) * 2009-03-31 2010-10-07 Stmicroelectronics (Grenoble 2) Sas Wire-bonded semiconductor package with a coated wire
EP2405469B1 (en) * 2010-07-05 2016-09-21 ATOTECH Deutschland GmbH Method to form solder alloy deposits on substrates
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US10014271B2 (en) * 2015-11-20 2018-07-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US10297563B2 (en) * 2016-09-15 2019-05-21 Intel Corporation Copper seed layer and nickel-tin microbump structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081454B2 (en) * 2018-12-21 2021-08-03 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US20070202682A1 (en) 2007-08-30

Similar Documents

Publication Publication Date Title
JP4034107B2 (ja) 半導体装置
US20200144167A1 (en) Method for fabricating carrier-free semiconductor package
US8569082B2 (en) Semiconductor package with a mold material encapsulating a chip and a portion of a lead frame
JP5271949B2 (ja) 半導体装置
US20090115044A1 (en) Structures and methods for stack type semiconductor packaging
JP2007123595A (ja) 半導体装置及びその実装構造
JP2007227783A (ja) 半導体装置の製造方法
TWI627689B (zh) 半導體裝置
JP2013239740A (ja) 半導体装置
JP2015220248A (ja) 半導体装置の製造方法および半導体装置
US20210265214A1 (en) Methods and apparatus for an improved integrated circuit package
CN111199924A (zh) 半导体封装结构及其制作方法
TWI501371B (zh) A wiring member for a semiconductor device, a composite wiring member for a semiconductor device, and a resin-sealed type semiconductor device
JP5161847B2 (ja) 半導体装置
JP4402102B2 (ja) 半導体装置
JP2010093106A (ja) 半導体装置およびその製造方法
JP2008235557A (ja) リードフレームおよび半導体装置
JP4705614B2 (ja) 樹脂封止型半導体装置
JP3602052B2 (ja) 放熱板及びその製造方法並びに半導体パッケージ及びその製造方法
KR100608331B1 (ko) 멀티 칩 패키지
KR100753795B1 (ko) 반도체 패키지 및 그 제조 방법
KR101046379B1 (ko) 반도체 패키지 및 그의 제조 방법
TWI462255B (zh) 封裝結構、基板結構及其製法
JP2009129975A (ja) 半導体装置及びその製造方法
JP2007180123A (ja) 回路装置、回路モジュールおよび回路装置の製造方法