JP2010093106A - 半導体装置およびその製造方法 - Google Patents

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Takahiro Naito
孝洋 内藤
Yoshihiro Kinoshita
順弘 木下
Taku Kikuchi
卓 菊池
Norio Kishikawa
範夫 岸川
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Abstract

【課題】複数個の半導体チップを配線基板上に積層するシステム・イン・パッケージの小型・薄型化を推進する。
【解決手段】配線基板１の主面上にフェイスダウン方式でフリップチップ実装されたロジックチップ２のボンディングパッド１３と配線基板１のランド５ａは、ボンディングパッド１３上に形成されたバリアメタル層１４および半田層１５と、ランド５ａ上に形成されたスタッドバンプ１６ｓとを介して接続されている。また、ロジックチップ２の上部にフェイスアップ方式で実装されたメモリチップ３のボンディングパッド２０と配線基板１のランド５ａは、ボンディングパッド２０上のバリアメタル層２１とＡｕワイヤ２２とを介して接続されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、配線基板上に複数の半導体チップを積層したシステム・イン・パッケージ(ＳｉＰ)のような小型・薄型半導体装置に適用して有効な技術に関する。
システム・イン・パッケージ(ＳｉＰ)と呼ばれる小型・薄型半導体装置は、配線基板の主面上にマイコンチップやメモリチップなどを実装し、これらの半導体チップ（以下、単にチップという）を樹脂封止したパッケージ構造を備えている。
配線基板の主面上にマイコンチップやメモリチップを実装する方式には種々のものがあるが、入出力端子（ボンディングパッド）の数が多く、しかも端子間ピッチが狭いマイコンチップの場合は、ボンディングパッドの表面にＡｕ（金）のバンプ電極を形成すると共に、対応する配線基板のランドの表面にＳｎあるいはＳｎ合金の半田層を形成し、バンプ電極と半田層をＡｕ−Ｓｎ接合で接続するフリップチップ方式が採用されている。
特許第３３６２０７９号（特許文献１）は、配線基板の主面に形成された微細なランドの表面に半田層を形成する技術を開示している。この文献に記載された半田形成方法は、ランドの表面を薬剤処理して粘着性被膜を形成した後、この粘着性被膜の表面に半田粉末を供給し、さらに半田粉末の表面にフラックスを塗布した後、半田粉末をリフローさせることによって球状の半田層を形成するものである。半田材料としては、一般的なＰｂ（鉛）−Ｓｎ（錫）合金の他、Ｓｎに少量のＺｎ（亜鉛）、Ａｇ（銀）、Ｃｕ（銅）などを添加したＰｂフリーのＳｎ合金が使用される。
特開２００５−１４２３１２号公報（特許文献２）は、配線基板の主面上にマイコンチップをフリップチップ実装すると共に、マイコンチップ上にメモリチップを積層し、このメモリチップと配線基板をＡｕワイヤで接続したシステム・イン・パッケージを開示している。配線基板とマイコンチップは、マイコンチップのボンディングパッドに接続されたＡｕのバンプ電極と、配線基板のランド表面に形成されたＮｉ（ニッケル）−Ａｕ合金からなるメッキ層およびこのメッキ層の表面に形成された半田層とを介して接続されている。この半田層は、例えば前記特許文献１の半田形成方法を用いて形成される。
特許第３３６２０７９号 特開２００５−１４２３１２号公報
システム・イン・パッケージの小型化や高性能化に伴って、配線基板に実装されるチップのサイズが小さくなると共に、入出力端子（ボンディングパッド）の多ピン化が進行すると、チップがフリップチップ接続される配線基板のランド（ボンディングリード）も多ピン化、狭ピッチ化が進行する。この結果、配線基板上に形成された絶縁膜（ソルダレジスト）に、それぞれのランドに対応する開口部（ランドの表面を露出されるための孔）を形成することが困難となる。
そこで、本願発明者は、複数のランドを包含するような、一つの大きな開口部を絶縁膜に形成する構成について検討した。しかしながら、このような構成の場合、隣り合うランドの間には絶縁膜が配置されないため、例えば上記特許文献１に記載された半田形成方法を用いると、半田粉末の供給量のバラツキなどに起因して隣接ランド間で半田層がショートしたり、バンプ電極とランドとの間においてオープン不良が発生し易くなる。
また、上記特許文献２に記載されたシステム・イン・パッケージのように、マイコンチップ上に積層したメモリチップのボンディングパッドと配線基板のランドをＡｕワイヤで接続する場合は、マイコンチップ接続用ランドの表面に半田層を形成する際、メモリチップ接続用のランドの表面をマスクしなければならないので、製造工程が煩雑になり、システム・イン・パッケージの製造コストの上昇を引き起こす。
また、最近のマイコンチップは、配線間容量の増大に起因する回路の動作遅延を抑制するために、層間絶縁膜を低誘電率材料（いわゆるＬｏｗ−ｋ材料）で構成することが行われている。なお、低誘電率材料（Ｌｏｗ−ｋ材料）とは、一般に窒化シリコン膜よりも誘電率が低い絶縁材料を意味している。しかし、一般にＬｏｗ−ｋ材料は、既存の層間絶縁膜材料である酸化シリコン膜や窒化シリコン膜に比べて機械的強度が劣っている。そのため、ウエハプロセスの最終工程でマイコンチップのボンディングパッドにプローブを当てて回路の特性検査を行う際、またはワイヤボンディング時にＬｏｗ−ｋ材料がダメージを受け、層間絶縁膜内にクラックが生じたり、配線との界面で剥離が生じるなどの不具合が発生し易くなっている。また、上記特許文献２のように、マイコンチップのボンディングパッド上にバンプ電極（スタッドバンプ、突起電極）を接続する構成の場合、バンプ電極を接続する際の荷重（応力）でも、Ｌｏｗ−ｋ材料がダメージを受けてしまう。
さらに、ボンディングパッドにプローブを当てて特性検査を行うと、ボンディングパッドの表面にプローブ痕が残る。そのため、メモリチップのサイズ縮小に伴って、ボンディングパッドの面積が小さくなった場合、Ａｕワイヤとボンディングパッドの接着性が低下するという問題もある。
本発明の目的は、システム・イン・パッケージの小型・薄型化を推進する技術を提供することにある。
本発明の他の目的は、システム・イン・パッケージの信頼性や製造歩留まりを向上させる技術を提供することにある。
本発明の他の目的は、システム・イン・パッケージの製造コストを低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明である半導体装置は、上面、前記上面に形成された複数の第１チップ接続用ランド、前記複数の第１チップ接続用ランドの周囲に形成された複数の第２チップ接続用ランド、および前記上面とは反対側の下面を有する配線基板と、第１主面、前記第１主面に形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッド上にそれぞれ形成された複数の半田層、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に配置された第１半導体チップと、第２主面、前記第２主面に形成された複数の第２ボンディングパッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に配置された第２半導体チップと、前記配線基板の前記複数の第１チップ接続用ランドと前記第１半導体チップの前記複数の第１ボンディングパッドとをそれぞれ電気的に接続する複数のスタッドバンプと、前記配線基板の前記複数の第２チップ接続用ランドと前記第２半導体チップの前記複数の第２ボンディングパッドとをそれぞれ電気的に接続する複数のワイヤと、を含み、前記第１半導体チップの前記第１ボンディングパッドは、前記第１半導体チップの前記第１ボンディングパッド上に形成された前記半田層と、前記第１半導体チップと前記配線基板との間に配置された前記スタッドバンプとを介して、前記配線基板の前記複数の第１チップ接続用ランドと電気的に接続されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本願の一発明によれば、半導体装置の小型・薄型化を推進することができる。
本願の一発明によれば、半導体装置の信頼性や製造歩留まりを向上させることができる。
本願の一発明によれば、半導体装置の製造コストを低減することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
図１は、本実施の形態の半導体装置を示す断面図、図２は、この半導体装置の内部構成を示す平面図、図３は、この半導体装置の下面を示す平面図である。
本実施の形態の半導体装置は、配線基板１の主面上に２個のチップ（ロジックチップ２およびメモリチップ３）を積み重ねて実装し、これらのチップをモールド樹脂４で封止したシステム・イン・パッケージ（ＳｉＰ）である。
配線基板１は、平面形状が矩形状からなり、本実施の形態では例えば四角形である。また、配線基板１は、例えばガラスエポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板であり、その主面（上面）１ａには複数の配線５が形成されている。また、配線基板１の内部には、電源配線や基準電位プレートを構成する複数層の内部配線６が形成されている。これらの配線５および内部配線６は、Ｃｕからなる。
配線基板１の主面に形成された配線５の表面は、配線５の一部を除いてソルダレジスト（絶縁膜）９で覆われており、ソルダレジスト９で覆われていない部分のみが配線基板１の表面に露出している。配線基板１の表面に露出した配線５は、チップ接続用のランド（ボンディングリード）５ａを構成しており、その表面には電解メッキ法によって形成されたランドメッキ層（メッキ膜）７が設けられている。このランドメッキ層７は、例えばＮｉ層の上にＡｕ層を積層した二層の金属膜で構成されている。
なお、図２は、配線５の図示が省略されており、配線５の端部であるランド５ａのみが図示されている。また、配線基板１の主面の詳細な構成は、図１４に示すように、フリップチップ実装される半導体チップと電気的に接続するための第１のチップ接続用のランド（第１のボンディングリード）５ａと、この第１のチップ接続用のランド５ａの周囲（ランド５ａと配線基板１の辺との間）に位置する第２のチップ接続用のランド（第２のボンディングリード）５ａとを有している。
また、図３４に示すように、第１のチップ接続用のランド５ａのピッチ（Ｐ１）は、第２のチップ接続用のランド５ａのピッチ（Ｐ２）よりも小さいため、第１のチップ接続用のランド５ａを露出するためにソルダレジスト９に形成された開口部（ランド５ａの表面を露出させるための孔）１８の形状は、第２のチップ接続用のランド５ａを包含するような一つの大きな開口となっている。これにより、この開口部１８から配線基板１の主面１ａの一部も露出された状態となる。なお、開口部１８の形状については、第１のチップ接続用のランド５ａのピッチ（Ｐ１）がある程度広いものであれば、第２のチップ接続用のランド５ａ側と同様に、それぞれのランド５ａが個別に露出するような形状としてもよい。
配線基板１の裏面（下面）１ｂには、配線基板１を上下に貫通するビアホール８を通じて上記配線５と電気的に接続された複数の電極（ランド）１０がアレイ状に配置されている。これらの電極１０は、配線５および内部配線６と同じくＣｕで構成されており、それらの表面には、表面にＮｉ等のバリア層を介在させたりする場合もあるが、システム・イン・パッケージの外部接続端子を構成する半田バンプ（ボール電極）１１が接続されている。本実施の形態のシステム・イン・パッケージは、これらの半田バンプ１１を介して電子機器のマザーボードなどに実装される。配線基板１の下面は、電極１０が形成された領域を除いてソルダレジスト９で覆われている。なお、電極１０の表面には、配線基板１の主面側と同様に、メッキ層（図示しない）が形成されており、Ｎｉ層の上にＡｕ層を積層した二層の金属膜からなる。
配線基板１に実装された２個のチップのうち、ロジックチップ（第１半導体チップ）２は、ロジックチップ２の主面が配線基板の上面と対向するように、配線基板１の主面上に実装（フリップチップ実装、フェイスダウン方式）されており、配線基板１の主面とロジックチップ２との隙間には、ロジックチップ２の主面や、ロジックチップ２と配線基板１との接続部を保護するための樹脂（アンダーフィル樹脂）１２が充填されている。ロジックチップ２は、単結晶シリコンからなり、その主面にはマイコンやＡＳＩＣ（特定用途向けＩＣ）など、メモリチップ３を制御するためのロジック回路が形成されている（図４の点線で囲まれた領域）。また、このロジック回路は、配線間容量の増大に起因する回路の動作遅延を抑制するために、層間絶縁膜を低誘電率材料（いわゆるＬｏｗ−ｋ材料）で構成している。さらに、このロジック回路を外力から保護するために、図１および図６に示すように、ロジック回路が形成された領域と平面的に重なる領域に、ポリイミド膜２４が形成されている。
ロジックチップ２の主面には、上記ロジック回路に電気的に接続された複数のボンディングパッド１３が形成されている。図４に示すように、これらのボンディングパッド１３は、略正方形の平面形状を有するロジックチップ２の４辺に沿って１列に配置されている。図示は省略するが、ボンディングパッド（電極パッド）１３は、ロジックチップ２の４辺に沿って千鳥状に２列ずつ配置されることもある。
上記ボンディングパッド１３は、ロジック回路の最上層配線と同じ金属材料、例えばＡｌ（アルミニウム）合金を主体とする金属膜で構成されており、その表面にはバリアメタル層１４を介して半田層１５が形成されている。バリアメタル層１４は、Ｎｉ層の上にＡｕ層を積層した２層の金属膜、あるいはＮｉ層とＡｕ層との間にさらにＰｄ（パラジウム）層を介在させた３層の金属膜で構成されている。また、半田層１５は、Ｓｎ単体、またはＳｎに少量のＺｎ、Ａｇ、Ｃｕなどを添加したＳｎ合金で構成されている。一方、このロジックチップ２が接続される配線基板１のランド５ａ上には、Ａｕのスタッドバンプ１６ｓが形成されている。従って、ロジックチップ２のボンディングパッド１３と配線基板１のランド５ａは、ボンディングパッド１３上に形成されたバリアメタル層１４および半田層１５と、ランド５ａ上に形成されたスタッドバンプ１６ｓとを介して接続されている。
上記ロジックチップ２の上部には、メモリチップ（第２半導体チップ）３が積層されている。このメモリチップ３は、メモリチップ３の裏面がロジックチップの裏面と対向するように、ロジックチップ２の上部に積層されており（フェイスアップ実装）、その下面が絶縁性の接着剤１７によってロジックチップ２の上面に接着されている。なお、接着剤１７は、基材と、基材の片面、又は両面に形成された接着層とを有するフィルムタイプのものであるが、これに限定されるものでなく、ペースト状の接着剤であってもよい。メモリチップ３は、単結晶シリコンからなり、その主面にはフラッシュメモリやＳＲＡＭ(Static Random Access Memory)などのメモリ回路が形成されている（図５の点線で囲まれた領域）。さらに、このメモリ回路を外力から保護するために、図１に示すように、メモリ回路が形成された領域と平面的に重なる領域に、例えばポリイミド系の樹脂からなるパッシベーション膜（保護膜）が形成されている。
メモリチップ３の主面には、上記メモリ回路に電気的に接続された複数のボンディングパッド（電極パッド）２０が形成されている。図５に示すように、これらのボンディングパッド２０は、長方形の平面形状を有するメモリチップ３の２つの短辺に沿って１列に配置されている。図示は省略するが、ボンディングパッド２０は、メモリチップ３の２つの短辺の一方のみに配置されることもある。
上記ボンディングパッド２０は、メモリ回路の最上層配線と同じく、Ａｌ合金を主体とする金属膜で構成されており、その表面にはバリアメタル層２１が形成されている。このバリアメタル層２１は、ロジックチップ２のボンディングパッド１３上に形成されたバリアメタル層１４と同じ金属膜（Ｎｉ層／Ｐｄ層／Ａｕ層、またはＮｉ層／Ａｕ層）で構成されている。バリアメタル層１４の表面にはＡｕワイヤ２２の一端が接続されており、メモリチップ３が接続される配線基板１のランド５ａ上には、このＡｕワイヤ２２の他端が接続されている。すなわち、メモリチップ３のボンディングパッド２０と配線基板１のランド５ａは、ボンディングパッド２０上のバリアメタル層２１とＡｕワイヤ２２とを介して接続されている。
配線基板１の主面は、上記２個のチップ（メモリチップ３およびロジックチップ２）やＡｕワイヤ２２を保護するためのモールド樹脂（樹脂封止体）４で覆われている。このモールド樹脂４は、シリカなどのフィラーを含んだエポキシ系樹脂などによって構成されている。
次に、上記のように構成されたシステム・イン・パッケージの製造方法の一例を説明する。図６は、ロジックチップ２を製造するための半導体ウエハ（以下、ウエハという）の一部を示す断面図である。このウエハ１００は、例えば直径が３００ｍｍ、厚さが７５０μｍ〜８００μｍ程度の単結晶シリコンからなり、その主面は複数のチップ領域によって格子状に区画されている。図６は、これらのチップ領域の一つを示している。
ウエハ１００のチップ領域のそれぞれには、既存の半導体製造プロセスによって、マイコンやＡＳＩＣなどのロジック回路（図示省略）が形成されている。この半導体製造プロセスには、成膜工程、不純物のイオン注入工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程、洗浄工程および各工程間の検査工程などが含まれる。
ウエハ１００のチップ領域にボンディングパッド１３を形成するには、図６に示すように、ボンディングパッド１３を含む最上層配線（図示省略）の上部に酸化シリコンなどからなるパッシベーション膜（保護膜）２３を堆積し、さらに必要に応じてパッシベーション膜２３の上部にポリイミド膜（保護膜）２４を堆積する。次に、フォトリソグラフィ技術を用いてポリイミド膜２４およびパッシベーション膜２３をエッチングし、ウエハ１００の表面にボンディングパッド１３を露出させる。前述したように、ボンディングパッド１３を含む最上層配線は、Ａｌ合金を主体とする金属膜で構成されている。
次に、図７に示すように、ボンディングパッド１３の表面にバリアメタル層１４を形成する。バリアメタル層１４は、無電解メッキ法を用いてボンディングパッド１３の表面にＮｉ層、Ｐｄ層およびＡｕ層を順次被着することによって形成する。また、Ｐｄ層を省略し、Ｎｉ層の表面に直接Ａｕ層を被着してもよい。Ｎｉ層とＡｕ層との間にＰｄ層を被着した場合は、Ａｕ層の膜厚を薄くすることができる。
なお、一般にＡｌ合金膜の表面には自然酸化膜が形成されているので、そのままではボンディングパッド１３の表面にＮｉ層が密着し難い。従って、ボンディングパッド１３の表面に無電解メッキ法でＮｉ層を被着する場合は、前処理として、ウエハ１００をジンケート(zincate)処理液に浸漬し、ボンディングパッド１３の表面に薄いＺｎ（亜鉛）の被膜を形成することが望ましい。
次に、図８に示すように、バリアメタル層１４の表面に無電解メッキ法でＳｎからなる半田層１５を被着する。続いて、図９に示すように、この状態で半田層１５の表面にプローブ２５を当て、ウエハ１００のチップ領域のそれぞれに形成されたロジック回路の特性検査を行う。この特性検査は、試験時間を短縮する目的で、基準より厳しい条件で行う試験（加速試験）により、不良品のウエハをスクリーニングするものである。
次に、ウエハ１００を加熱して半田層１５を溶融させる。これにより、図１０に示すように、半田層１５が表面張力によって球状となるので、前記の特性検査時にプローブ２５によって半田層１５の表面に傷や凹みが生じたとしても、プローブ痕の無い半田層１５が得られる。なお、ボンディングパッド１３の表面にバリアメタル層１４を形成した後、バリアメタル層１４の表面にプローブ２５を当てて特性検査を行い、その後、バリアメタル層１４の表面に半田層１５を形成してもよい。なお、このプローブ検査後にウエハ１００を加熱する工程は、必ずしも行わなくても良い。この理由は、ボンディングパッド１３上に形成されたバリアメタル層１４（又は、このバリアメタル層１４上に形成された半田層１５）は、パッシベーション膜２３よりも突出しているため、ボンディングパッド１３の面積（ソルダレジスト９から露出する表面積）よりもバリアメタル層１４（又は、半田層１５）の面積の方が大きくなる。これにより、このバリアメタル層１４にプローブ針を接触させて検査を行ったとしても、バリアメタル層１４（又は半田層１５）に形成されるプローブ痕はバリアメタル層１４（又は半田層）の面積に対して小さくなるため、プローブ痕と平面的に重なる位置にもワイヤを接続したとしても、ワイヤの接合強度を確保することが可能となる。
次に、ウエハ１００の裏面を研磨してその厚さを数１０μｍ程度まで薄くした後、隣り合うチップ領域の境界部（スクライブ領域）に沿ってウエハ１００をダイシングすることにより、複数個のロジックチップ２が得られる。
一方、図１１は、システム・イン・パッケージに実装されるメモリチップ３の断面図である。メモリチップ３の主面には、既存の半導体製造プロセスによって、フラッシュメモリやＳＲＡＭなどのメモリ回路（図示省略）が形成されている。メモリチップ３の表面には、ポリイミド膜２４およびパッシベーション膜２３をエッチングして形成したボンディングパッド２０が露出しており、ボンディングパッド２０の表面には、バリアメタル層２１が形成されている。メモリチップ３の厚さは、ロジックチップ２と同じく数１０μｍ程度である。
メモリチップ３のボンディングパッド２０は、ロジックチップ２のボンディングパッド１３と同じくＡｌ合金を主体とする金属膜で構成されている。また、バリアメタル層２１は、ロジックチップ２のバリアメタル層１４と同じ金属膜（Ｎｉ層／Ｐｄ層／Ａｕ層、またはＮｉ層／Ａｕ層）で構成されている。ボンディングパッド２０の表面にバリアメタル層２１を形成する方法は、ロジックチップ２のボンディングパッド１３の表面にバリアメタル層１４を形成する前記の方法と同じであるため、その説明は省略する。
なお、本実施の形態では、ロジックチップ２のボンディングパッド１３がＡｌ合金を主体とする金属膜で構成されている場合について説明したが、ボンディングパッド１３および最上層配線がＣｕ膜で構成されている場合もある。この場合は、ボンディングパッド１３の表面にジンケート処理を施すことなく、直接バリアメタル層１４を形成することができる。また、メモリチップ２のボンディングパッド２０がＣｕ膜で構成されている場合も、ボンディングパッド２０の表面に直接バリアメタル層２１を形成することができる。
図１２および図１３は、システム・イン・パッケージの製造に用いるマップ基板３０の全体平面図（図１２は表面側の平面図、図１３は裏面側の平面図）、図１４は、マップ基板（多数個取り基板、マトリクス基板）３０の一部を示す拡大平面図、図１５は、マップ基板３０の一部を示す拡大断面図である。
マップ基板３０は、前述した配線基板１の配線５、ランド５ａ、内部配線６、ビアホール８、電極１０といった導体パターンを繰り返し形成した構造を有している。また、ランド５ａの表面には、電解メッキ法によってランドメッキ層７が形成されている。ランドメッキ層７は、Ｎｉ層の上にＡｕ層を積層した金属膜からなる。無電解メッキ法によるランドメッキの場合は、Ｃｕ上に例えばＮｉ（ニッケル）層、Ｐｄ（パラジウム）層、およびＡｕ（金）層を積層させた金属膜からなる。
マップ基板３０は、前記配線基板１の母体となる基板であり、このマップ基板３０を図１２、図１３の一点鎖線で示すダイシングラインＬに沿って格子状に切断（ダイシング）することにより、複数個の配線基板１が得られる。例えば図１２、図１３に示すマップ基板３０は、その長辺方向が６ブロックの配線基板領域に区画され、短辺方向が３ブロックの配線基板領域に区画されているので、３×６＝１８個の配線基板１が得られる。図１４、図１５は、マップ基板３０に区画された配線基板領域の１つを示している。
システム・イン・パッケージを製造するには、上記のように構成されたロジックチップ２、メモリチップ３およびマップ基板３０を用意した後、図１６に示すように、マップ基板３０の主面に形成されたランド５ａのうち、ロジックチップ２が接続されるランド５ａの表面にＡｕのスタッドバンプ（突起電極）１６ｓを接続する。スタッドバンプ１６ｓは、熱と超音波振動を利用した既存のボールボンディング法を用いて接続する。ランド５ａの表面には、Ｎｉ層の上にＡｕ層を積層したランドメッキ層７が形成されているので、ランド５ａとスタッドバンプ１６ｓは、Ａｕ−Ａｕ接合によって相互に接続される。
次に、図１７に示すように、Ａｕのスタッドバンプ１６ｓが接続されたマップ基板３０のランド５ａ上にロジックチップ２の半田層１５を重ね合わせた後、マップ基板３０を加熱して半田層１５を溶融させる。これにより、ロジックチップ２のボンディングパッド１３は、ロジックチップ２のバリアメタル層１４上に形成された半田層１５と、ロジックチップ２と配線基板１との間に配置されたスタッドバンプ１６ｓとを介して、配線基板１の複数のチップ接続用ランド５ａと電気的に接続される。ここで、ロジックチップ２の半田層１５はＳｎで構成され、半田層１５の下層にはＮｉ層の上にＡｕ層を積層したバリアメタル層１４が形成されている。従って、ランド５ａ上のスタッドバンプ１６ｓとボンディングパッド１３上のバリアメタル層１４は、それぞれＡｕ−Ｓｎ接合によって接続される。なお、Ｓｎで構成された半田層１５は、フラックスが無くても溶融するので、ロジックチップ２をマップ基板３０に実装した後、マップ基板３０の表面をフラックス洗浄する工程は不要である。
次に、ロジックチップ２の主面や、ロジックチップ２とランド５ａとの接続部を保護するために、マップ基板３０とロジックチップ２の隙間にアンダーフィル樹脂１２を注入した後、マップ基板３０を加熱してアンダーフィル樹脂１２を硬化させる。
次に、図１８に示すように、ロジックチップ２の上面に接着剤２０を使ってメモリチップ３を実装した後、図１９に示すように、マップ基板３０の主面に形成されたランド５ａとメモリチップ３の主面に形成されたボンディングパッド２０をＡｕからなるワイヤ（Ａｕワイヤ）１６で接続する。これにより、メモリチップ３のボンディングパッド２０は、バリアメタル層２１と、ワイヤ１６とを介して、配線基板１のチップ接続用ランド５ａと電気的に接続される。なお、Ａｕワイヤ１６の接続は、熱と超音波振動を利用した既存のボールボンディング法を用いて行う。ランド５ａの表面には、Ｎｉ層の上にＡｕ層を積層したランドメッキ層７が形成されているので、ランド５ａとＡｕワイヤ１６は、Ａｕ−Ａｕ接合によって相互に接続される。また、ボンディングパッド２０の表面には、Ｎｉ層の上にＡｕ層を積層したバリアメタル層２１が形成されているので、バリアメタル層２１とＡｕワイヤ１６も、Ａｕ−Ａｕ接合によって相互に接続される。
メモリチップ３のボンディングパッド２０とマップ基板３０のランド５ａをＡｕワイヤ１６で接続する場合は、まず、ランド５ａの表面にＡｕワイヤ１６の一端を接続した後、ボンディングパッド２０のバリアメタル層２１の表面にＡｕワイヤ１６の他端を接続する、所謂、逆ボンディング方式を使用することが望ましい。このようにすると、バリアメタル層２１の表面にＡｕワイヤ１６の一端を接続した後、ランド５ａの表面にＡｕワイヤ１６の他端を接続する、所謂、正ボンディング方式を使用する場合に比べてＡｕワイヤ１６のループ高さを低くすることができるので、次の工程で形成するモールド樹脂４の厚さを薄くすることができたり、配線基板のランドにボールボンディングをするため、ステッチボンディング用ランドに比べてランド面積が小さくできたり、ひいてはシステム・イン・パッケージの小型・薄型化を推進することができる。また、メモリチップ３のボンディングパッド２０上に形成されたバリアメタル層２１を、ワイヤを接続するためのスタッドバンプの代わりとして使用できるため、新たな工程を追加することなく、製造できる。なお、半導体装置（樹脂封止体）の厚さに余裕があれば、本実施の形態では逆ボンディング方式に限定されるものではなく、正ボンディングを使用してもよい。
また、ランド５ａの表面にＡｕワイヤ１６の一端を接続した後、バリアメタル層２１の表面にＡｕワイヤ１６の他端を接続する場合は、ランド５ａ側がボールボンディングとなり、バリアメタル層２１側がステッチボンディングとなる。一般に、チップのボンディングパッド側をステッチボンディングとする場合は、Ａｕワイヤとボンディングパッドとの密着性を高めるために、ボンディングパッドの表面にＡｕメッキ層を形成することが行われているが、本実施の形態では、ボンディングパッド２０の表面にＡｕ層やスタッドボンディングを含むバリアメタル層２１が形成されているので、Ａｕワイヤ１６とボンディングパッド２０との密着性を高めることができる。
その後、マップ基板３０の主面全体をモールド樹脂４で封止し、続いてマップ基板３０の電極１０に半田バンプ１１を接続した後、図１２、図１３に示すダイシングラインＬに沿ってモールド樹脂４およびマップ基板３０を格子状に切断（ダイシング）することにより、前記図１〜図３に示した本実施の形態のシステム・イン・パッケージが完成する。
このように、本実施の形態のシステム・イン・パッケージは、ロジックチップ２のボンディングパッド１３の表面にバリアメタル層１４を介して半田層１５を形成し、配線基板１のランド５ａの表面には半田層を形成しない。従って、配線基板１のロジックチップ接続用ランド５ａの表面に半田層を形成する場合のように、メモリチップ接続用のランド５ａの表面をマスクする工程が不要になるので、システム・イン・パッケージの製造工程を簡略化して製造コストを低減することができる。また、ランド５ａの狭ピッチ化に伴い、図３４に示すように、フリップチップ接続用のランド（第１ボンディングリード）５ａにおいて、隣り合うランド５ａの間にソルダレジスト９が配置されていなくても、本実施の形態では、配線基板１のランド５aには半田層を形成せずに、Ａｕからなるスタッドバンプ１６ｓを配置しているため、隣のスタッドバンプ１６ｓとショートするような不具合を抑制することができる。
また、本実施の形態では、ロジックチップ２を製造する際、ウエハ段階でボンディングパッド１３の表面にバリアメタル層１４を介して半田層１５を形成し、その後、半田層１５の表面にプローブ２５を当てて特性検査を行う。従って、ボンディングパッド１３の表面に直接プローブ２５を当てて特性検査を行う場合に比べて、回路素子や層間絶縁膜に与えるダメージを低減することができ、さらにボンディングワイヤ時のストレス緩和もできるため、システム・イン・パッケージの信頼性、製造歩留まりを向上させることができる。また、ボンディングパッド１３の下層にダメージが生じないことから、ボンディングパッド１３の下層に半導体素子を配置することも可能となり、回路の設計自由度も向上する。さらに、ボンディングパッド１３をロジックチップ２の周辺部だけでなく、中央部の回路形成領域上にエリア配置することも可能となるので、ロジックチップ２の多ピン化を推進することもできる。
また、狭ピッチのパッドを有する半導体装置に対して、プローブ痕上にワイヤを接続した場合、ボンディングの接続強度が低下するため、ボンディングパッド１３の面積（ソルダレジスト９から露出する表面積）を大きくし、ボンディングパッド１３内においてプローブ領域とワイヤボンディング領域とを分ける必要がある。しかしながら、本実施の形態ではボンディングパッド１３に、ボンディングパッド１３の面積（ソルダレジスト９から露出する表面積）よりも大きい面積を有するバリアメタル層を形成しているため、このバリアメタル層１４にプローブ針を接触させて検査を行ったとしても、バリアメタル層１４に形成されるプローブ痕はバリアメタル層１４の面積に対して小さくなる。これにより、プローブ痕と平面的に重なる位置にもワイヤを接続することが可能となる。
また、本実施の形態では、ロジックチップ２のボンディングパッド１３の表面に無電解メッキ法でバリアメタル層１４および半田層１５を形成し、メモリチップ３のボンディングパッド２０の表面に無電解メッキ法でバリアメタル層２１を形成する。これにより、バリアメタル層１４、２１および半田層１５を電解メッキ法で形成する場合に比べてメッキ設備が安価になり、システム・イン・パッケージの製造コストを低減することができる。
（実施の形態２）
前記実施の形態１では、ロジックチップ２のボンディングパッド１３の表面に無電解メッキ法でバリアメタル層１４および半田層１５を形成し、メモリチップ２のボンディングパッド２０の表面に無電解メッキ法でバリアメタル層２１を形成したが、電解メッキ法と無電解メッキ法を併用してボンディングパッド１３の表面にバリアメタル層と半田層を形成することもできる。
図２０は、ロジックチップ２を製造するためのウエハ１００の一部を示す断面図であり、前記図６と同じくチップ領域の一つを示している。ウエハ１００の表面には、ロジック回路（図示省略）を覆うパッシベーション膜２３およびポリイミド膜２４が形成されている。また、ウエハ１００の表面の一部にはボンディングパッド１３が露出している。
上記ボンディングパッド１３の表面にバリアメタル層１４を形成するには、まず、図２１に示すように、ボンディングパッド１３の表面を含むウエハ１００の表面全体にシード層４０を形成する。シード層４０は、例えばスパッタリング法を用いて堆積したＴｉ（チタン）膜、Ｗ（タングステン）膜、またはＣｒ（クロム）膜などからなる。
次に、図２２に示すように、ボンディングパッド１３の上部が開口されたフォトレジスト膜４１をシード層４０の上部に形成した後、図２３に示すように、電解メッキ法を用いてボンディングパッド１３の上部にＣｕ膜４２を形成する。ウエハ１００の表面にはシード層４０が形成されているので、このシード層４０に通電することにより、電解メッキが可能となる。また、シード層４０の表面は、ボンディングパッド１３の上部を除いてフォトレジスト膜４１で覆われているので、ボンディングパッド１３の上部に露出したシード層４０の表面のみにＣｕ膜４２が形成される。なお、シード層４０の表面に形成する金属膜として、Ｃｕ膜４２以外の金属、例えばＮｉ膜を使用することもできる。
次に、フォトレジスト膜４１を除去した後、図２４に示すように、Ｃｕ膜４２をマスクに用いたエッチングで不要なシード層４０を除去し、Ｃｕ膜４２の下層のみにシード層４０を残す。
次に、図２５に示すように、Ｃｕ膜４２の表面に無電解メッキ法でＮｉ−Ａｕ層４３を薄く形成する。Ｎｉ−Ａｕ層４３は、Ｎｉ層の上にＡｕ層を積層した金属膜からなるが、Ｎｉ層の上にＰｄ層とＡｕ層を積層した金属膜で構成することもできる。ここまでの工程により、ボンディングパッド１３の表面にシード層４０、Ｃｕ膜４２およびＮｉ−Ａｕ層４３からなるバリアメタル層４４が形成される。
次に、図２６に示すように、バリアメタル層４４の表面に無電解メッキ法でＳｎからなる半田層４５を形成した後、ウエハ１００を加熱して半田層４５を溶融させる。これにより、図２７に示すように、表面張力によって球状に変形した半田層４５が得られる。なお、プローブを用いたロジック回路の特性検査は、ボンディングパッド１３の上部にＣｕ膜４２を形成してからバリアメタル層４４の表面に半田層４５を形成するまでの間のいずれかの工程で実施すればよい。
バリアメタル層４４の一部を構成するＣｕ膜４２を電解メッキ法で形成する利点は、図２３に示したように、Ｃｕ膜４２がボンディングパッド１３の上部に露出したシード層４０の表面のみに形成される点にある。すなわち、Ｃｕ膜４２は、フォトレジスト膜４１の開口部の内側のみに形成されるので、フォトレジスト膜４１の開口部の径を小さくすることによって、Ｃｕ膜４２の径を小さくすることができる。これにより、ボンディングパッド１３の上部に形成されるバリアメタル層４４の径を小さくすることができるので、ロジックチップ２の主面に形成されるボンディングパッド１３の狭ピッチ化を推進することができる。
なお、ここでは、ロジックチップ２のボンディングパッド１３の表面にバリアメタル層４４を形成する例を説明したが、メモリチップ３のボンディングパッド２０の表面にバリアメタル層を形成する際、バリアメタル層の一部を構成するＣｕ膜（またはＮｉ層、または半田層）を電解メッキ法で形成してもよい。
（実施の形態３）
システム・イン・パッケージの小型化や高性能化に伴って、配線基板１に実装されるロジックチップ２のサイズが小さくなると共に、入出力端子（ボンディングパッド１３）の多ピン化が進行すると、ボンディングパッド１３の面積も小さくなるので、その表面に形成されるバリアメタル層１４や半田層１５の膜厚が次第に薄くなる。その結果、ロジックチップ２を配線基板１に実装する際にランド５ａに接続されるバリアメタル層１４や半田層１５の量が不足し、ロジックチップ２と配線基板１の接続信頼性を十分に確保することが困難となる。
その対策として、本実施の形態では、従来矩形であったボンディングパッド１３の平面形状を、図２８に示すような形状に変更する。このボンディングパッド１３は、その中央部の面積が両端部の面積よりも広くなるような平面形状を有していることが特徴である。ボンディングパッド１３の平面形状をこのようにした場合は、ボンディングパッド１３の表面にバリアメタル層１４を介して接続した半田層１５を溶融した際、半田層１５がその表面張力によってボンディングパッド１３の中央部に集まってくる。その結果、ボンディングパッド１３の中央部における半田層１５の膜厚が溶融前に比べて厚くなるので、ボンディングパッド１３の面積が小さい場合であっても、配線基板１のランド５ａとの接続に必要な半田量を確保することができ、ロジックチップ２と配線基板１との接続信頼性を十分に確保することができる。
（実施の形態４）
メモリチップ３は、メモリ回路の一部に欠陥救済用の冗長回路を設ける場合がある。冗長回路は、メモリ回路の一部に欠陥が見いだされた場合に、欠陥のある回路と置き換えることによってメモリチップ３を救済する予備のメモリ回路である。欠陥のある回路を冗長回路に切り替えるには、メモリ回路の配線と同じ導電材料で形成されたヒューズにレーザーなどのエネルギービームを照射し、ヒューズを切断することによって行われる。
このような冗長回路を備えたメモリチップ３のボンディングパッド２０の表面に無電解メッキ法でバリアメタル層２１を形成する方法を説明する。
図２９は、メモリチップ３を製造するためのウエハ２００の一部を示す断面図であり、前記図６と同じくチップ領域の一つを示している。また、図の符号Ｓで示す領域は、チップ領域に隣接したスクライブ領域を示している。
ウエハ２００のチップ領域には、メモリ回路（図示省略）に接続されたボンディングパッド２０およびヒューズ５０が形成されている。また、スクライブ領域Ｓには、ＴＥＧパッド５１が形成されている。ボンディングパッド２０、ヒューズ５０およびＴＥＧパッド５１は、メモリ回路の最上層配線と同じく、Ａｌ合金を主体とする金属膜で構成されている。また、ウエハ２００の表面は、ボンディングパッド２０、ヒューズ５０およびＴＥＧパッド５１のそれぞれの表面を除き、パッシベーション膜２３で覆われている。
欠陥救済用のヒューズ５０が設けられたウエハ２００のボンディングパッド２０にバリアメタル層２１を形成する場合は、まず、図３０に示すように、ボンディングパッド２０の表面にプローブ２５を当ててメモリ回路の特性検査を行う。そして、メモリ回路の一部に欠陥が見出された場合は、図３１に示すように、ウエハ２００の表面に露出しているヒューズ５０にレーザービームＬＢを照射し、ヒューズ５０を切断することによって、欠陥のある回路を冗長回路に切り替える。
次に、図３２に示すように、パッシベーション膜２３の上部にポリイミド膜２４を堆積した後、フォトリソグラフィ技術を用いてポリイミド膜２４をエッチングすることにより、ウエハ２００の表面にボンディングパッド２０を露出させる。この時、ヒューズ５０の上部およびＴＥＧパッド５１の上部は、ポリイミド膜２４で覆っておく。
次に、図３３に示すように、前述した無電解メッキ法を用い、ボンディングパッド２０の表面にＮｉ層／Ｐｄ層／Ａｕ層、またはＮｉ層／Ａｕ層、Ｎｉ層/Ｐｄ層からなるバリアメタル層２１を形成する。あるいは、電解メッキ法を用い、Ｎｉ層／Ｐｄ層／Ａｕ層、またはＮｉ層／Ａｕ層、Ａｕ層、Ｐｄ層からなるバリアメタル層２１を形成する。
この時、ヒューズ５０の上部はポリイミド膜２４で覆われているので、ヒューズ５０の表面にバリアメタル層２１が形成され、いったん切断されたヒューズ５０が再度接続される不具合を防止することができる。また、ＴＥＧパッド５１の上部もポリイミド膜２４で覆われているので、ＴＥＧパッド５１の表面にバリアメタル層２１が形成されることはない。これにより、ウエハ２００のスクライブ領域Ｓをダイシングしてメモリチップ３を個片化する際、スクライブ領域Ｓに厚い金属膜が存在しないので、ダイシング時にメモリチップ３の端部に欠けやチッピングが生じる不具合を防止することができる。
また、本実施の形態では、ボンディングパッド２０の表面にプローブ２５を当ててメモリ回路の特性検査を行うので、ボンディングパッド２０の表面にプローブ痕が残ることがある。しかし、ボンディングパッド２０の表面にバリアメタル層２１を形成してからワイヤボンディングを行うので、Ａｕワイヤ１６とボンディングパッド２０の接着性が低下する恐れもない。
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、配線基板上に１個のロジックチップと１個のメモリチップを積層したシステム・イン・パッケージを例示したが、配線基板上にフリップチップ実装するチップの種類や、フリップチップ実装されたチップの上に積層するメモリチップの数および種類などは、システムに応じて任意に変更することができる。
また、本発明はシステム・イン・パッケージに限定されるものではなく、フリップチップ方式とワイヤボンディング方式を併用して、複数個の半導体チップを配線基板上に実装するマルチチップモジュールなどの各種半導体装置に適用することができる。
また、フリップチップを実装した配線基板を追加形成し、最終的にフリップチップが基板内に内蔵されるパッケージまたはモジュールや、このようなフリップチップ実装パッケージの上にパッケージを積層させたパッケージ・オン・パッケージといった形態のものにも適用することができる。
本発明は、配線基板上に複数のチップを積層したシステム・イン・パッケージのような小型・薄型半導体装置に適用して有効な技術である。
本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の内部構成を示す平面図である。 本発明の一実施の形態である半導体装置の下面を示す平面図である。 配線基板に実装されるロジックチップのボンディングパッドのレイアウトを示す平面図である。 配線基板に実装されるメモリチップのボンディングパッドのレイアウトを示す平面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程を示す半導体ウエハの部分断面図である。 ボンディングパッドの表面にバリアメタル層が形成されたメモリチップの断面図である。 本発明の一実施の形態である半導体装置の製造に用いるマップ基板の表面側の平面図である。 本発明の一実施の形態である半導体装置の製造に用いるマップ基板の裏面側の平面図である。 本発明の一実施の形態である半導体装置の製造に用いるマップ基板の一部拡大平面図である。 本発明の一実施の形態である半導体装置の製造に用いるマップ基板の一部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマップ基板の一部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマップ基板の一部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマップ基板の一部拡大断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマップ基板の一部拡大断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップのボンディングパッドにバリアメタル層および半田層を形成する工程の別例を示す半導体ウエハの部分断面図である。 ロジックチップに形成されたボンディングパッドの形状の一例を示す平面図である。 メモリチップのボンディングパッドにバリアメタル層を形成する工程の別例を示す半導体ウエハの部分断面図である。 メモリチップのボンディングパッドにバリアメタル層を形成する工程の別例を示す半導体ウエハの部分断面図である。 メモリチップのボンディングパッドにバリアメタル層を形成する工程の別例を示す半導体ウエハの部分断面図である。 メモリチップのボンディングパッドにバリアメタル層を形成する工程の別例を示す半導体ウエハの部分断面図である。 メモリチップのボンディングパッドにバリアメタル層を形成する工程の別例を示す半導体ウエハの部分断面図である。 配線基板の主面に形成されたランドの形状を示す拡大平面図である。
符号の説明
１ 配線基板
１ａ 主面（上面）
１ｂ 裏面（下面）
２ ロジックチップ（第１半導体チップ）
３ メモリチップ（第２半導体チップ）
４ モールド樹脂（樹脂封止体）
５ 配線
５ａ ランド（ボンディングリード）
６ 内部配線
７ ランドメッキ層（メッキ膜）
８ ビアホール
９ ソルダレジスト（絶縁膜）
１０ 電極（ランド）
１１ 半田バンプ（ボール電極）
１２ 樹脂（アンダーフィル樹脂）
１３ ボンディングパッド（電極パッド）
１４ バリアメタル層
１５ 半田層
１６ ワイヤ（Ａｕワイヤ）
１６ｓ スタッドバンプ（突起電極）
１７ 接着剤
１８ 開口部
２０ ボンディングパッド（電極パッド）
２１ バリアメタル層
２３ パッシベーション膜（保護膜）
２４ ポリイミド膜（保護膜）
２５ プローブ
３０ マップ基板（多数個取り基板、マトリクス基板）
４０ シード層
４１ フォトレジスト膜
４２ Ｃｕ膜
４３ Ｎｉ−Ａｕ層
４４ バリアメタル層
４５ 半田層
５０ ヒューズ
５１ ＴＥＧパッド
１００、２００ 半導体ウエハ
ＢＰ ボンディングパッド
Ｌ ダイシングライン
ＬＢ レーザービーム
Ｓ スクライブ領域
ＳｉＰ システム・イン・パッケージ

Claims (19)

  1. 上面、前記上面に形成された複数の第１チップ接続用ランド、前記複数の第１チップ接続用ランドの周囲に形成された複数の第２チップ接続用ランド、および前記上面とは反対側の下面を有する配線基板と、
    第１主面、前記第１主面に形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッド上にそれぞれ形成された複数の半田層、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面上に配置された第１半導体チップと、
    第２主面、前記第２主面に形成された複数の第２ボンディングパッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に配置された第２半導体チップと、
    前記配線基板の前記複数の第１チップ接続用ランドと前記第１半導体チップの前記複数の第１ボンディングパッドとをそれぞれ電気的に接続する複数のスタッドバンプと、
    前記配線基板の前記複数の第２チップ接続用ランドと前記第２半導体チップの前記複数の第２ボンディングパッドとをそれぞれ電気的に接続する複数のワイヤと、
    を含み、
    前記第１半導体チップの前記第１ボンディングパッドは、前記第１半導体チップの前記第１ボンディングパッド上に形成された前記半田層と、前記第１半導体チップと前記配線基板との間に配置された前記スタッドバンプとを介して、前記配線基板の前記複数の第１チップ接続用ランドと電気的に接続されていることを特徴とする半導体装置。
  2. 前記配線基板の前記第１および第２チップ接続用ランドの表面にはＡｕ層を含むランドメッキ層が形成され、前記半田層はＳｎまたはＳｎ合金で構成され、前記スタッドバンプは、ＡｕまたはＡｕ合金で構成され、前記ワイヤはＡｕ、Ａｕ合金またはＣｕ合金で構成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１半導体チップの主面には、マイコンまたはＡＳＩＣを構成するロジック回路が形成され、前記第２半導体チップの主面には、メモリ回路が形成されていることを特徴とする請求項１記載の半導体装置。
  4. 前記第１半導体チップの主面に形成された前記ロジック回路の層間絶縁膜は、Ｌｏｗ−ｋ材料を含むことを特徴とする請求項３記載の半導体装置。
  5. 前記第１半導体チップの前記複数の第１ボンディングパッドのそれぞれには、第１バリアメタル層が形成されており、
    前記第１半導体チップの前記第１ボンディングパッドは、前記第１半導体チップの前記第１バリアメタル層上に形成された前記半田層と、前記第１半導体チップと前記配線基板との間に配置された前記スタッドバンプとを介して、前記配線基板の前記第１チップ接続用ランドと電気的に接続されており、
    前記第２半導体チップの前記複数の第２ボンディングパッドのそれぞれには、第２バリアメタル層が形成されており、
    前記第２半導体チップの前記第２ボンディングパッドは、前記第２バリアメタル層と、前記ワイヤとを介して、前記配線基板の前記第２チップ接続用ランドと電気的に接続されていることを特徴とする請求項３記載の半導体装置。
  6. 前記第１および第２バリアメタル層は、Ａｕ層を含むことを特徴とする請求項５記載の半導体装置。
  7. 前記配線基板の裏面には、前記複数の第１および第２チップ接続用ランドに電気的に接続された複数の電極が形成され、前記複数の電極のそれぞれには、外部接続端子を構成する半田バンプが接続されていることを特徴とする請求項５記載の半導体装置。
  8. 前記配線基板の主面上に実装された前記第１および第２半導体チップは、前記配線基板の主面を覆う樹脂によって封止されていることを特徴とする請求項７記載の半導体装置。
  9. 前記第１半導体チップのボンディングパッド、または前記第２半導体チップのボンディングパッドは、それらの中央部の面積が両端部の面積よりも広くなるような平面形状を有していることを特徴とする請求項８記載の半導体装置。
  10. （ａ）上面、前記上面に形成された複数の第１チップ接続用ランド、前記複数の第１チップ接続用ランドの周囲に形成された複数の第２チップ接続用ランド、および前記上面とは反対側の下面を有する配線基板を準備する工程、
    （ｂ）前記配線基板の前記複数の第１チップ接続用ランドのそれぞれの上にスタッドバンプを配置する工程、
    （ｃ）第１主面、前記第１主面に形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッド上にそれぞれ形成された複数の半田層、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記第１主面が前記配線基板の前記上面と対向するように、前記複数のスタッドバンプを介して前記配線基板の前記上面上に配置する工程、
    （ｄ）第２主面、前記第２主面に形成された複数の第２ボンディングパッド、および前記第２主面とは反対側の第２裏面を有する第２半導体チップを、前記第２裏面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に配置する工程、
    （ｅ）前記配線基板の前記複数の第２チップ接続用ランドと前記第２半導体チップの前記複数の第２ボンディングパッドとを、複数のワイヤを介してそれぞれ電気的に接続する工程、
    を含むことを特徴とする半導体装置の製造方法。
  11. 前記第１半導体チップの主面には、マイコンまたはＡＳＩＣを構成するロジック回路が形成され、前記第２半導体チップの主面には、メモリ回路が形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記第１半導体チップの主面に形成された前記ロジック回路の層間絶縁膜は、Ｌｏｗ−ｋ材料を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記第１半導体チップの前記複数の第１ボンディングパッドのそれぞれには、複数の第１バリアメタル層が形成され、
    前記第１半導体チップの前記第１ボンディングパッドは、前記第１半導体チップの前記第１バリアメタル層上に形成された前記半田層と、前記第１半導体チップと前記配線基板との間に配置された前記スタッドバンプとを介して、前記配線基板の前記複数の第１チップ接続用ランドと電気的に接続され、
    前記第２半導体チップの前記複数の第２ボンディングパッドのそれぞれには、複数の第２バリアメタル層が形成され、
    前記第２半導体チップの前記第２ボンディングパッドは、前記第２バリアメタル層と、前記ワイヤとを介して、前記配線基板の前記第２チップ接続用ランドと電気的に接続されることを特徴とする請求項１０記載の半導体装置の製造方法。
  14. 前記第１および第２バリアメタル層と前記半田層は、無電解メッキ法によって形成されることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記第１バリアメタル層および前記半田層は、ウエハ段階で前記第１半導体チップのボンディングパッド上に形成され、
    前記第２バリアメタル層は、ウエハ段階で前記第２半導体チップのボンディングパッド上に形成されることを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記第２半導体チップの主面には、前記メモリ回路の欠陥を救済するための冗長回路と、前記欠陥のある回路を前記冗長回路に切り替えるためのヒューズが形成されており、
    前記ウエハ段階で前記第２半導体チップのボンディングパッド上に前記第２バリアメタル層を形成する工程は、
    （ａ）前記ヒューズがウエハの表面に露出した状態で、前記ボンディングパッドの表面にプローブを当てることによって、前記メモリ回路の特性検査を行う工程と、
    （ｂ）前記（ａ）工程の後、前記ヒューズの表面を絶縁膜で覆う工程と、
    （ｃ）前記（ｂ）工程の後、前記ボンディングパッド上に前記第２バリアメタル層を形成する工程、
    を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
  17. 前記ウエハ段階は、前記第１バリアメタル層の表面または前記半田層の表面にプローブを当てることによって、前記第１半導体チップの主面に形成される回路の特性検査を行う工程を含むことを特徴とする請求項１５記載の半導体装置の製造方法。
  18. 前記第２半導体チップのボンディングパッドと前記配線基板の前記第２チップ接続用ランドを前記ワイヤで接続する際、前記第２チップ接続用ランド側に前記ワイヤの一端を接続した後、前記ボンディングパッド側に前記ワイヤの他端を接続することを特徴とする請求項１０記載の半導体装置の製造方法。
  19. 上面、前記上面に形成された複数のチップ接続用ランドを有する配線基板と、
    主面、前記主面に形成された複数のボンディングパッド、前記複数のボンディングパッド上にそれぞれ形成された複数のバリアメタル層、および前記主面とは反対側の裏面を有し、前記配線基板の前記上面上に配置された半導体チップと、
    前記配線基板の前記複数のチップ接続用ランドと前記半導体チップの前記複数のボンディングパッドとをそれぞれ電気的に接続する複数のワイヤと、
    とを含み、
    前記半導体チップの前記ボンディングパッドは、前記バリアメタル層と、前記ワイヤとを介して、前記配線基板の前記チップ接続用ランドと電気的に接続されていることを特徴とする半導体装置。
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