JP2007208005A

JP2007208005A - 半導体装置

Info

Publication number: JP2007208005A
Application number: JP2006025163A
Authority: JP
Inventors: Noriyuki Kaino; 憲幸戒能
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-02-02
Filing date: 2006-02-02
Publication date: 2007-08-16

Abstract

【課題】フリップチップタイプ（フェースダウンタイプ）のＣＳＰに代表される半導体装置において、ボンディングオプション機能を実現できる半導体装置を提供する。
【解決手段】半導体素子１の電極パッド２上に、バンプボンディングの可能なボンディングエリアを複数形成し、パッケージ基板７側には、その複数のボンディングエリアに対向する基板表面位置にパッド５を形成することにより、バンプボンディング工程においてバンプ形成位置を変更することで、半導体素子１の電極パッド２と基板７側の配線６との接続関係を変更できるようにする。
【選択図】図１

Description

本発明は、半導体素子の電極面側を下に向けた状態で、半導体素子をパッケージ基板（インターポーザ）上に載せ、電気的に接続させるフリップチップタイプ（フェースダウンタイプ）の半導体装置に関する。

近年、電子機器の処理能力向上および携帯性向上に対応するために、半導体装置などの電子部品は小型化し、ＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅあるいはＣｈｉｐＳｃａｌｅＰａｃｋａｇｅ）型の半導体装置が開発された。ＣＳＰは、半導体素子と当該半導体素子の外部接続のためのパッケージ基板とをフリップチップ（フェースダウン）接続してなる半導体装置である。

以下、従来のフリップチップタイプのＣＳＰについて図面を参照しながら説明する。図１５は一般的なフリップチップタイプのＣＳＰを示す平面図である。また、図１６は一般的なフリップチップタイプのＣＳＰを示す断面図であり、図１５のＡ−Ａ’の断面を示している。

図１５、１６において、１は半導体素子、２は半導体素子１の表面に形成された電極パッド、４は電極パッド２上に形成されたバンプ、５はパッケージ基板表面に形成されたパッド（電極）、６は配線、７はパッケージ基板、８はビア、９は外部接続端子用ランド、１０は封止樹脂、１１はパッケージ基板表層のパッシベーション膜である。

このＣＳＰは、半導体素子１を、半導体素子１の外部接続のためのパッケージ基板７にフリップチップ実装し、半導体素子１とパッケージ基板７との隙間を封止樹脂１０により封止したものである。

電極パッド２は、一部がパッシベーション膜１１から開口しており、その開口部（ボンディングエリア）に形成されたバンプ（例えば金バンプ）４を介して基板側のパッド５と接続されている。このように、半導体素子１の電極パッド２は、パッケージ基板７のパッド５にフリップチップ接続される。

ここで、ボンディングエリアとは、半導体素子の電極パッド上で半導体素子表層のパッシベーション膜を開口した部分のうち、パッケージ基板側のパッド５と導電性材料で接合（ボンディング）するエリアである。

図１５、１６に示すように、パッケージ基板７の上面には半導体素子１の電極パッド２と導通するための複数のパッド５が形成されており、電極パッド２は、配線６によりパッケージ基板上面で引き回され、ビア８によりパッケージ基板７の裏面の外部端子用ランド９に導通されている。なお、図１６に示すように、パッケージ基板７が複数の配線層で構成された積層基板である場合、配線６は、ビア８によりパッケージ基板７の内部で引き回されて、パッケージ基板７の裏面で外部端子用ランド９に接続する。

図１７に、従来のフリップチップタイプのＣＳＰにおけるフリップチップ接続方法を説明するための平面図を示す。図１７において、３はボンディングエリアである。図１７に示すように、従来のフリップチップタイプのＣＳＰでは、個々の電極パッド２上に、各々１つのボンディングエリア３が形成されていた。

一般に、半導体装置は、そのワード・ビット構成を変更したり、あるいは入出力のバス幅を変更したり、さらには半導体素子の動作速度ごとに選別したりするなどの処理を施した後に出荷することがしばしば行われる。半導体素子の電極面に対して裏面側をパッケージ基板（インターポーザ）と接合させるフェースアップタイプのパッケージの場合には、ボンディングワイヤ工程にて、半導体素子の電極パッドとワイヤで接続するパッケージ基板側のパッドを変更する、いわゆるボンディングオプションと呼ばれる方法がとられる（例えば、特許文献１参照。）。

しかしながら、フリップチップタイプ（フェースダウンタイプ）のＣＳＰでは、ワイヤボンディング技術を用いず、バンプボンディング技術を用いるため、バンプボンディング工程にて、バンプ形成をする／しないという選択は可能であったが、半導体素子の電極パッドと対向する位置にパッケージ基板側のパッドが存在しなければ、バンプを介して半導体素子と基板の電極間を電気的に接続することができなかった。そのため、従来のフリップチップタイプのＣＳＰでは、ボンディングオプションの機能を設定することができなかった。

そこで例えば、半導体素子側にヒューズ回路を予め組み込んでおき、このヒューズをレーザなどで切断することにより、半導体装置に要求される特性を選択することを可能としたものが提案されている（例えば、特許文献２参照）。しかし、この方法では、レーザによってヒューズを切断する際に熱が発生することや、レーザによる切断工程が余分に必要になるなど、製品信頼性の面での問題と、製作時間、コストを増加させるという問題があった。
特開２００４−２９６８３２号公報特開２００１−８５５２６号公報

本発明は、上記問題点に鑑み、半導体素子の電極パッド上に複数のボンディングエリアを形成し、パッケージ基板側には、その複数のボンディングエリアに対向する基板表面位置にパッド（電極）を形成することにより、バンプボンディング工程においてバンプ形成位置を変更することで特性の選択が可能となる半導体装置を提供することを目的とする。

本発明の請求項１記載の半導体装置は、電極表面にボンディングエリアが形成された電極を備える半導体素子と、前記半導体素子の電極が、その電極のボンディングエリアに対向する基板表面位置に形成されている電極にフリップチップ接続される基板と、からなる半導体装置であって、前記半導体素子の電極のうちの一部の電極上には複数のボンディングエリアが形成されており、その電極は、複数のボンディングエリアのうちの任意のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極とフリップチップ接続されることを特徴とする。

また、本発明の請求項２記載の半導体装置は、請求項１記載の半導体装置であって、前記半導体素子の任意の電極上に形成された複数のボンディングエリアの各々に対向する基板表面位置に形成されている前記基板の電極は、それぞれ別異の配線に接続していることを特徴とする。

また、本発明の請求項３記載の半導体装置は、請求項１記載の半導体装置であって、前記半導体素子の任意の電極上に形成された複数のボンディングエリアの各々に対向する基板表面位置に形成されている前記基板の電極は、所定の群ごとにそれぞれ別異の配線に接続していることを特徴とする。

また、本発明の請求項４記載の半導体装置は、請求項１記載の半導体装置であって、前記半導体素子の任意の電極上に形成された複数のボンディングエリアの各々に対向する基板表面位置に形成されている前記基板の電極の一部は、所定の群ごとにそれぞれ別異の配線に接続し、その余はそれぞれ別異の配線に接続していることを特徴とする。

また、本発明の請求項５記載の半導体装置は、請求項１ないし４のいずれかに記載の半導体装置であって、前記半導体素子の周辺部に並ぶ電極の一部の電極上に複数のボンディングエリアが形成されており、それらのうちの任意のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極は、基板外側方向へ延在する配線に接続し、かつその余のうちの任意のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極は、基板内側方向へ延在する配線に接続している、ことを特徴とする。

また、本発明の請求項６記載の半導体装置は、請求項１記載の半導体装置であって、前記半導体素子は、その周辺部に、半導体素子外周寄りに位置する電極とその電極よりは内側に位置する電極が互い違いに並ぶ千鳥状配列の電極群を備え、それらの電極上には、半導体素子外周寄りと半導体素子内側寄りにボンディングエリアが形成されており、その千鳥状配列の電極群の隣り合う一組の電極の半導体素子外周寄りのボンディングエリアそれぞれに対向する基板表面位置に形成されている前記基板の電極は、基板外側方向へ延在する１本の配線に接続し、半導体素子内側寄りのボンディングエリアそれぞれに対向する基板表面位置に形成されている前記基板の電極は、基板内側方向へ延在する１本の配線に接続している、ことを特徴とする。

また、本発明の請求項７記載の半導体装置は、請求項１記載の半導体装置であって、前記半導体素子の所定の電極上には、所定の基準位置にボンディングエリアが形成されており、他の任意の電極上には、前記所定の基準位置に対して半導体素子外周寄りと内側寄りにボンディングエリアが形成されており、半導体素子外周寄りのボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板外側方向へ延在する配線に接続し、前記所定の基準位置のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板内側方向へ延在する配線に接続しているか、または、半導体素子内側寄りのボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板内側方向へ延在する配線に接続し、前記所定の基準位置のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板外側方向へ延在する配線に接続している、ことを特徴とする。

また、本発明の請求項８記載の半導体装置は、請求項１ないし７のいずれかに記載の半導体装置であって、基板外側方向へ延在する前記基板の配線は、前記半導体素子の辺に沿って並ぶ電極の間を前記基板上に投影したエリアを経由する、または前記半導体素子の隅を前記基板上に投影したエリアを経由する、ことを特徴とする。

また、本発明の請求項９記載の半導体装置は、請求項１ないし８のいずれかに記載の半導体装置であって、前記半導体素子は電極上に開口部が形成されたパッシベーション膜を備え、前記開口部は、ボンディングエリア上の幅が他の部分より広いことを特徴とする。

また、本発明の請求項１０記載の半導体装置は、請求項１ないし９のいずれかに記載の半導体装置であって、電極表面に複数のボンディングエリアが形成された前記半導体素子の電極は、ボンディングエリア近傍で他の部分より幅が広いことを特徴とする。

本発明によれば、半導体装置の１つの電極に対し、複数あるボンディングエリアの中から、バンプボンディング工程においてバンプ形成位置を選択することができるので、半導体装置の１つの電極に対し、複数の外部端子用バンプのうちの任意のものを接続させることができ、特性の選択が可能となる。よって、フリップチップタイプの半導体装置においても、フェースアップタイプのパッケージで一般的なボンディングオプション機能を設定でき、半導体装置に要求される特性を選択的に実現させることができる。また、数種の半導体装置を１種類の半導体素子と基板で実現することができ、材料、製造コストを低減できる。

（実施の形態１）
以下、本発明の実施の形態１として、フリップチップタイプのＣＳＰ（半導体装置）を例に、図面を参照しながら説明する。図１は本発明の実施の形態１におけるＣＳＰの概略の一例を示す平面図である。また、図２は本発明の実施の形態１におけるＣＳＰの概略の一例を示す断面図であり、図１のＡ−Ａ’の断面を示している。

図１、２において、１は半導体素子、２は半導体素子１の表面に形成された電極パッド、４は電極パッド２上に形成されたバンプ、５はパッケージ基板表面に形成されたパッド（電極）、６は配線、７はパッケージ基板、８はビア、９は外部接続端子用ランド、１０は封止樹脂、１１はパッケージ基板表層のパッシベーション膜である。

当該ＣＳＰは、半導体素子１を、半導体素子１の外部接続のためのパッケージ基板７にフリップチップ実装し、半導体素子１とパッケージ基板７との隙間を封止樹脂１０により封止したものである。

電極パッド２は、一部がパッシベーション膜１１から開口しており、その開口部（ボンディングエリア）に形成されたバンプ４を介して基板側のパッド５と接続されている。このように、半導体素子１の電極パッド２は、基板側のパッド５にフリップチップ接続される。なお、バンプとしては、例えば金バンプや半田バンプ等を用いる。

パッケージ基板７は、上面（基板表面）に複数のパッド５を有し、底面に複数の外部端子用ランド９を有し、上面を含めて少なくとも１層の配線層を有する。パッド５と外部端子用ランド９の間は、上面を含めた各層の配線６と各層間にまたがるビア８とで導通している。

パッケージ基板７の基材をなす絶縁材料としては、アルミナ、ガラスクロス入りエポキシ樹脂、ＢＴ樹脂等が使用される。また、基板側のパッド５、配線６、ビア８の導体材料にはタングステン、モリブデン、銅、導電性ペースト等が使用され、上面導体には、さらに、Ｎｉ、Ａｕめっきが施されている。ボンディングエリアに形成されたバンプ４は、基板側のパッド５上に塗布された導電性接着剤と接触し、接着剤が固化することによって、基板側のパッド５と電気的に接続する。

続いて、本実施の形態１におけるフリップチップ接続方法について、図３を用いて詳細に説明する。図３は、本発明の実施の形態１におけるフリップチップ接続方法の一例を説明するための概略平面図である。但し、図１、２に基づいて説明した部材と同一の部材には同一符号を付して、詳細な説明を省略する。

図３において、３はボンディングエリアである。なお、バンプが形成されているボンディングエリアについては、枠内を塗りつぶして表示している。図３に示すように、半導体素子１の表面上に形成された複数の電極パッド２上にはバンプボンディングの可能なボンディングエリア３が形成されており、ボンディングエリア３の各々と対向する基板表面位置に、パッケージ基板側のパッド５が形成されている。

本実施の形態１では、半導体素子の表面上に形成された複数の電極パッドのうちの少なくとも１つの電極パッド上にボンディングエリアが複数形成され、パッケージ基板は、それらのボンディングエリアの各々に対向する基板表面位置に、それぞれ別異の配線に接続するパッドを備えている。

例えば、図３（ａ）、（ｂ）に示すように、電極パッド２上に形成されたボンディングエリア３ａ、３ｂの各々に対向する基板表面位置に、それぞれ別異の配線６ａ、６ｂに接続するパッド５ａ、５ｂが形成されている。また、ボンディングエリア３ａに対向するパッド５ａは、パッケージ基板外側方向へ延在する配線６ａに接続し、ボンディングエリア３ｂに対向するパッド５ｂは、パッケージ基板内側方向へ延在する配線６ｂに接続している。

この構成により、例えば図３（ａ）に示すように、バンプボンディング工程にてボンディングエリア３ａにバンプを形成した場合には、電極パッド２は基板側のパッド５ａを介してグランド配線６ａに接続される。また、図３（ｂ）に示すように、ボンディングエリア３ｂにバンプを形成した場合には、電極パッド２は基板側のパッド５ｂを介して電源配線６ｂに接続される。

ここで、配線６ａ、６ｂは、各々グランドあるいは電源に割り当てられた外部端子に接続されているが、半導体装置の仕様に基づいて、一部の配線を途中で切断する、または基板側のパッドから先の配線を削除することにより、半導体素子１の電極パッド２の機能を無効にすることもできる。なお、バンプの形成を省略しても電極パッドの機能を無効にすることができるが、封止樹脂の注入工程上好ましくない場合が多い。

本実施の形態１におけるフリップチップ接続方法の他の例を図４に示す。図４に示すように、同一電極パッド２上の複数のボンディングエリア３が半導体素子１の外周に平行に設けられている場合も同様に実施可能である。

本実施の形態１によれば、バンプボンディング工程で、バンプ形成位置を変更することにより、半導体素子上のある１つの電極パッドに接続される外部接続端子を変更することが可能となるため、半導体装置に要求される特性に基づいて、半導体装置を製作することができる。なお、本実施の形態１では、半導体素子１とパッケージ基板７との隙間を封止樹脂１０により封止した半導体装置について説明したが、半導体素子１を封止樹脂１０で覆うように封止した半導体装置にも適用できる。

（実施の形態２）
以下、本発明の実施の形態２におけるフリップチップ接続方法を、前述した実施の形態１と同様にフリップチップタイプのＣＳＰを例にして、図面を参照しながら説明する。

図５は、本発明の実施の形態２におけるフリップチップ接続方法の一例を説明するための概略平面図である。但し、前述した実施の形態１で説明した部材と同一の部材には同一符号を付して、詳細な説明を省略する。また前述した実施の形態１と同様に、バンプが形成されているボンディングエリアについては、枠内を塗りつぶして表示している。

本実施の形態２では、半導体素子の電極パッド上に形成された複数のボンディングエリアの各々に対向する基板表面位置に基板側のパッドが形成され、かつそれらの基板側パッドが所定の群ごとにそれぞれ別異の配線に接続しているか、またはそれらの基板側パッドの一部が所定の群ごとにそれぞれ別異の配線に接続し、その余がそれぞれ別異の配線に接続している点に特徴がある。

例えば図５（ａ）、（ｂ）に示す例では、半導体素子１の電極パッド２ａ、２ｂ上にボンディングエリア３ａ、３ｂ、３ｃ、３ｄが形成され、かつこれらのボンディングエリアの各々に対向して基板側のパッド５ａ、５ｂ、５ｃ、５ｄが形成されており、これらのパッドのうち、パッド５ａ、５ｃは配線６ａに接続し、パッド５ｂ、５ｄは配線６ｂに接続している。

この構成により、例えば図５（ａ）に示すように、電極パッド２ａ上のボンディングエリア３ａと電極パッド２ｂ上のボンディングエリア３ｄにバンプを形成した場合には、特定の外部端子用ランドから配線されている配線６ａに基板側のパッド５ａを介して電極パッド２ａが接続し、他方の配線６ｂに基板側のパッド５ｄを介して電極パッド２ｂが接続する。また、図５（ｂ）に示すように、電極パッド２ａ上のボンディングエリア３ｂと電極パッド２ｂ上のボンディングエリア３ｃにバンプを形成した場合には、配線６ａに基板側のパッド５ｃを介して電極パッド２ｂが接続し、配線６ｂに基板側のパッド５ｂを介して電極パッド２ａが接続する。このように、一部の電極パッドと外部接続端子用ランドとの接続関係を入れ替えることが可能となる。

なお、ここでは、配線６ａ、６ｂにパッド５ａ、５ｂ、５ｃ、５ｄが接続する構成について説明したが、パッド５ａ、５ｃとパッド５ｂ、５ｄを１つのパッドとして形成した場合でも実施可能である。

また、図５では、外部接続端子用ランドとの接続関係の入れ替えが可能な電極パッドが隣接する場合について説明したが、例えば図６に示すように、基板側のパッド５ａ、５ｂと配線６ａ〜６ｃが他の配線、パターンに干渉しなければ、必ずしも隣接している必要はなく、図６（ａ）に示す配線６ｂ、６ｃおよび図６（ｂ）に示す配線６ａ、６ｃを、パッケージ基板表面上で配線６ｄと干渉しないように短絡させればよい。なお、パッケージ基板表面上で短絡させる場合に限らず、パッケージ基板が複数の層からなる場合には内層で短絡させてもよいし、最下層の導体層で短絡させてもよい。または、外部接続用ランドを共通にすれば、最下層の導体層で短絡していることになる。

また、図５では、２つの電極パッドと２つの外部接続用ランドの間の接続関係を入れ替える構成について説明したが、半導体素子の電極パッド上のボンディングエリアの数、およびパッケージ基板側のパッドの数を増やすことにより、パターン設計のためのスペース上の制約が生じるが、入れ替え数に関して原理的には制限はない。例えば図１１に示すように、３つの電極パッド２のボンディングエリアをそれぞれ３つとし、パッケージ基板側の配線を３本、各配線に接続するパッドを３つ（３つのパッドを一体形成してもよい）とすれば、１つの外部接続端子に接続する半導体素子側の電極パッドを３つの電極パッドのうちから変更できるようになる。

さらに、例えば図７に示すように、１本の配線６ｂに接合する電極パッドを多数の電極パッドの中から選択可能とすることもできる。図７に示す例は、２つの電極パッド２ａが同電位であったため、それらと配線６ｂを接合した事例である。また、図７において、配線６ａ、６ｂに接続する外部端子用ランドがグラウンドの場合には、ボンディングエリア３ａ、３ｂともにバンプを形成することによって配線６ａ、６ｂともに有効にし、配線６ａ、６ｂで囲んだエリアを周辺の配線からの電磁ノイズに対するシールドとすることもできる。

さらに、例えば図８に示すように、１つの電極パッド上に設けられた複数のボンディングエリア上に必ずバンプを形成することもできる。図８に示す例は、１つの電極パッド２上に２つのボンディングエリア３ａ、３ｂを設けて共にバンプを形成した事例であり、このようにすれば、半導体素子１上の回路、レイアウトがさらに微細・高密度に設計されるようになった場合に、電極パッドの面積が小さくなることによるバンプ部の接合面積の減少を抑制し、接合強度を確保することができる。

本実施の形態２によれば、バンプボンディング工程で、バンプ形成位置を変更することにより、外部接続端子に接続する半導体素子の電極パッドを変更することが可能となるため、半導体装置に要求される特性に基づいて、半導体装置を製作することができる。

（実施の形態３）
以下、本発明の実施の形態３におけるフリップチップ接続方法を、前述した実施の形態１、２と同様にフリップチップタイプのＣＳＰを例にして、図面を参照しながら説明する。

図９、１０は、本発明の実施の形態３におけるフリップチップ接続方法の一例を説明するための概略平面図である。但し、前述した実施の形態１、２で説明した部材と同一の部材には同一符号を付して、詳細な説明を省略する。また前述した実施の形態１、２と同様に、バンプが形成されているボンディングエリアについては、枠内を塗りつぶして表示している。

本実施の形態３では、例えば図９（ａ）、（ｂ）に示すように、半導体素子１の周辺部に、半導体素子外周寄りに位置する電極パッド２ｂとその電極パッド２ｂよりは内側に位置する電極パッド２ａとが互い違い並ぶ千鳥状配列の電極パッド群を設け、その千鳥状配列の電極パッド群の隣り合う一組の電極パッド２ａ、２ｂの半導体素子外周寄りのボンディングエリアに対向する基板表面位置に、パッケージ基板外側方向へ延在する配線６ａに接続するパッド５ａ、５ｂを設け、半導体素子内側寄りのボンディングエリアに対向する基板表面位置に、パッケージ基板内側方向へ延在する配線６ｂに接続するパッド５ｃ、５ｄを設けた構成とする。なお、基板側のパッド５ａ、５ｂとパッド５ｃ、５ｄを１つのパッドとして形成した場合でも実施可能である。

さらに、例えば図１０（ａ）、（ｂ）に示すように、半導体素子１に、所定の基準位置にボンディングエリア３ｃが形成された電極パッドを設けるとともに、ボンディングエリア３ｃに対して半導体素子外周寄りと内側よりにボンディングエリア３ａ、３ｂが形成された電極パッドを設け、図１０（ａ）に示すように、半導体素子内側寄りのボンディングエリア３ｂに対向する基板表面位置に、基板内側方向へ延在する配線６ｂに接続するパッドを設け、基準位置のボンディングエリア３ｃに対向する基板表面位置に、基板外側方向へ延在する配線６ａに接続するパッドを設けるか、または図１０（ｂ）に示すように、半導体素子外周寄りのボンディングエリア３ａに対向する基板表面位置に、基板外側方向へ延在する配線６ａに接続するパッドを設け、基準位置のボンディングエリア３ｃに対向する基板表面位置に、基板内側方向へ延在する配線６ｂに接続するパッドを設けた構成とする。

このように構成すれば、千鳥状配列の電極パッド群においても、２つの電極パッドと２つの外部接続用ランドの間の接続関係を入れ替え可能にすることができ、隣接している電極パッド間で、配線の引き出し方を、パッケージの外側方向と内側方向の配線方向のうちから自由に選択することができ、半導体素子の回路設計上の制約を減らしパターン設計における自由度を増加させることができる。

また、図１０に示す構成とすることにより、パッケージの外側方向と内側方向へ向かう配線の引き出し方を電極パッド全体にわたって反転させることもできるため、フェースダウンタイプの半導体装置だけではなく、フェースアップタイプの半導体装置に対応可能となる。

さらに、例えば図１１に示すように、パッケージ基板外側方向へ延在する配線６ｃが、半導体素子１の周辺部の電極パッドの間をパッケージ基板上に投影したエリア１２を経由するように構成してもよい。

また、例えば図１２（ａ）、（ｂ）に示すように、パッケージ基板外側方向へ延在する配線６ｂ、６ｃが、半導体素子１の隅上のコーナセルをパッケージ基板上に投影したエリア１３を経由するように構成してもよい。

以上のように構成することにより、パッケージ基板上の配線エリアとして、従来使用されていなかったエリアを有効に利用できるようになり、１つの電極パッド上に設けられた複数のボンディングエリアに対応するために増加したパッケージ基板側の配線を引き出し、外部端子用ランドまで接続することができる。

ここまで、ボンディングエリアにのみ半導体素子表層のパッシベーション膜が開口している場合について説明したが、電極パッドに検査プローブ用のエリアが設けられている場合など、電極パッド上のボンディングエリア以外の部分でパッシベーション膜が開口している場合があり、例えば図１３に示すように、電極パッド２上のパッシベーション膜１１の開口幅が、他の部分よりボンディングエリア３で広くなるようにしてもよい。これにより、パッシベーション膜開口幅の差異を利用して光学的認識装置等によってボンディングエリアを明確に認識することができ、バンプを所定の位置に形成することができる。

また、電極パッドの形状については、長方形として示したが、電極パッドの幅を、他の部分よりボンディングエリア近傍で広くすることにより、図１４（ａ）（ｂ）に示すように、当該電極パッドの幅が狭い部分の近傍に隣接の電極パッドのボンディングエリア近傍部分を配置することができるため、ボンディングエリアの幅を等しく設定したとき、電極パッドのピッチを小さくすることができる。よって、より高密度な半導体装置に対応することができる。具体的には、通常、パッド幅が５５μｍの長方形の電極パッドではピッチは６０μｍとなるが、ボンディングエリア幅が５１μｍ、パッド幅がボンディングエリア近傍で５５μｍ、その他の部分で４５μｍであったとき、パッドピッチは５０μｍにすることができる。

なお、以上の各実施の形態では、フリップチップタイプのＣＳＰを例に説明したが、半導体素子とパッケージ基板にフリップチップ接続が適用されるパッケージであれば同様に構成することができ、例えば、パッケージ基板裏面のランドを外部端子とする代わりに、ランドに半田ボールを接合するＢＧＡ（ボール・グリッド・アレイ）パッケージであってもよい。

以上のように、ボンディング工程時のバンプ形成位置によって、半導体素子の電極パッドとパッケージ基板側の配線の接続関係を入れ替えることが可能となるため、半導体素子、パッケージ基板を新たに作成することなく、容易に、一部特性の異なる半導体装置を実現することができる。また、半導体素子上の一部の配線レイアウトの設計が決定できず、電極パッドの機能が一部決まらない場合であっても、電極パッドの機能を保留したままパッケージ基板設計を完了し、パッケージ基板製作を開始することができる。パッケージ基板製作がウェハ製作より日数を要する場合は、半導体装置組み立てまでのトータルでの製作時間を短縮することもできる。

本発明にかかる半導体装置は、フリップチップタイプの半導体装置の特性等を組立工程で変更することができ、軽薄短小化が要請される電子機器等に有用である。

本発明の実施の形態１におけるフリップチップタイプのＣＳＰの概略の一例を示す平面図本発明の実施の形態１におけるフリップチップタイプのＣＳＰの概略の一例を示す断面図本発明の実施の形態１におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態１におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態２におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態２におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態２におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態２におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態３におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態３におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態３におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態３におけるフリップチップ接続方法の一例を説明するための概略平面図本発明の実施の形態３における半導体素子側の電極パッドの詳細を説明するための図本発明の実施の形態３における半導体素子側の電極パッドの詳細を説明するための図従来のフリップチップタイプのＣＳＰを示す平面図従来のフリップチップタイプのＣＳＰを示す断面図従来のフリップチップタイプのＣＳＰにおけるフリップチップ接続方法を説明するための平面図

符号の説明

１半導体素子
２、２ａ、２ｂ電極パッド
３、３ａ、３ｂ、３ｃ、３ｄボンディングエリア
４バンプ
５、５ａ、５ｂ、５ｃ、５ｄパッケージ基板側のパッド
６、６ａ、６ｂ、６ｃ、６ｄパッケージ基板側の配線
７パッケージ基板
８ビア
９外部端子用ランド
１０封止樹脂
１１パッシベーション膜

Claims

電極表面にボンディングエリアが形成された電極を備える半導体素子と、前記半導体素子の電極が、その電極のボンディングエリアに対向する基板表面位置に形成されている電極にフリップチップ接続される基板と、からなる半導体装置であって、
前記半導体素子の電極のうちの一部の電極上には複数のボンディングエリアが形成されており、その電極は、複数のボンディングエリアのうちの任意のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極とフリップチップ接続されることを特徴とする半導体装置。
前記半導体素子の任意の電極上に形成された複数のボンディングエリアの各々に対向する基板表面位置に形成されている前記基板の電極は、それぞれ別異の配線に接続していることを特徴とする請求項１記載の半導体装置。
前記半導体素子の任意の電極上に形成された複数のボンディングエリアの各々に対向する基板表面位置に形成されている前記基板の電極は、所定の群ごとにそれぞれ別異の配線に接続していることを特徴とする請求項１記載の半導体装置。
前記半導体素子の任意の電極上に形成された複数のボンディングエリアの各々に対向する基板表面位置に形成されている前記基板の電極の一部は、所定の群ごとにそれぞれ別異の配線に接続し、その余はそれぞれ別異の配線に接続していることを特徴とする請求項１記載の半導体装置。
前記半導体素子の周辺部に並ぶ電極の一部の電極上に複数のボンディングエリアが形成されており、それらのうちの任意のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極は、基板外側方向へ延在する配線に接続し、かつその余のうちの任意のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極は、基板内側方向へ延在する配線に接続している、ことを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
前記半導体素子は、その周辺部に、半導体素子外周寄りに位置する電極とその電極よりは内側に位置する電極が互い違いに並ぶ千鳥状配列の電極群を備え、それらの電極上には、半導体素子外周寄りと半導体素子内側寄りにボンディングエリアが形成されており、その千鳥状配列の電極群の隣り合う一組の電極の半導体素子外周寄りのボンディングエリアそれぞれに対向する基板表面位置に形成されている前記基板の電極は、基板外側方向へ延在する１本の配線に接続し、半導体素子内側寄りのボンディングエリアそれぞれに対向する基板表面位置に形成されている前記基板の電極は、基板内側方向へ延在する１本の配線に接続している、ことを特徴とする請求項１記載の半導体装置。
前記半導体素子の所定の電極上には、所定の基準位置にボンディングエリアが形成されており、他の任意の電極上には、前記所定の基準位置に対して半導体素子外周寄りと内側寄りにボンディングエリアが形成されており、半導体素子外周寄りのボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板外側方向へ延在する配線に接続し、前記所定の基準位置のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板内側方向へ延在する配線に接続しているか、または、半導体素子内側寄りのボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板内側方向へ延在する配線に接続し、前記所定の基準位置のボンディングエリアに対向する基板表面位置に形成されている前記基板の電極が基板外側方向へ延在する配線に接続している、ことを特徴とする請求項１記載の半導体装置。
基板外側方向へ延在する前記基板の配線は、前記半導体素子の辺に沿って並ぶ電極の間を前記基板上に投影したエリアを経由する、または前記半導体素子の隅を前記基板上に投影したエリアを経由する、ことを特徴とする請求項１ないし７のいずれかに記載の半導体装置。
請求項１ないし８のいずれかに記載の半導体装置であって、前記半導体素子は電極上に開口部が形成されたパッシベーション膜を備え、前記開口部は、ボンディングエリア上の幅が他の部分より広いことを特徴とする半導体装置。
電極表面に複数のボンディングエリアが形成された前記半導体素子の電極は、ボンディングエリア近傍で他の部分より幅が広いことを特徴とする請求項１ないし９のいずれかに記載の半導体装置。