JP2009188328A - 半導体装置 - Google Patents

Abstract

【課題】配線基板上にメモリチップとコントローラチップとを積層したメモリカードなどの半導体装置の小型化を推進する。
【解決手段】メモリカード１Ａは、メモリチップＭ２の表面上に再配置配線６を形成してその両端にパッドを配置し、この再配置配線６とパッドに接続したＡｕワイヤとによって、配線基板２と配線基板２上の素子（メモリチップＭ１、Ｍ２、コントローラチップ３およびチップコンデンサ４）とを電気的に接続しているので、配線基板２と配線基板２上の素子とを短いＡｕワイヤ１１、１４で接続することが可能となる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、配線基板上にメモリチップとコントローラチップとを積層したパッケージ構造を備えた半導体装置に適用して有効な技術に関するものである。

パッケージングプロセス（後工程）をウエハプロセス（前工程）と一体化し、ウエハ状態でパッケージング工程までを完了する、いわゆるウエハプロセスパッケージ（Wafer Process Package;ＷＰＰ）技術は、ウエハプロセスを応用してパッケージングプロセスを処理することから、ウエハから切断したチップ毎にパッケージングプロセスで処理する方法に比べて工程数を低減したり、パッケージサイズを小型化することができるという利点がある。

上記ＷＰＰ技術は、ウエハプロセスが完了した半導体ウエハの表面に金属メッキ技術を利用して金属層を形成し、この金属層をパターニングして金属配線（再配置配線と呼ばれる）を形成する技術である。再配置配線の一端はボンディングパッドに接続される。また、再配置配線の他端には、半導体チップを配線基板などにフェイスダウン実装するためのバンプ電極が接続される。このＷＰＰ技術は、バンプ電極をボンディングパッドからずらして任意の位置に配置できるので、微細なピッチで形成されたボンディングパッドを有する半導体チップを配線基板上に実装するための重要な手段となっている。なお、ＷＰＰ技術については、特開２０００−９１３３９号公報（特許文献１）などに記載がある。

特開２００７−４８９３１号公報（特許文献２）は、上記ＷＰＰ技術を利用した半導体装置を開示している。この半導体装置は、半導体基板の能動面側に設けられた第１電極（ボンディングパッド）と、この半導体基板を回路基板に接続するための外部接続端子（半田ボール）とを再配置配線で接続した構造を有している。また、上記半導体基板の能動面側には、再配置配線を介して第２電極（ボンディングパッド）に接続された接続用端子が設けられている。この接続用端子は、半導体基板を上記回路基板以外の他の機能構造体と機械的または電気的に接続するために利用できるので、半導体装置と機能構造体とを一体化して電子部品を形成し、その小型化を図ることが可能になる。また、この接続用端子は、半導体装置の電気的な検査や調整を行うためのテスト端子としても利用できる。

特開２００５−１９１２１３号公報（特許文献３）は、基板上に複数個の半導体チップを当該半導体チップの厚み方向に積層した状態で搭載し、各半導体チップの電極パッドと基板上の電気接続部とを、ワイヤによってそれぞれ電気的に接続したスタック型マルチチップパッケージを開示している。

半導体チップの主表面に設けられた各第１電極パッドと当該主表面の上方領域に形成された第１のボンディングパッド及び第１の中央ボンディングパッドは、第１の再配線層によってそれぞれ１対１の対応関係で電気的に接続されている。また、各第２電極パッドと当該主表面の上方領域に形成された第２のボンディングパッド及び第２の中央ボンディングパッドは、第２の再配線層によってそれぞれ１対１の対応関係で電気的に接続されている。
特開２０００−９１３３９号公報 特開２００７−４８９３１号公報 特開２００５−１９１２１３号公報

近年、半導体メモリの大容量化と装置寸法の小型化を図るために、配線基板上に複数のメモリチップを積層した各種半導体装置が開発されており、その代表的なものとして、メモリカードが知られている。メモリカードは、携帯電話、デジタルカメラ、デジタルオーディオプレーヤなど、各種ポータブル電子機器の記録媒体として利用されている。

メモリカードの一般的構成は、配線基板の主面上に複数枚のフラッシュメモリチップを積層して実装し、最上層のフラッシュメモリチップの上にコントローラチップを実装したものである。複数枚のフラッシュメモリチップのそれぞれは、チップの一辺に形成されたボンディングパッドが露出するよう、この一辺と直交する方向に所定の距離だけずらして積層される。

近年、携帯電話を始めとする各種ポータブル電子機器の記録媒体に要求される記憶容量の増加に伴い、メモリカードに搭載されるフラッシュメモリチップの積層枚数が増加すると共に、フラッシュメモリチップのサイズが大型化している。このため、フラッシュメモリチップとコントローラチップと配線基板とを相互接続するワイヤの本数が増加すると共に、各ワイヤの長さも増加し、ワイヤボンディング技術による相互接続が困難になっている。

一方、各種ポータブル電子機器は、小型・薄型化が進んでいることから、メモリカードにも小型・薄型化が要求されている。このため、フラッシュメモリが搭載される配線基板のサイズは、フラッシュメモリチップの大型化に反比例して縮小され、フラッシュメモリチップのサイズに近づきつつある。

ところが、フラッシュメモリチップのサイズが配線基板のサイズに近づくと、配線基板の表面にメモリチップ接続用ボンディングパッドとコントローラチップ接続用ボンディングパッドを配置するスペースがなくなってくる。また、配線基板の表面にチップコンデンサなどの受動素子を搭載するスペースもなくなってくる。

その対策として、例えば図１７に示すように、フラッシュメモリが形成されたメモリチップＭを配線基板４０上に実装し、このメモリチップＭ上にコントローラチップ３を積層する構造において、メモリチップＭの一方の短辺に形成されたパッド４１ａと配線基板４０のパッド４２とを近接して配置すると共に、配線基板４０のパッド４２の近傍にコントローラチップ３を配置する。また、メモリチップＭの他方の短辺に形成されたパッド４１ｂは、メモリチップＭの主面に形成した再配置配線４３を介してパッド４１ａに接続するという構成が考えられる。

このようにすることにより、メモリチップＭのパッド４１ａと配線基板４０のパッド４２をＡｕワイヤ４５で接続し、コントローラチップ３のパッド４４と配線基板４０のパッド４２をＡｕワイヤ４６で接続することが可能となる。

しかし、この構成においても、配線基板４０のパッド４２に接続されるＡｕワイヤ４５、４６の密度が高くなるので、パッド４２同士のピッチを狭くしたり、Ａｕワイヤ４５、４６同士のピッチを狭くすることが困難である。また、この構成は、配線基板４０のパッド４２の近傍にコントローラチップ３を配置するので、メモリチップＭのパッド４１ａ、４１ｂ間を接続する再配置配線４３の長さが、コントローラチップ３の影響で長くなってしまう。

本発明の目的は、配線基板上にメモリチップとコントローラチップとを積層する半導体装置の小型化を推進する技術を提供することにある。

本発明の他の目的は、配線基板上にメモリチップとコントローラチップとを積層する半導体装置の記憶容量の増加を推進する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、主面に複数の第１パッドが形成された第１半導体チップと、前記第１半導体チップよりも面積が小さく、主面に複数の第２パッドが形成された第２半導体チップと、主面に複数の第３パッドが形成された配線基板とを備え、前記第１半導体チップは、前記配線基板の前記主面上にフェイスアップ実装され、前記第２半導体チップは、前記第１半導体チップの前記主面上にフェイスアップ実装された半導体装置であって、
前記第１半導体チップの前記主面には、一端が前記第２半導体チップ側に延在し、他端が前記配線基板の前記第３パッド側にそれぞれ延在する複数の第１再配置配線が形成され、前記複数の第１再配置配線の前記一端側と、前記第２半導体チップの前記複数の第２パッドとが、第１ワイヤによってそれぞれ電気的に接続され、前記複数の第１再配置配線の前記他端側と、前記配線基板の前記複数の第３パッドとが、第２ワイヤによってそれぞれ電気的に接続されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

配線基板上にメモリチップとコントローラチップとを積層する半導体装置の小型化を推進することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１５は、本実施の形態のメモリカードの内部構造を示す概略平面図である。本実施の形態のメモリカード１Ａは、配線基板２と、その主面（表面）上に実装されたメモリチップＭ１と、メモリチップＭ１の表面上に実装されたコントローラチップ３とを備えている。配線基板２およびメモリチップＭ１は、接着剤などにより互いに固定されており、コントローラチップ３は、接着剤などによりメモリチップＭ１の表面に固定されている。

配線基板２とメモリチップＭ１は、それぞれ長方形の平面形状を有しており、メモリチップＭ１は、その長辺が配線基板２の長辺と同じ方向を向くように配置されている。配線基板２の表面上には、２つの短辺に沿って複数個のパッド１３が配置されており、メモリチップＭ１の表面上にも、２つの短辺に沿って複数個のパッド７が配置されている。これらのパッド７は、電源（Ｖｃｃ）用パッド、接地（Ｖｓｓ）用パッド、信号用パッドからなる。

メモリチップＭ１の一方の短辺に形成されたパッド７とその近傍の配線基板２に形成されたパッド１３は、Ａｕワイヤ８によって電気的に接続されており、メモリチップＭ１の他方の短辺に形成されたパッド７とその近傍の配線基板２に形成されたパッド１３も、Ａｕワイヤ８によって電気的に接続されている。図示はしないが、配線基板２の裏面には、メモリチップＭ１の一方の短辺に形成されたパッド７と電気的に接続された外部接続端子が形成されている。

メモリチップＭ１の一方の短辺に配置されたパッド７と他方の短辺に配置されたパッド７は、メモリチップＭ１の主面に形成された再配置配線６を介して互いに接続されている。再配置配線６のそれぞれは、一方の短辺のパッド７と他方の短辺のパッド７とを最短距離で接続するよう、ほぼ直線状に形成されている。

メモリチップＭ１の表面上に実装されたコントローラチップ３は、メモリチップＭ１よりも面積が小さい長方形のシリコンチップからなり、複数の再配置配線６の上部に配置されている。コントローラチップ３の表面の１辺（長辺）の近傍には、複数のパッド１０が一列に形成されている。また、このパッド１０が形成されたコントローラチップ３の一辺の近傍には、再配置配線６に接続されたパッド９が形成されており、パッド１０とパッド９は、Ａｕワイヤ１１によって電気的に接続されている。

上記の構成によれば、前記図１７に示した構成に比べて、メモリチップＭ１のパッド７に接続されるＡｕワイヤ８の密度およびコントローラチップ３のパッド１０に接続されるＡｕワイヤ１１の密度が低くなる。また、この構成は、コントローラチップ３の下部に再配置配線６を配置するので、前記図１７に示した構成に比べて、再配置配線４３の長さを短くすることができる。

図１６は、メモリカード１Ａの表面上に、さらにチップコンデンサ４などの受動素子４を実装した例である。受動素子４は、半田を介して再配置配線６と電気的に接続されている。

（実施の形態２）
本実施の形態は、携帯電話用記録媒体として利用されるメモリカードに適用したものである。図１は、本実施の形態のメモリカードの内部構造を示す概略平面図、図２は、このメモリカードの裏面の外観を示す平面図、図３は、図１のＡ−Ａ線断面図である。

本実施の形態のメモリカード１Ａは、携帯電話機のカードスロットに装着して使用されるものであり、その外形寸法は、例えば長辺×短辺が１５ｍｍ×１２．５ｍｍ、厚さは１．２ｍｍである。このメモリカード１Ａは、ガラスエポキシ樹脂を主体として構成された配線基板２と、その主面（表面）上に実装されたメモリチップＭ１と、メモリチップＭ１の上に積層されたメモリチップＭ２と、メモリチップＭ２の表面上に実装されたコントローラチップ３およびチップコンデンサ４とを備えている。配線基板２およびメモリチップＭ１、Ｍ２は、接着剤などにより互いに固定されている。また、コントローラチップ３は、接着剤などによりメモリチップＭ２の表面に固定されており、チップコンデンサ４は、メモリチップＭ２の表面に半田付けされている。

配線基板２は、０．２ｍｍ程度の厚さを有する長方形の樹脂基板であり、その長辺がメモリカード１Ａの長辺と同じ方向を向くように配置されている。配線基板２の表面側は、上記メモリチップＭ１、Ｍ２、コントローラチップ３およびチップコンデンサ４を封止するモールド樹脂５により被覆されている。モールド樹脂５は、例えば石英フィラーが入った熱硬化性エポキシ樹脂などで構成されている。図示はしていないが、メモリカード１Ａの表面に相当するモールド樹脂５の表面には、製品名、製造メーカ、記憶容量などを記載した絶縁性のラベルが貼付されている。また、このようなラベルに代えて、モールド樹脂５の表面に上記の内容を直接印刷することもできる。

配線基板２の裏面は、モールド樹脂５で覆われておらず、メモリカード１Ａの裏面側に露出している。図２に示すように、配線基板２の裏面には、複数（例えば８個）の外部接続端子２０が形成されている。外部接続端子２０は、電源端子（Ｖｃｃ）、接地端子（Ｖｓｓ／ＧＮＤ）およびデータ入出力端子からなり、後述するように、配線基板２に形成された裏面配線２１、ビアホール２２および表面配線２３などを介して、メモリチップＭ１、Ｍ２およびコントローラチップ３に接続されている。

上記外部接続端子２０は、メモリカード１Ａを携帯電話機のカードスロットに差し込む時に先端部となる一辺（短辺）の近傍に形成され、この短辺方向に一列に配置されている。従って、メモリカード１Ａを携帯電話機のカードスロットに装着すると、カードスロットに内蔵されたコネクタの端子と外部接続端子２０とが接触し、メモリカード１Ａと携帯電話機との間で信号のやり取りや電源の授受が行われる。なお、本実施の形態のメモリカードは、単一電源（例えば３．３Ｖ）で動作する仕様になっているが、複数の電源（例えば１．８Ｖと３．３Ｖ）で動作させることもできる。この場合は、上層のメモリチップＭ２の表面上に別途電源制御用チップが実装される。

図３に示すように、モールド樹脂５の一側面、すなわちメモリカード１Ａを携帯電話機のカードスロットに差し込む時に先端部となる一辺（短辺）には、先端部の厚さが他の部分よりも薄くなるようなテーパ加工が施されている。先端部をこのような形状にすることより、メモリカード１Ａをカードスロットに挿入する際に挿入角度が上下方向に多少ずれても、スムーズな挿入が可能となる。

一方、メモリカード１Ａを携帯電話機のカードスロットに差し込む時に後端部となる一辺（短辺）の近傍のモールド樹脂５には、凹溝５Ａが設けられている。この凹溝５Ａは、メモリカード１Ａを携帯電話機のカードスロットに差し込む時に、メモリカード１Ａの先端部と後端部が逆向きになるのを防ぐガイド溝である。また、この凹溝５Ａを設けることにより、メモリカード１をカードスロットから容易に抜き取ることができる。

メモリチップＭ１、Ｍ２のそれぞれは、０．０９ｍｍ程度の厚さを有する長方形のシリコンチップからなり、その長辺が配線基板２の長辺と同じ方向を向くように、配線基板２の表面上に積層されている。メモリチップＭ１、Ｍ２のそれぞれの主面（表面）には、８ギガビットの記憶容量を有する、電気的に消去および書き込み可能な不揮発性メモリ（フラッシュメモリ）が形成されている。従って、２枚のメモリチップＭ１、Ｍ２を搭載した本実施の形態のメモリカード１Ａは、８ギガビット×２＝１６ギガビット（２ギガバイト）の記憶容量を有している。フラッシュメモリとしては、例えばＮＡＮＤ型フラッシュメモリが用いられるが、ＡＧ−ＡＮＤ（Assist Gate−ＡＮＤ）型フラッシュメモリやＮＯＲ型フラッシュメモリなどでもよい。

図１および図３に示すように、メモリチップＭ１、Ｍ２のそれぞれの表面上には、２つの短辺に沿って複数個のパッド７が配置されている。これらのパッド７は、電源（Ｖｃｃ）用パッド、接地（Ｖｓｓ）用パッド、メモリ共通信号用パッドおよびチップセレクト用パッドからなる。

メモリチップＭ２は、下層のメモリチップＭ１の一方の短辺（メモリカード１Ａの後端部側）に形成されたパッド７が露出するよう、メモリカード１Ａの先端部方向に所定距離ずらした状態でメモリチップＭ１の上に積層されている。メモリカード１Ａの後端部側において、メモリチップＭ１のパッド７とメモリチップＭ２のパッド７は、Ａｕワイヤ８を介して電気的に接続されている。他方、下層のメモリチップＭ１のもう一方の短辺（メモリカード１Ａの先端部側）に形成されたパッド７は、後述する再配置配線６を介してメモリカード１Ａの後端部側のパッド７に電気的に接続されている。

メモリチップＭ１、Ｍ２を上記のように積層した場合、メモリチップＭ２の一端（メモリカード１Ａの先端部側の一端）は、配線基板２の端部よりも外側にはみ出すことになる。しかし、前述したように、メモリカード１Ａの先端部側は、モールド樹脂５にテーパ加工が施され、モールド樹脂５の厚さ方向の中央部が上部および下部よりも横方向に張り出しているので、メモリチップＭ２の端部が配線基板２の端部より外側にはみ出しても、モールド樹脂５の外部に露出することはない。

メモリチップＭ２の表面上に実装されたコントローラチップ３は、メモリチップＭ１、Ｍ２よりも面積が小さい長方形のシリコンチップからなる。コントローラチップ３の厚さは、０．１ｍｍ程度である。コントローラチップ３の主面（表面）には、メモリチップＭ１、Ｍ２と外部との間でデータのやり取りを行なうインタフェース回路が形成されており、外部からの指示に従った制御態様で外部インタフェース動作とメモリチップＭ１、Ｍ２に対するメモリインタフェース動作を制御する。コントローラチップ３の表面の１辺（長辺）近傍には、複数のパッド（端子）１０が一列に形成されている。

コントローラチップ３に形成されたインタフェース回路は、複数のインタフェース制御態様を有し、外部からの指示に従った制御態様で外部インタフェース動作とメモリチップＭ１、Ｍ２に対するメモリインタフェース動作を制御する。メモリカードインタフェース態様は、各種単体メモリカードのインタフェース仕様に準拠している。例えば、インタフェースコントローラは、それらメモリカードのインタフェース仕様をサポートするメモリカードコントローラの機能をプログラム制御によって実現している。また、ネットワークを介したダウンロードなどによってインタフェースコントローラに制御プログラム、すなわちファームウエアを追加することにより、所定のメモリカードインタフェース仕様を後からサポートすることも可能である。さらに、ネットワーク経由で取得したライセンス情報などによって所定の制御プログラムの実行を禁止すれば、所定のメモリカードインタフェース仕様を後から使用不能にしたりすることも可能である。

図１に示すように、本実施の形態のメモリカード１Ａは、上層のメモリチップＭ２の表面上に再配置配線６を形成し、この再配置配線６によって、配線基板２と配線基板２上の素子（メモリチップＭ１、Ｍ２、コントローラチップ３およびチップコンデンサ４）とを電気的に接続している。

図４は、メモリチップＭ２の表面上に形成された再配置配線６のパターンを示す平面図である。図１および図４に示すように、メモリチップＭ２の２つの短辺に沿って形成されたパッド７のそれぞれには、再配置配線６の一端が電気的に接続されている。なお、再配置配線６に接続されていないパッド７は、ＮＣパッドである。また、前述したように、メモリカード１Ａの後端部側に形成されたメモリチップＭ２のパッド７は、Ａｕワイヤ８を介してメモリチップＭ１のパッド７に電気的に接続されている。

メモリチップＭ２のパッド７に電気的に接続された上記再配置配線６の他端は、コントローラチップ３の一方の長辺の近傍に形成された複数のパッド９のいずれかに電気的に接続されている。すなわち、これらの再配置配線６のそれぞれは、一端がパッド７に接続され、他端がパッド９に接続されている。コントローラチップ３の一方の長辺には、複数のパッド１０が形成されており、パッド９とパッド１０は、Ａｕワイヤ１１を介して電気的に接続されている。

メモリチップＭ２の一方の長辺の近傍には、複数のパッド１２が形成されており、これらのパッド１２は、再配置配線６を介して上記パッド９に電気的に接続されている。また、これらのパッド１２の近傍の配線基板２には、その長辺に沿って複数のパッド１３が形成されており、パッド１２とパッド１３は、Ａｕワイヤ１４を介して電気的に接続されている。すなわち、コントローラチップ３のパッド１０と配線基板２のパッド１３は、Ａｕワイヤ１１、パッド９、再配置配線６、パッド１２およびＡｕワイヤ１４を介して電気的に接続されている。なお、実際の再配置配線６は、後述するポリイミド樹脂膜２７で覆われており、両端部（パッド）のみがメモリチップＭ２の表面に露出している。

図５に示すように、配線基板２に形成されたパッド１３の一部は、表面配線２３、ビアホール２２および裏面配線２１を介して外部接続端子２０に電気的に接続されている。配線基板２は、コア材である絶縁層２４と、その両面に形成したＣｕ層からなる表面配線２３および裏面配線２１をビアホール２２を介して電気的に接続した構成になっており、外部接続端子２０は、Ｃｕ層の表面にＮｉとＡｕのメッキ層を形成した構成になっている。また、表面配線２３および裏面配線２１は、ソルダレジスト２５によって被覆されている。なお、符号２６は、接着剤である。

図６は、メモリチップＭ２の表面の一部拡大平面図である。図６に示すように、コントローラチップ３（２点鎖線で示す）が実装される領域のコーナー部には、再配置配線６からなる位置認識マーク６Ｂが形成されている。この位置認識マーク６Ｂは、メモリチップＭ２の表面上にコントローラチップ３を実装する際、メモリチップＭ２とコントローラチップ３との位置合わせに利用される。すなわち、配線基板２の表面に位置認識マークを形成した場合は、配線基板２とメモリチップＭ２との間の位置ずれ量に相当する分、メモリチップＭ２とコントローラチップ３との間の位置ずれ量が大きくなる。従って、メモリチップＭ２の表面に位置認識マーク６Ｂを形成することにより、メモリチップＭ２とコントローラチップ３との間の位置ずれ量を小さくすることができる。

また、図６に示すように、チップコンデンサ４（２点鎖線で示す）が実装される領域には、再配置配線６からなる半田ペーストパッド６Ｃが形成されている。これにより、メモリチップＭ１、Ｍ２に形成されたフラッシュメモリの大容量化に伴ってメモリチップＭ１、Ｍ２のサイズが配線基板２のサイズに近くなり、配線基板２の表面にチップコンデンサ４を実装するスペースがなくなった場合でも、メモリチップＭ２の表面上にコントローラチップ３を容易に実装することが可能となる。

図７は、再配置配線６が形成されたメモリチップＭ２の要部断面図である。メモリチップＭ２の基板３０には、フラッシュメモリを構成するＭＯＳトランジスタ（Ｔｒ）が形成されている。ＭＯＳトランジスタ（Ｔｒ）は、信号配線３１、３２を介してパッド７に接続されている。パッド７はＡｌ合金などからなり、信号配線は３１、３２Ｃｕなどからなる。パッド７は、基板３０の最上部に形成された表面保護膜３３の一部を除去することによって形成されている。

表面保護膜３３の上部には、ポリイミド樹脂膜３４を介して再配置配線６が形成されている。再配置配線６はＣｕなどからなり、周知のＷＰＰ技術を用いて形成されている。ＭＯＳトランジスタ（Ｔｒ）が形成された領域の上部には、ワイヤボンディング時の衝撃を緩和するためのポリイミド樹脂膜３５が形成されている。

再配置配線６の一端は、ポリイミド樹脂膜３４の一部を除去して露出したパッド７に接続されている。パッド７の上部の再配置配線６の表面には、Ａｕメッキ層を含むＵＢＭ層３６が形成され、このＵＢＭ層３６の表面にＡｕワイヤ８がボンディングされている。また、再配置配線６の他端は、パッド９を構成している。パッド９は、再配置配線６の表面を覆うポリイミド樹脂膜２７の一部を除去することによって形成されている。パッド９を構成する部分の再配置配線６の表面には、Ａｕメッキ層を含むＵＢＭ層３６が形成され、このＵＢＭ層３６の表面にＡｕワイヤ１１がボンディングされている。

このように、本実施の形態のメモリカード１Ａは、メモリチップＭ２の表面上に再配置配線６を形成してその両端にパッドを配置し、この再配置配線６とパッドに接続したＡｕワイヤとによって、配線基板２と配線基板２上の素子（メモリチップＭ１、Ｍ２、コントローラチップ３およびチップコンデンサ４）とを電気的に接続している。

これにより、配線基板２と配線基板２上の素子とを短いＡｕワイヤ（１１、１４）で接続することが可能となるので、Ａｕワイヤ同士の接触による短絡不良を抑制することができる。また、パッド７のレイアウトやサイズが異なるメモリチップの表面上にコントローラチップ３やチップコンデンサ４を実装する場合でも、再配置配線６のパターンを変更するだけで済むので、コントローラチップ３やチップコンデンサ４の配置の自由度が向上する。さらに、類似の信号が流れる再配置配線６同士を近接して配置したり、電源用の再配置配線６の位置を変更したりすることによって、メモリカード１Ａの耐ノイズ性能を向上させることもできる。

これに対し、図８に示すように、メモリチップＭ２の表面に再配置配線６を形成せず、配線基板２と配線基板２上の素子（メモリチップＭ１、Ｍ２、コントローラチップ３およびチップコンデンサ４）とをＡｕワイヤのみで電気的に接続する場合は、メモリチップＭ２のパッド７のレイアウトやサイズに合わせてコントローラチップ３のパッド１０のレイアウトをカスタム設計しなればならない。また、パッド１０のレイアウトをカスタム設計したとしても、メモリチップＭ２のサイズが大きくなったり、積層するメモリチップの数が増えた場合は、パッド１０に接続されるＡｕワイヤの長さが増したり、角度が広くなると共に、Ａｕワイヤ同士の間隔も狭くなるので、Ａｕワイヤ同士の接触による短絡不良が発生し易くなる。

図１４は、前記実施の形態２のメモリカード１Ａにおいて、配線基板２、メモリチップＭ１、Ｍ２およびコントローラチップ３の間の信号の流れを説明する図である。

（実施の形態３）
図９は、２層の再配置配線１６、６を形成したメモリチップＭ２の要部拡大断面図、図１０は、第１層目の再配置配線１６の平面パターンを示すメモリチップＭ２の平面図、図１１は、第２層目の再配置配線６の平面パターンを示すメモリチップＭ２の平面図である。なお、図９では、前記図７に示したＭＯＳトランジスタＴｒや信号配線３１、３２の図示を省略してある。

図９および図１０に示すように、第１層目の再配置配線１６のうち、ＧＮＤパッド７Ｇに接続された再配置配線１６Ｇは、メモリチップＭ２のほぼ全面を覆うように形成されている。また、第２層目の再配置配線６のうち、第１層目の再配置配線１６Ｇを介してＧＮＤパッド７Ｇに接続された再配置配線６Ｇは、信号用の再配置配線６の周囲を囲むように形成されている。

このように、信号用の再配置配線６の周囲および下層をＧＮＤパッド７Ｇに接続された再配置配線１６Ｇ、６Ｇで囲むことにより、メモリチップＭ２の内部で発生したノイズが再配置配線１６Ｇ、６Ｇによって遮断されるので、メモリカード１Ａの耐ノイズ性能を向上させることもできる。

他方、メモリチップＭ２の周囲で発生したノイズが信号用の再配置配線６に及ぼす影響を遮断する場合は、図１２に示すように、第１層目の再配置配線１６、１６Ｇのパターンと第２層目の再配置配線６、６Ｇのパターンを図９と逆にすればよい。すなわち、ＧＮＤパッド７Ｇに接続された第１層目の再配置配線１６Ｇは、信号用の再配置配線１６の周囲を囲むように形成し、第２層目の再配置配線６Ｇは、メモリチップＭ２のほぼ全面を覆うように形成する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば図１３に示すように、再配置配線６の一端をメモリチップＭ２のパッド７に接続する際、Ａｕワイヤ８のボンディング位置をパッド７からずらしてもよい。このようにすると、Ａｕワイヤ８のボンディング時にパッド７およびその下層のＭＯＳトランジスタ（図示せず）に強い衝撃が加わるのを防ぐことができる。

本実施の形態のメモリカード１Ａは、携帯電話機のカードスロットに装着して使用されるものであり、その外形寸法は、例えば長辺×短辺が１５ｍｍ×１２．５ｍｍ、厚さは１．２ｍｍである。このメモリカード１Ａは、ガラスエポキシ樹脂を主体として構成されたその主面（表面）上に実装されたメモリチップＭ１と、の上に積層されたメモリチップＭ２と、メモリチップＭ２の表面上に実装されたコントローラチップ３およびチップコンデンサ４とを備えている。配線基板２およびメモリチップＭ１、Ｍ２は、接着剤などにより互いに固定されている。また、コントローラチップ３は、接着剤などによりメモリチップＭ２の表面に固定されており、チップコンデンサ４は、メモリチップＭ２の表面に半田付けされている。

前記実施の形態では、配線基板２の長辺に沿って複数のパッド１３を配置したが、配線基板２の短辺に沿って複数のパッド１３を配置してもよい。この場合は、コントローラチップ３をメモリチップＭ２の主面内で９０度回転させ、パッド１０が形成された長辺を配線基板２の短辺と平行に配置する。

前記実施の形態では、配線基板上に２枚のメモリチップを積層して上層のメモリチップ上にコントローラチップを実装したが、メモリチップの枚数は１枚であってもよく、また３枚以上であってもよい。また、メモリチップ上にコントローラチップを実装する場合、コントローラチップのパッドにバンプ電極を形成し、メモリチップの再配置配線とコントローラチップのバンプ電極とをフリップチップ方式で接続してもよい。

本発明は、メモリカードに限定されるものではなく、配線基板上にメモリチップを実装してその上にコントローラチップを実装するマルチチップパッケージ型の半導体装置一般に適用することができる。

また、本発明は、メモリチップの上にコントローラチップを実装する場合に限らず、一般に、配線基板上に第１半導体チップを実装し、この第１半導体チップの上に、第１半導体チップよりも面積の小さい第２の半導体チップを実装する半導体装置に適用することができる。

本発明は、配線基板上にメモリチップとコントローラチップとを積層する半導体装置に適用することができる。

本発明の一実施の形態であるメモリカードの内部構造を示す概略平面図である。 本発明の一実施の形態であるメモリカードの裏面の外観を示す平面図である。 図１のＡ−Ａ線断面図である。 メモリチップの表面上に形成された再配置配線のパターンを示す平面図である。 本発明の一実施の形態であるメモリカードにおいて、コントローラチップ、インターポーザ、メモリチップ、配線基板の接続関係を示す概略平面図である。 メモリチップの表面の一部拡大平面図である。 再配置配線が形成されたメモリチップの要部断面図である。 メモリチップとコントローラチップと配線基板とをワイヤのみで接続した比較例を示す説明図である。 ２層の再配置配線を形成したメモリチップの要部拡大断面図である。 第１層目の再配置配線の平面パターンを示すメモリチップの平面図である。 第２層目の再配置配線の平面パターンを示すメモリチップの平面図である。 ２層の再配置配線を形成したメモリチップの別例を示す要部拡大断面図である。 メモリチップパッドに接続された再配置配線とワイヤのボンディング位置との関係を示すメモリチップの要部断面図である。 本発明の一実施の形態のメモリカードにおける、配線基板、メモリチップおよびコントローラチップの間の信号の流れを説明する図である。 本発明の他の実施の形態であるメモリカードの内部構造を示す概略平面図である。 本発明の他の実施の形態であるメモリカードの内部構造を示す概略平面図である。 本発明者が検討したメモリカードにおける、配線基板、メモリチップおよびコントローラチップの積層構造を示す概略平面図である。

符号の説明

１Ａ メモリカード
２ 配線基板
３ コントローラチップ
４ チップコンデンサ
５ モールド樹脂
５Ａ 凹溝
６ 再配置配線
６Ｂ 位置認識マーク
６Ｃ 半田ペーストパッド
６Ｇ 再配置配線
７、７Ｇ パッド
８ Ａｕワイヤ
９ パッド
１０ パッド
１１ Ａｕワイヤ
１２ パッド
１３ パッド
１４ Ａｕワイヤ
１６、１６Ｇ 再配置配線
２０ 外部接続端子
２１ 裏面配線
２２ ビアホール
２３ 表面配線
２４ 絶縁層
２５ ソルダレジスト
２６ 接着剤
２７ ポリイミド樹脂膜
３０ 基板
３１、３２ 信号配線
３３ 表面保護膜
３４、３５ ポリイミド樹脂膜
３６ ＵＢＭ層
４０ 配線基板
４１ａ、４１ｂ、４２ パッド
４３ 再配置配線
４４ パッド
４５、４６ Ａｕワイヤ
Ｍ、Ｍ１、Ｍ２ メモリチップ

Claims (15)

1. 主面に複数の第１パッドが形成された第１半導体チップと、
   前記第１半導体チップよりも面積が小さく、前記主面に複数の第２パッドが形成された第２半導体チップと、
   前記主面に複数の第３パッドが形成された配線基板とを備え、
   前記第１半導体チップは、前記配線基板の前記主面上にフェイスアップ実装され、
   前記第２半導体チップは、前記第１半導体チップの前記主面上にフェイスアップ実装された半導体装置であって、
   前記第１半導体チップの前記主面には、一端が前記第２半導体チップ側に延在し、他端が前記配線基板の前記第３パッド側にそれぞれ延在する複数の第１再配置配線が形成され、
   前記複数の第１再配置配線の前記一端側と、前記第２半導体チップの前記複数の第２パッドとが、第１ワイヤによってそれぞれ電気的に接続され、
   前記複数の第１再配置配線の前記他端側と、前記配線基板の前記複数の第３パッドとが、第２ワイヤによってそれぞれ電気的に接続されていることを特徴とする半導体装置。
2. 前記第１半導体チップの前記主面には、前記一端が前記第１半導体チップの前記複数の第１パッドにそれぞれ接続され、前記他端が前記複数の第１再配置配線の前記一端にそれぞれ接続された複数の第２再配置配線が形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記複数の第１再配置配線の一部と前記複数の第２再配置配線とは、前記第１半導体チップの前記主面内において、互いに直交する方向に延在していることを特徴とする請求項１記載の半導体装置。
4. 前記複数の第２再配置配線の前記他端は、前記第２半導体チップの一辺の近傍に配置されていることを特徴とする請求項１記載の半導体装置。
5. 前記複数の第１再配置配線の一部は、前記第２半導体チップの下部に配置されていることを特徴とする請求項１記載の半導体装置。
6. 前記第１半導体チップの前記複数の第１パッドは、前記第１半導体チップの前記主面の対向する２辺に配置されていることを特徴とする請求項１記載の半導体装置。
7. 前記配線基板の前記主面上には、複数の前記第１半導体チップが積層された状態で実装され、
   前記第２半導体チップは、前記複数の第１半導体チップのうち、最上層の第１半導体チップの前記主面上に実装され、
   前記第１再配置配線は、前記最上層の第１半導体チップの主面に形成されていることを特徴とする請求項１記載の半導体装置。
8. 前記第１半導体チップはメモリ回路を有し、前記第２半導体チップは、前記第１半導体チップのメモリインタフェース動作を制御するインタフェース回路を有することを特徴とする請求項１記載の半導体装置。
9. 一端が前記第１半導体チップのＧＮＤパッドに接続された前記第２再配置配線は、一端が前記第１半導体チップの信号用パッドに接続された前記第２再配置配線の周囲を囲むように配置されていることを特徴とする請求項２記載の半導体装置。
10. 一端が前記第１半導体チップの信号用パッドに接続された前記第２再配置配線の上層または下層には、一端が前記第１半導体チップのＧＮＤパッドに接続された第３再配置配線が前記第２再配置配線と重なるように配置されていることを特徴とする請求項１記載の半導体装置。
11. 前記第１半導体チップの前記主面の一部には、前記主面上に前記第２半導体チップを実装する際の位置合わせに用いる位置認識マークが形成されており、
    前記位置認識マークは、前記複数の第１再配置配線を形成する工程で同時に形成された導電材からなることを特徴とする請求項１記載の半導体装置。
12. 前記配線基板の前記複数の第３パッドは、前記配線基板の一辺に沿って配置され、
    前記複数の第１再配置配線の前記他端は、前記配線基板の前記一辺と対向する前記第１半導体チップの一辺に沿って配置されていることを特徴とする請求項１記載の半導体装置。
13. 主面に複数の第１パッドが形成された第１半導体チップと、
    前記第１半導体チップよりも面積が小さく、主面に複数の第２パッドが形成された第２半導体チップと、
    主面に複数の第３パッドが形成された配線基板とを備え、
    前記第１半導体チップは、前記配線基板の前記主面上にフェイスアップ実装され、
    前記第２半導体チップは、前記第１半導体チップの前記主面上にフェイスアップ実装された半導体装置であって、
    前記第１半導体チップの前記主面には、一端が前記第２半導体チップ側に延在し、他端が前記配線基板の前記第３パッド側にそれぞれ延在する複数の第１再配置配線が形成され、
    前記複数の第１再配置配線の前記一端側と、前記第２半導体チップの前記複数の第２パッドとが、第１ワイヤによってそれぞれ電気的に接続され、
    前記複数の第１再配置配線の前記他端側と、前記配線基板の前記複数の第３パッドとが、第２ワイヤによってそれぞれ電気的に接続され、
    前記第１半導体チップの前記主面の一部には、前記複数の第１再配置配線を形成する工程で同時に形成された導電材からなる第５パッドが形成されており、
    前記第５パッド上に受動素子が実装されていることを特徴とする請求項１記載の半導体装置。
14. 前記第１半導体チップの前記主面の一部には、前記主面上に前記受動素子を実装する際の位置合わせに用いる位置認識マークが形成されており、
    前記位置認識マークは、前記複数の第１再配置配線を形成する工程で同時に形成された導電材からなることを特徴とする請求項１３記載の半導体装置。
15. メモリカードであることを特徴とする請求項１または１３記載の半導体装置。