KR20110016017A - 반도체 칩 모듈 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20110016017A
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Abstract

본 발명에 따른 반도체 칩 모듈은 상면 및 상기 상면에 대향하는 하면을 가지며, 상기 상면 상에 형성된 제1 범프패드 및 상기 상면 에지에 형성된 서브 본드핑거를 포함하는 제1 신호배선이 구비된 제1 서브기판; 상기 제1 서브기판의 상기 상면 상에 플립 칩 본딩된 제1 반도체 칩; 상기 제1 서브기판의 상기 하면 상에 부착된 접착부재; 상기 접착부재를 매개로 상기 제1 서브기판의 하면에 부착되며, 상기 제1 서브기판의 하면과 마주보는 면에 구비된 하면 및 상기 하면에 대향하는 상면을 가지며, 상기 상면 상에 형성된 제2 범프패드를 포함하는 제2 신호배선이 구비된 제2 서브기판; 상기 제2 서브기판의 상기 상면 상에 플립 칩 본딩된 제2 반도체 칩; 및 상기 제1 서브기판과 제2 서브기판 내에 각각 형성되어, 상기 제1 신호배선 및 제2 신호배선을 상호 전기적으로 연결시키는 비아패턴을 포함하는 것을 특징으로 한다.

Description

반도체 칩 모듈 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR CHIP MODULE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 고속 동작에 적합한 반도체 칩 모듈 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 적층 반도체 패키지(stacked semiconductor package)가 개발된 바 있다.
이들 중 적층 반도체 패키지는 저장할 수 있는 데이터 용량을 크게 향상시키는 장점을 갖는 반면, 적층 반도체 패키지에 포함된 각 반도체 칩으로 입력되는 신 호 및 출력되는 신호의 처리 속도의 편차에 의하여 적층 반도체 패키지의 데이터 처리 속도가 크게 저하되는 문제점이 있다.
또한, 데이터를 고속으로 처리할 수 있는 적층 반도체 패키지를 제작하기 위해 추가적인 서브기판을 삽입하는 구조가 적용되고 있는데, 이때 서브기판의 상면과, 상면에 대향하는 하면 각각에 반도체 칩들을 부착하는 과정에서 서브기판의 휨에 따른 조인트부의 접속 불량이 발생하는 문제가 발생하고 있다.
본 발명의 하나의 목적은 데이터를 고속으로 처리하기에 적합한 반도체 칩 모듈을 제공한다.
본 발명의 다른 목적은 데이터를 고속으로 처리하기에 적합한 반도체 칩 모듈을 포함하는 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 칩 모듈은 상면 및 상기 상면에 대향하는 하면을 가지며, 상기 상면 상에 형성된 제1 범프패드 및 상기 상면 에지에 형성된 서브 본드핑거를 포함하는 제1 신호배선이 구비된 제1 서브기판; 상기 제1 서브기판의 상기 상면 상에 플립 칩 본딩된 제1 반도체 칩; 상기 제1 서브기판의 상기 하면 상에 부착된 접착부재; 상기 접착부재를 매개로 상기 제1 서브기판의 하면에 부착되며, 상기 제1 서브기판의 하면과 마주보는 면에 구비된 하면 및 상기 하면에 대향하는 상면을 가지며, 상기 상면 상에 형성된 제2 범프패드를 포함하는 제2 신호배선이 구비된 제2 서브기판; 상기 제2 서브기판의 상기 상면 상에 플립 칩 본딩된 제2 반도체 칩; 및 상기 제1 서브기판과 제2 서브기판 내에 각각 형성되어, 상기 제1 신호배선 및 제2 신호배선을 상호 전기적으로 연결시키는 비아패턴을 포함하는 것을 특징으로 한다.
상기 제1 서브기판과 제2 서브기판은 동일한 면적을 갖는 것을 특징으로 한다.
상기 비아패턴은 상기 서브 본드핑거 내측에 형성된 것을 특징으로 한다.
상기 제1 및 제2 범프패드는 상기 비아패턴 내측에 배치된 것을 특징으로 한다.
상기 접착부재는 10 ~ 20㎛의 두께로 형성된 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지는 본드핑거를 갖는 메인기판; 상기 메인기판 상에 스택된 적어도 하나 이상의 반도체 칩 모듈; 상기 반도체 칩 모듈을 포함한 메인기판의 상면을 밀봉하도록 형성된 봉지부재; 및 상기 메인기판의 본드핑거와 상기 반도체 칩 모듈을 전기적으로 각각 연결하는 연결부재;를 포함하며,
상기 반도체 칩 모듈은, 상면 및 상기 상면에 대향하는 하면을 가지며, 상기 상면 상에 형성된 제1 범프패드 및 상기 상면 에지에 형성된 서브 본드핑거를 포함하는 제1 신호배선이 구비된 제1 서브기판과, 상기 제1 서브기판의 상기 상면 상에 플립 칩 본딩된 제1 반도체 칩과, 상기 제1 서브기판의 상기 하면 상에 부착된 접착부재와, 상기 접착부재를 매개로 상기 제1 서브기판의 하면에 부착되며, 상기 제1 서브기판의 하면과 마주보는 면에 구비된 하면 및 상기 하면에 대향하는 상면을 가지며, 상기 상면 상에 형성된 제2 범프패드를 포함하는 제2 신호배선이 구비된 제2 서브기판과, 상기 제2 서브기판의 상기 상면 상에 플립 칩 본딩된 제2 반도체 칩, 및 상기 제1 서브기판과 제2 서브기판 내에 각각 형성되어, 상기 제1 신호배선 및 제2 신호배선을 상호 전기적으로 연결시키는 비아패턴을 포함하는 것을 특징으로 한다.
상기 반도체 칩 모듈은 접착제에 의해 상기 메인기판 상에 부착된 것을 특징 으로 한다.
상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.
상기 반도체 칩 모듈은 상기 제1 서브기판과 제1 반도체 칩의 사이 공간, 및 상기 제2 서브기판과 제2 반도체 칩의 사이 공간에 각각 매립된 충진제들을 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 칩으로부터 신호를 입/출력하는 신호 배선의 길이의 차이를 크게 감소시켜 반도체 패키지가 고속으로 동작할 수 있도록 하는 효과를 갖는다.
본 발명은 서브기판의 휨을 최소화하여 조인트부의 접속 불량을 방지하는 효과가 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 칩 모듈 및 이를 포함하는 반도체 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 본 발명의 실시예에 따른 반도체 칩 모듈을 나타낸 단면도이다.
우선, 도 1을 참조하면, 본 발명에 따른 반도체 패키지(100)는 메인기판(200)과, 상기 메인기판(200) 상에 부착된 반도체 칩 모듈(150)을 포함한다. 이에 더하여 반도체 패키지(100)는 연결부재(116)를 포함할 수 있다.
반도체 칩 모듈(150)은 제1 서브기판(160) 및 제2 서브기판(162)과, 제1 반도체 칩(151) 및 제2 반도체 칩(152)을 포함한다. 이에 더하여, 반도체 칩 모듈(150)은 제1 및 제2 서브기판(162, 164) 상호 간의 맞닿는 사이에 개재된 접착부재(163)를 더 포함할 수 있다.
상기 제1 반도체 칩(151)은 제1 반도체 칩 몸체(151a), 제1 본딩패드(151b) 및 제1 범프(151c)를 포함한다.
제1 반도체 칩 몸체(151a)는 회로부(미도시)를 포함한다. 회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.
제1 본딩패드(151b)는 제1 반도체 칩 몸체(151a) 상에 배치되며, 제1 본딩패드(151b)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제1 본딩패드(151b)는 제1 반도체 칩 몸체(151a)에 불규칙하게 배치될 수 있다. 이와 다르게, 제1 본딩패드(151b)는 제1 반도체 칩 몸체(151a) 상에 규칙적으로 배치될 수 있다.
제1 범프(151c)는 제1 본딩패드(151b)와 전기적으로 연결된다. 제1 범프(151c)는 제1 본딩패드(151b) 상에 직접 배치될 수 있다. 이와 다르게, 제1 범프(151c)는 제1 본딩패드(151b)와 전기적으로 연결된 재배선(미도시) 상에 배치될 수 있다.
제2 반도체 칩(152)은 제2 반도체 칩 몸체(152a), 제2 본딩패드(152b) 및 제2 범프(152c)를 포함한다.
제2 반도체 칩 몸체(152a)는 회로부(미도시)를 포함한다. 회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.
제2 본딩패드(152b)는 제2 반도체 칩 몸체(152a) 상에 배치되며, 제2 본딩패드(152b)는 회로부와 전기적으로 연결된다. 본 실시예에서, 제2 본딩패드(152b)는 제2 반도체 칩 몸체(152a)에 규칙적 또는 불규칙적으로 배치될 수 있다. 본 실시예에서, 제2 본딩패드(152b)의 배치는 제1 반도체 칩(151)의 제1 본딩패드(151b)의 배치와 실질적으로 동일하다.
제2 범프(152c)는 제1 본딩패드(151b)와 실질적으로 동일한 배치를 갖는 제2 본딩패드(152b)와 전기적으로 연결된다. 제2 범프(152c)는 제2 본딩 패드(152b) 상에 직접 배치될 수 있다. 이와 다르게, 제2 범프(152c)는 제2 본딩패드(152b)와 전기적으로 연결된 재배선(미도시) 상에 배치될 수 있다.
이때, 제1 반도체 칩(151) 및 제2 반도체 칩(152)은 동종 반도체 칩일 수 있다. 또한, 제1 및 제2 반도체 칩(151, 152)들은 상호 마주보고, 이로 인해 제1 범프(151c) 및 제2 범프(152c)는 상호 마주한다. 상호 마주하는 제1 및 제2 범프(151c, 152c)들은 미러(mirror) 형태로 배치된다. 이와 다르게, 제1 반도체 칩(151) 및 제2 반도체 칩(152)은 이종 반도체 칩일 수 있다.
한편, 도 2를 참조하면, 반도체 칩 모듈(150)은 제1 서브기판(160) 및 제2 서브기판(162), 제1 반도체 칩(151) 및 제2 반도체 칩(152)과, 상기 제1 및 제2 서브기판(160, 162) 상호 간의 마주보는 사이에 개재된 접착부재(163)를 포함한다. 이에 더하여, 반도체 칩 모듈(150)은 제1 및 제2 서브기판(160, 162) 내에 형성된 비아패턴(168)을 더 포함한다.
이때, 제1 서브기판(160)은 상면(160a) 및 상기 상면(160a)과 대향하는 하면(160b)을 갖는다. 상기 제2 서브기판(162)은 상기 접착부재(163)를 매개로 상기 제1 서브기판(160)의 하면(160a)에 부착되며, 상면(162a) 및 상기 상면(162a)에 대향하는 하면(162)을 갖는다.
따라서, 제2 서브기판(162)의 하면(162b)은 제1 서브기판(160)의 상면(160b)과 상호 마주보도록 배치된다.
상기 제1 및 제2 서브기판(160, 162)은, 예를 들어 플레이트 형상을 갖는 인쇄회로기판(PCB)일 수 있다. 이와 다르게, 상기 제1 및 제2 서브기판(160, 162)은 휨이 가능한 플렉서블 기판(flexible substrate)일 수 있다.
상기 제1 서브기판(160)과 제2 서브기판(162)은 동일한 면적을 가질 수 있다. 이와 다르게, 제1 서브기판(160)과 제2 서브기판(162)은 상이한 면적을 가질 수 있다.
제1 및 제2 서브기판(160, 162)의 사이 공간에 개재된 접착부재(163)는 10 ~ 20㎛의 두께로 형성하는 것이 바람직하다.
제1 서브기판(160)은 상면(160a) 상에 형성된 제1 범프패드(132)들과, 상기 상면(160a) 에지에 형성된 서브 본드핑거(166)를 포함하는 제1 신호배선(167a)이 구비된다.
한편, 제2 서브기판(162)은 상면(162a) 상에 형성된 제2 범프패드(134)들을 포함한 제2 신호배선(167b)이 구비된다.
이때, 비아패턴(168)은 제1 및 제2 서브기판(160, 162) 내에 형성되어 제1 신호배선(167a)과 제2 신호배선(167b)을 상호 전기적으로 연결시킨다.
상기 비아패턴(168)은 제1 비아패턴(168a)과 제2 비아패턴(168b)을 포함할 수 있다. 제1 비아패턴(168a)은 제1 서브기판(160) 내에, 제2 비아패턴(168b)은 제2 서브기판(162) 내에 각각 형성될 수 있다.
제1 및 제2 서브기판(160, 162) 내에 각각 형성된 제1 비아패턴(168a)과 제2 비아패턴(168b) 상호 간의 맞닿는 사이에 개재된 솔더 페이스트(도시안함)를 매개로 전기적으로 연결된다. 따라서, 제1 서브기판(160) 및 제2 서브기판(162) 상에 각각 배치된 제1 신호배선(167a)과 제2 신호배선(167b)은 제1 및 제2 비아패턴(168a, 168b)을 매개로 전기적으로 연결된다.
제1 및 제2 비아패턴(168a, 168b)은, 제1 및 제2 서브기판(160, 162)의 중앙에 배치될 수 있다. 이와 다르게, 제1 및 제2 비아패턴(168a, 168b)은 제1 및 제2 서브기판(160, 162)의 에지에 배치될 수 있으며, 이 중 에지에 배치하는 것이 바람직하다.
반도체 칩 모듈(150)은 솔더 마스크(170)를 더 포함할 수 있다. 솔더 마스크(170)는 제1 솔더 마스크(170a) 및 제2 솔더 마스크(170b)를 포함한다.
제1 솔더 마스크(170a)는 제1 서브기판(160)의 상면(160a) 상에 배치되며, 제1 솔더 마스크(170a)는 서브 본드핑거(116) 및 제1 범프패턴(132)을 노출하는 제1 개구(136)를 갖는다.
제2 솔더 마스크(170b)는 제2 서브기판(162)의 상면(162a) 상에 배치되며, 제2 솔더 마스크(170b)는 제2 범프패턴(134)을 노출하는 제2 개구(138)를 갖는다.
이때, 상기 제1 서브기판(160)의 상면(160a)에 배치된 제1 범프패턴(132)은 제1 반도체 칩(151)의 제1 범프(151c)와 대응하는 위치에 형성된다. 또한, 상기 제2 서브기판(162)의 상면(162a) 상에 배치된 제2 범프패턴(134)은 제2 반도체 칩(152)의 제2 범프(152c)와 대응하는 위치에 형성된다.
제1 반도체 칩(151)의 제1 범프(151c)는 제1 범프패턴(132)에 전기적으로 접속되고, 제2 반도체 칩(152)의 제2 범프(152c)는 제2 범프패턴(134)에 전기적으로 접속된다.
한편, 제1 반도체 칩(151) 및 제1 서브기판(160) 사이 공간에는 제1 충진제(126)가 배치될 수 있다. 제1 충진제(126)는 이방성 전도성 페이스트(anisotropic conductive paste), 이방성 전도성 필름(anisotropic conductive film), 비도전성 필름(non conductive film) 등을 포함할 수 있다.
또한, 제2 반도체 칩(152) 및 제2 서브기판(162) 사이 공간에는 제2 충진제(128)가 배치될 수 있다. 제2 충진제(128)는 제1 충진제(126)와 동일한 물질이 이용될 수 있다.
도 1을 참조하면, 메인기판(200)은 반도체 칩 모듈(150)을 지지한다. 메인 기판(200)은 본드핑거(210) 및 볼랜드(220)를 포함한다. 이에 더하여 메인기판(200)은 볼랜드(220)에 부착된 외부접속단자(230)를 더 포함할 수 있다. 외부접속단자(230)는 일 예로 솔더볼을 포함할 수 있다. 메인기판(200)은, 예를 들어 플레이트 형상을 갖는 인쇄회로기판일 수 있다.
메인기판(200)의 본드핑거(210)는 반도체 칩 모듈(150)과 마주하는 메인기판(200)의 상면 상에 배치되고, 볼랜드(220)는 메인기판(200)의 상면에 대향하는 하면 상에 배치된다. 볼랜드(220)는 본드핑거(210)와 전기적으로 접속되며, 볼랜드(220) 상에는 외부접속단자(230)가 전기적으로 접속된다.
연결부재(116)는 메인기판(200)의 본드핑거(210) 및 반도체 칩 모듈(150)의 서브 본드핑거(166)들을 전기적으로 연결한다.
연결부재(116)는 메인기판(200)의 본드핑거(210)와 반도체 칩 모듈(150)의 서브 본드핑거(166)를 전기적으로 연결하는 금속 와이어일 수 있다. 이와 다르게, 연결부재(116)는 반도체 칩 모듈(150)의 서브 본드핑거(116)를 관통하여 메인기판(200)의 본드핑거(210)에 전기적으로 연결된 도전 핀(conductive pin)일 수 있다.
이와 다르게, 연결부재(116)는 메인기판(200)의 본드핑거(210)와 반도체 칩 모듈(150)의 서브 본드핑거(166)를 전기적으로 연결하는 도전 볼(conductive ball) 또는 도전 범프(conductive bump)일 수 있다.
상기 반도체 칩 모듈(150)은 접착제(250)를 매개로 메인기판(200) 상에 물리적으로 부착된다.
비록, 본 실시예에서는 메인기판(200) 상에 하나의 반도체 칩 모듈(150)이 부착된 것을 도시하였으나, 이는 일 실시예에 불과한 것으로, 적어도 하나 이상의 반도체 칩 모듈(150)을 접착제(250, 350)들을 매개로 메인기판(200) 상에 물리적으로 부착하고, 연결부재(116)들을 매개로 전기적으로 연결할 수 있다.
도 3은 본 발명의 실시예에 따른 스택형의 반도체 패키지를 나타낸 단면도로, 이를 참조로 설명하면, 메인기판(200) 상에 적어도 2개 이상의 반도체 칩 모듈(150)이 적층될 수 있고, 적층된 반도체 칩 모듈(150)들 간의 맞닿는 사이 공간에는 추가 접착제(350)가 더 개재될 수 있다.
또한, 메인기판(200)의 본드핑거(210)와 반도체 칩 모듈(150)의 서브 본드핑거(166)들 간을 전기적으로 연결하는 연결부재(116)들을 더 포함할 수 있다. 연결부재(116)들은 일 예로 금속 와이어를 포함할 수 있다.
상기 반도체 칩 모듈(150)들은 제1 서브기판(도시안함)과 제1 반도체 칩(151) 사이 공간 및 상기 제2 서브기판(도시안함)과 제2 반도체 칩(152) 사이 공간에 각각 매립된 제1 및 제2 충진제(126, 128)를 더 포함할 수 있다.
또한, 반도체 칩 모듈(150)들과 연결부재(116)들을 포함한 메인기판(200)의 상면을 덮는 봉지부재(190)가 더 형성될 수 있다. 봉지부재(190)는 일 예로 에폭시 몰딩 화합물이 이용될 수 있다. 그 이외의 구성요소는 전술한 도 1 및 도 2에서 설명한 반도체 패키지와 동일한 바 중복 설명은 생략하도록 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 칩 모듈의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 4a에 도시한 바와 같이, 제1 하부지지층(192)의 상면에 제1 서브기판(160)을 위치 정렬한다. 제1 하부지지층(192)은 제1 서브기판(160)을 충분히 지지할 만한 강도를 가지는 물질로 구성하는 것이 바람직하다. 이러한 제1 하부지지층(192)은 일 예로, 인쇄회로기판의 몸체가 이용될 수 있다.
제1 서브기판(160)은 상면(160a) 상에 형성된 서브 본드핑거(166) 및 제1 범프패턴(132)을 포함한 제1 신호배선(167a)을 구비한다. 또한, 상기 제1 서브기판(160)은 상면(160a)에 형성된 서브 본드핑거(166)와 제1 범프패턴(132)을 제외한 제1 서브기판(160)의 상면(160a)을 덮는 제1 솔더 마스크(170a)를 더 포함한다.
이때, 제1 서브기판(160)은 양측 가장자리에 제1 서브기판(160)을 관통하도록 형성된 제1 비아(V1)가 더 형성된다. 상기 제1 비아(V1)는 제1 서브기판(160)의 양측 가장자리에 배치하여, 후속 공정으로 부착될 제1 반도체 칩(151)의 외부로 노출시킨다.
다음으로, 상기 제1 서브기판(160)과 제1 반도체 칩(151) 간을 제1 범프(151b)와 제1 충진제(126)를 매개로 전기적 및 물리적으로 연결한 후, 제1 서브기판(160)의 하면(160b)에 부착된 제1 하부지지층(192)을 떼어낸다.
도 4b에 도시한 바와 같이, 제2 하부지지층(194)의 상면에 제2 서브기판(162)을 위치 정렬한다. 이때, 제2 서브기판(162)은 상면(162a) 상에 형성된 제2 범프패턴(134)을 포함한 제2 신호배선(167b)을 구비한다. 또한, 상기 제2 서브기판(162)은 상면(162a)에 형성된 제2 범프패턴(134)를 제외한 제2 서브기판(162)의 상면(162a)을 덮는 제2 솔더 마스크(170b)를 더 포함한다.
이때, 제2 서브기판(162)은 양측 가장자리에 제2 서브기판(162)을 관통하도록 형성된 제2 비아(V2)가 더 구비된다. 상기 제2 비아(V2)는 제1 비아(V1)와 실질적으로 동일한 위치에 배치하는 것이 바람직하다. 제2 하부지지층(194)은 제1 하부지지층(도 4a의 192)과 동일한 물질이 이용될 수 있다.
다음으로, 제2 서브기판(162)과 제2 반도체 칩(152)을 제2 범프(152c)와 제2 충진제(128)를 매개로 전기적 및 물리적으로 연결한 후, 제2 서브기판(162)의 하면(162b)에 부착된 제2 하부지지층(194)을 떼어낸다.
도 4c에 도시한 바와 같이, 제1 및 제2 서브기판(160, 162)의 상호 대응하는 위치에 구비된 제1 비아(도 4a의 V1) 및 제2 비아(도 4b의 V2) 내에 금속 물질을 각각 매립하여 제1 및 제2 비아패턴(168a, 168b)을 포함한 비아패턴(168)을 형성한다. 비아패턴(168)은 도금 공정을 수행하는 것에 의해 형성될 수 있다.
다음으로, 제1 반도체 칩(151)이 부착된 제1 서브기판(160)과 제2 반도체 칩(152)이 부착된 제2 서브기판(162)을 상호 간의 하면(161b, 162b)이 맞닿도록 접착제(163)를 매개로 합착한다.
이상으로, 본 발명의 실시예에 따른 반도체 칩 모듈을 제작할 수 있다.
도면으로 상세히 제시하지는 않았지만, 일반적인 반도체 칩 모듈은 상면과 상기 상면과 대향하는 하면을 갖는 서브기판만으로 이루어진다. 이때, 상기 반도체 칩 모듈은 제1 서브기판의 상면 상에 제1 반도체 칩을 제1 범프 및 제1 충진제를 매개로 부착한 후, 상기 제1 반도체 칩이 부착된 서브기판의 하면 상에 제2 반도체 칩을 제2 범프 및 제2 충진제를 매개로 부착하게 된다.
이러한 방식의 경우, 서브기판의 상면과 하면에 모두 반도체 칩이 부착되는 관계로, 제1 충진제의 개재후 서브기판에 휨이 발생할 경우, 서브기판의 하면 상에 부착되는 제2 반도체 칩의 지지가 일정하게 이루어지지 않는 문제가 발생할 수 있으며, 나아가 제2 범프 및 제2 충진제를 매개로 한 부착시, 전술한 휨에 의해 제2 충진제의 평탄도가 상이해지는 문제가 있다.
또한, 제2 범프 및 제2 충진제를 매개로 한 부착 공정은 열 압착에 의해 진행되는데, 이때 서브기판의 하면에 부착된 제2 반도체 칩에 의해 열전달이 제대로 이루어지지 않는 관계로 조인트부의 접속 불량을 유발하는 등의 문제가 있다.
이와 달리, 본 실시예에 따른 반도체 칩 모듈(150)은 2개의 서브기판(160, 162)을 이용하고, 각 서브기판(160, 162)을 각 하부지지층(도 4a, 도 4b의 193, 194)을 매개로 제1 및 제2 반도체 칩(151, 152)을 각각 부착한 후, 제1 반도체 칩(151)이 부착된 제1 서브기판(160)과 제2 반도체 칩(152)이 부착된 제2 서브기판(162)을 접착부재(163)를 매개로 한 합착 공정을 진행하게 된다.
따라서, 각 서브기판(160, 162)에 각 반도체 칩(151, 152)을 부착하는 공정시, 각 서브기판(160, 162)에 휨이 발생하는 것을 각 하부지지층이 지탱해주므로 각 서브기판(160, 162)의 휨 불량을 최소화할 수 있다.
또한, 제1 범프(151c) 및 제1 충진제(126)를 매개로 한 제1 반도체 칩(151) 부착 공정과, 제2 범프(152c) 및 제2 충진제(128)를 매개로 한 제2 반도체 칩(152) 부착 공정이 각 서브기판(160, 162)을 통해 별도로 진행되므로, 각 충진제(126, 128)의 평탄도를 균일하게 확보할 수 있다.
나아가, 서브기판별로 충진제를 개재하는 공정이 진행되므로 각 반도체 칩에서 발생한 열에 의한 피해로부터 최소화할 수 있는바, 조인트부의 접속 불량을 방지할 수 있는 효과가 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 반도체 칩 모듈을 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 칩 모듈의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (9)

  1. 상면 및 상기 상면에 대향하는 하면을 가지며, 상기 상면 상에 형성된 제1 범프패드 및 상기 상면 에지에 형성된 서브 본드핑거를 포함하는 제1 신호배선이 구비된 제1 서브기판;
    상기 제1 서브기판의 상기 상면 상에 플립 칩 본딩된 제1 반도체 칩;
    상기 제1 서브기판의 상기 하면 상에 부착된 접착부재;
    상기 접착부재를 매개로 상기 제1 서브기판의 하면에 부착되며, 상기 제1 서브기판의 하면과 마주보는 면에 구비된 하면 및 상기 하면에 대향하는 상면을 가지며, 상기 상면 상에 형성된 제2 범프패드를 포함하는 제2 신호배선이 구비된 제2 서브기판;
    상기 제2 서브기판의 상기 상면 상에 플립 칩 본딩된 제2 반도체 칩; 및
    상기 제1 서브기판과 제2 서브기판 내에 각각 형성되어, 상기 제1 신호배선 및 제2 신호배선을 상호 전기적으로 연결시키는 비아패턴;
    을 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  2. 제 1 항에 있어서, 상기 제1 서브기판과 제2 서브기판은 동일한 면적을 갖는 것을 특징으로 하는 반도체 칩 모듈.
  3. 제 1 항에 있어서, 상기 비아패턴은 상기 서브 본드핑거 내측에 형성된 것을 특징으로 하는 반도체 칩 모듈.
  4. 제 1 항에 있어서, 상기 제1 및 제2 범프패드는 상기 비아패턴 내측에 배치된 것을 특징으로 하는 반도체 칩 모듈.
  5. 제 1 항에 있어서, 상기 접착부재는 10 ~ 20㎛의 두께로 형성된 것을 특징으로 하는 반도체 칩 모듈.
  6. 본드핑거를 갖는 메인기판;
    상기 메인기판 상에 스택된 적어도 하나 이상의 반도체 칩 모듈;
    상기 반도체 칩 모듈을 포함한 메인기판의 상면을 밀봉하도록 형성된 봉지부재; 및
    상기 메인기판의 본드핑거와 상기 반도체 칩 모듈을 전기적으로 각각 연결하는 연결부재;를 포함하며,
    상기 반도체 칩 모듈은,
    상면 및 상기 상면에 대향하는 하면을 가지며, 상기 상면 상에 형성된 제1 범프패드 및 상기 상면 에지에 형성된 서브 본드핑거를 포함하는 제1 신호배선이 구비된 제1 서브기판과, 상기 제1 서브기판의 상기 상면 상에 플립 칩 본딩된 제1 반도체 칩과, 상기 제1 서브기판의 상기 하면 상에 부착된 접착부재와, 상기 접착부재를 매개로 상기 제1 서브기판의 하면에 부착되며, 상기 제1 서브기판의 하면과 마주보는 면에 구비된 하면 및 상기 하면에 대향하는 상면을 가지며, 상기 상면 상에 형성된 제2 범프패드를 포함하는 제2 신호배선이 구비된 제2 서브기판과, 상기 제2 서브기판의 상기 상면 상에 플립 칩 본딩된 제2 반도체 칩, 및 상기 제1 서브기판과 제2 서브기판 내에 각각 형성되어, 상기 제1 신호배선 및 제2 신호배선을 상호 전기적으로 연결시키는 비아패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 반도체 칩 모듈은 접착제에 의해 상기 메인기판 상에 부착된 것을 특징으로 하는 반도체 패키지.
  8. 제 6 항에 있어서, 상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 6 항에 있어서, 상기 반도체 칩 모듈은 상기 제1 서브기판과 제1 반도체 칩의 사이 공간, 및 상기 제2 서브기판과 제2 반도체 칩의 사이 공간에 각각 매립된 충진제들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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